JP2006269653A - 積層型電子部品 - Google Patents

Abstract

【課題】 素子のコンパクト化が可能であり、しかも、製造条件などによらず、電磁結合のバランスが良く、広帯域化が容易であると共に、低損入損失化の設計が容易であり、コイルの構造に起因する回路設計および構造設計の煩雑さを解消できる積層型バンドパスフィルタなどの電子部品を提供すること。
【解決手段】 少なくとも三つのインダクタ（Ｌ１〜Ｌ３）が同一の素子本体内に形成されるように、導電パターン（２ａ〜１５ａ）が形成された絶縁層（１〜１５）が複数積層してある積層型電子部品である。三つのインダクタをそれぞれ形成するための第１コイルパターン（Ｌ１）、第２コイルパターン（Ｌ２−１，Ｌ２−２）、および第３コイルパターン（Ｌ３）のうちのいずれか一つの第２コイルパターン（Ｌ２−１，Ｌ２−２）が、他の二つのコイルパターンとは異なる積層位置に形成してあり、これらの間の電磁結合（Ｍ１，Ｍ２）が、それらの間に存在する絶縁層（８）を介して積層方向Ｚに行われる。
【選択図】 図１

Description

本発明は、地上波ＴＶ放送、携帯電話、テレビ付き携帯電話等の無線通信機器に使用され、数百ＭＨｚ〜数ＧＨｚの高周波回路用のフィルタに関し、特に、たとえば、絶縁体層と導体パターンを積層して積層体内にバンドパスフィルタが形成された積層型バンドパスフィルタなどの積層型電子部品に関する。

従来、たとえば特許文献１に記載されているような積層構造のバンドパスフィルタは、移動体通信機のＲＦ回路部で使用され、要求される特性により、その回路定数を決定し、その定数を実現するために構造設計されている。

たとえば、特許文献１に示す積層型バンドパスフィルタの等価回路を図１０に示す。この等価回路を実現するために、接地電極が形成された絶縁体層と、三つの容量電極が形成された絶縁体層と、接地電極およびスルーホール電極が形成された絶縁体層と、三つのコイル用導体パターンが形成された絶縁体層とが順次積層してある。そして、積層体内に３つのコイルが互いに電磁気的に結合する様に横に並べて配置してある。この構成によれば、図１０に示す電気的な等価回路となり、所望の通過帯周波数のみ選択するフィルタ特性を得ている。

ところで、昨今の無線通信機器のＲＦ回路部の小型化から、必要とされるフィルタの小型化の要求は高い。フィルタ共振周波数を維持しつつ小型化するためには、同じインダクタの値を得ようとした場合、螺旋状に接続してコイルを形成する必要がある。しかしながら、コイル用導体パターンを螺旋状に接続してコイルを形成しているので、図１１に示すように、３つの並列共振器を電磁気的に結合させたバンドパスフィルタを形成しようとした場合、中央の並列共振器を対称に形成することができない。

したがって、従来の積層型バンドパスフィルタは、並列共振器１と並列共振器２との間と、並列共振器２と並列共振器３との間で、電磁気的な結合係数に差が生じ、所定の特性を得るために回路設計および構造設計が煩雑になるという問題があった。

また、従来では、三つのコイルを単一素子の内部で同一の平面内に収めるパターンであるために、導電パターン印刷時のズレなどにより、三つのうちの中央に位置するコイルと両側のそれぞれに位置するコイルとの電磁結合のバランスが悪くなりやすい。なお、電磁結合のバランスを悪くする製造時の原因としては、導電パターン印刷時のズレ以外に、積層体を素子ごとに切断する際のズレ、積層する際のズレなどが例示される。

電磁結合のバランスが悪いと、バンドパスフィルタとしての機能を発揮する際に、広帯域化が困難になると共に、低損入損失化の設計が困難になるという課題を有する。
特開２０００−２９５００７号公報

本発明は、このような実状に鑑みてなされ、その目的は、素子のコンパクト化が可能であり、しかも、製造条件などによらず、電磁結合のバランスが良く、広帯域化が容易であると共に、低損入損失化の設計が容易であり、コイルの構造に起因する回路設計および構造設計の煩雑さを解消できる積層型バンドパスフィルタなどの電子部品を提供することである。

上記目的を達成するために、本発明に係る積層型電子部品は、
少なくとも三つのインダクタ（Ｌ１〜Ｌ３）が同一の素子本体内に形成されるように、導電パターン（２ａ〜１５ａ）が形成された絶縁層（１〜１５）が複数積層してある積層型電子部品であって、
三つの前記インダクタをそれぞれ形成するための第１コイルパターン（Ｌ１）、第２コイルパターン（Ｌ２−１，Ｌ２−２）、および第３コイルパターン（Ｌ３）のうちのいずれか一つのパターン（Ｌ２−１，Ｌ２−２）が、他の二つのコイルパターンとは異なる積層位置に形成してあり、これらの間の電磁結合（Ｍ１，Ｍ２）が、それらの間に存在する絶縁層（８）を介して積層方向に行われることを特徴としている。

好ましくは、任意に選択される三つの前記インダクタを等価回路で表した場合に、三つのうちの中央に位置するインダクタ（Ｌ２）を構成する第２コイルパターン（Ｌ２−１，Ｌ２−２）が、同一の前記絶縁層（７または８）の上で、二つに分割して形成される一対の第２分割パターン（７ａ，７ｂ，８ａ，８ｂ）を有する。

好ましくは、一対の前記第２分割パターン（７ａ，７ｂ，８ａ，８ｂ）が、同一平面において相互に線対称である。

好ましくは、一対の前記第２分割パターン（７ａ，７ｂ）が、前記絶縁層（７）を介して他の積層位置に形成してある別の一対の第２分割パターン（８ａ，８ｂ）に対してそれぞれ接続してあり、第２分割コイルパターン（Ｌ２−１，Ｌ２−２）を形成している。

好ましくは、前記等価回路において、中央に位置するインダクタの両側に位置する二つのインダクタを構成する第１コイルパターン（Ｌ１）および第３コイルパターン（Ｌ３）が、同一の前記絶縁層（９または１０）の上で、隣接して形成される第１パターン（９ａ，１０ａ）および第３パターン（９ｂ，１０ｂ，９ｃ，１０ｃ）を有する。

好ましくは、前記第１パターン（９ａ，１０ａ）および第３パターン（９ｂ，１０ｂ）が、同一平面において、相互に線対称なパターンである。

好ましくは、一対の前記第１パターン（９ａ）および第３パターン（９ｂ）が、前記絶縁層（９）を介して他の積層位置に形成してある別の一対の前記第１パターン（１０ａ）および第３パターン（１０ｂ）に対してそれぞれ接続してあり、それぞれ前記第１コイルパターン（Ｌ１）および第３コイルパターン（Ｌ３）を形成している。

好ましくは、前記第３コイルパターン（Ｌ３）が、同一の前記絶縁層（９または１０）の上で、二つに分割して形成される一対の第３分割パターン（９ｂ、９ｃ、１０ｂ、１０ｃ）を有する。

好ましくは、一対の前記第３分割パターン（９ｂ、９ｃ、１０ｂ、１０ｃ）が、同一平面において、相互に線対称なパターンである。

好ましくは、一対の前記第３分割パターン（９ｂ、９ｃ）が、前記絶縁層（９）を介して他の積層位置に形成してある別の一対の前記第３分割パターン（１０ｂ、１０ｃ）に対してそれぞれ接続してあり、それぞれ第３分割コイルパターン（Ｌ３−１，Ｌ３−２）を形成している。

好ましくは、前記第２分割パターン（７ａ，７ｂ，８ａ，８ｂ）が形成される前記絶縁層（７，８）の上に、それぞれ第４コイルパターン（Ｌ４）を形成するための第４パターン（７ｃ，８ｃ）が、前記第２分割パターン（７ａ，７ｂ，８ａ，８ｂ）に隣接して形成してある。

好ましくは、前記第４コイルパターン（Ｌ４）が、前記絶縁層（８）を介して、一つの前記第３分割コイルパターン（Ｌ３−２）に対して、電磁結合（Ｍ４）が行われている。

好ましくは、前記第４コイルパターン（Ｌ４）には、このコイルパターン（Ｌ４）が形成される積層位置とは異なる積層位置に形成してあるキャパシタ（Ｃ４）が電気的に接続してある。

好ましくは、前記第１コイルパターン（Ｌ１）、第２コイルパターン（Ｌ２−１，Ｌ２−２）、および第３コイルパターン（Ｌ３，Ｌ３−１，Ｌ３−２）のそれぞれには、これらのコイルパターンが形成される積層位置とは異なる積層位置に形成してあるキャパシタ（Ｃ１，Ｃ２−１，Ｃ２−２，Ｃ３，Ｃ３−１，Ｃ３−２）がそれぞれ電気的に接続され、バンドパスフィルタを構成している。

好ましくは、前記第２コイルパターン（Ｌ２−１，Ｌ２−２）に接続される第２キャパシタ（Ｃ２−１，Ｃ２−２）と、前記第１および第３コイルパターン（Ｌ１，Ｌ３，Ｌ３−１，Ｌ３−２）に接続される第１および第３キャパシタ（Ｃ１，Ｃ３，Ｃ３−１，Ｃ３−２）とは、相互に別の積層位置に形成される。

好ましくは、第１および第３キャパシタ（Ｃ１，Ｃ３，Ｃ３−１，Ｃ３−２）は、複数の層で相互に同じ積層位置に形成される。

好ましくは、前記２キャパシタ（Ｃ２−１，Ｃ２−２）と前記第４キャパシタ（Ｃ４）とは、複数の層で相互に同じ積層位置に形成される。

本発明に係る積層型電子部品では、３つの並列共振回路を構成する第１コイルパターン（Ｌ１）、第２コイルパターン（Ｌ２−１，Ｌ２−２）、および第３コイルパターン（Ｌ３）のうちのいずれか一つのパターン（Ｌ２−１，Ｌ２−２）が、他の二つのコイルパターンとは異なる積層位置に形成してあり、これらの間の電磁結合（Ｍ１，Ｍ２）が、それらの間に存在する絶縁層（８）を介して積層方向に行われる。そのため、電磁結合（Ｍ１，Ｍ２）が平面方向に形成してある従来の構造に比較して、大幅に、素子のコンパクト化が可能となる。具体的には、３個のコイルを水平面上で構成する場合に比べ、２／３の実装面積になる。

また、導電パターン印刷時のズレ、積層体を素子ごとに切断する際のズレ、積層する際のズレなどの製造誤差があったとしても、電磁結合（Ｍ１，Ｍ２）が、絶縁層（８）を介して積層方向に形成してあるために、電磁結合（Ｍ１，Ｍ２）のバラツキを抑制することが可能になる。

さらに、本発明では、素子本体（積層体）内に左右対称なコイルを形成することができる。この様に形成されたコイルによって作り出される電磁界分布は左右対称となり、２つの電磁結合係数は共通となる。

また、この構成によれば、第１コイルパターンと第３コイルパターン（第１と第３の共振回路）は、水平方向に隣り合わせて配置することになり、この間に発生する電磁結合により、高域の周波数域に減衰域極を設けることが容易となり、選択度の高いフィルタ特性を得ることが可能となる。

したがって、本発明の積層型電子部品をバンドパスフィルタとして用いた場合に、広帯域化が容易であると共に、低損入損失化の設計が容易であり、コイルの構造に起因する回路設計および構造設計の煩雑さを解消できる。

さらに、本発明において、同一の前記絶縁層（９または１０）の上で、二つに分割して形成される一対の第３分割パターン（９ｂ、９ｃ、１０ｂ、１０ｃ）が形成される共に、第４コイルパターン（Ｌ４）が形成される場合には、単一素子の内部で、インダクタの数を増大することが可能になり、さらに、コンパクト化が可能である。しかも、この場合には、第４コイルパターン（Ｌ４）が、前記絶縁層（８）を介して、一つの前記第３分割コイルパターン（Ｌ３−２）に対して、積層方向に電磁結合（Ｍ４）が行われているので、その電磁結合（Ｍ１，Ｍ２のみでなくＭ４）のバラツキを抑制することが可能になる。

以下、本発明を、図面に示す実施形態に基づき説明する。
図１は本発明の一実施形態に係る積層型バンドパスフィルタの分解斜視図、
図２はその積層型バンドパスフィルタの全体斜視図、
図３はその積層型バンドパスフィルタの等価回路図、
図４Ａは本発明の他の実施形態に係る積層型バンドパスフィルタの分解斜視図、
図４Ｂは積層方向の電磁結合を示す概略分解図、
図５は図４Ａに示す積層型バンドパスフィルタの等価回路図、
図６は図１に示す実施例に係る積層型バンドパスフィルタの特性を示すグラフ、
図７は図１に示すパターンの水平間隔Ｌｘを変化させた場合の実施例に係る積層型バンドパスフィルタの特性を示すグラフ、
図８は図４Ａに示す実施例に係る積層型バンドパスフィルタの特性を示すグラフ、
図９は本発明の比較例に係る積層型バンドパスフィルタの等価回路図、
図１０は本発明の比較例に係る積層型バンドパスフィルタのコイル部分の概略図、
図１１は本発明の比較例に係る積層型バンドパスフィルタの特性を示すグラフである。
第１実施形態

本発明の一実施形態に係る積層バンドパスフィルタは、３つ以上の並列共振回路を備えている。すなわち、必要な周波数に共振させるために、３対以上のインダクタおよびコンデンサを有し、これらのインダクタの電磁結合が同じとなるように構成してある。

図１〜図３に示すように、本実施形態に係る積層型バンドパスフィルタは、導電パターン２ａ〜１５ａがそれぞれ形成された絶縁層２〜１５と、必要に応じて導電パターンが何ら形成されていない絶縁層１とが積層してある素子本体４０を有する。図２に示すように、素子本体４０は、直方体形状を有し、その大きさは、策に限定されないが、縦１．０〜２．０mm、横０．５〜１．２５mm、高さ（積層方向Ｚに一致する）０．６〜１．０mm程度である。

素子本体４０の対向する長辺側の二側面には、接地端子電極４２および４４が形成してあり、その他の対向する短辺側の二側面には、入力端子電極４６および出力端子電極４８が形成してある。これらの端子電極４６および４８の材質は、特に限定されないが、たとえばＡｕ、Ａｇ、Ｃｕ、及びそれらを主成分とする合金などが用いられる。

素子本体４０は、図１に示すように、積層方向Ｚの上から下に向けて、絶縁層１〜１５が積層してある。絶縁層１〜１５は、たとえば誘電体グリーンシートを積層後に焼成して得られる。絶縁層１〜１５の材質は、特に限定されず、たとえばＢａＴｉＯ_３系、ＢａＺｒＯ_３系、ＢａＮｄＴｉ系、ＢａＳｎＴｉ系などの誘電体材料が用いられる。各絶縁層１〜１５の厚みは、好ましくは４０〜８０μｍである。

各絶縁層２〜１５の上に形成してある導電パターン２ａ〜１５ａは、絶縁層２〜１５となる誘電体グリーンシートの表面に印刷法などで形成され、グリーンシートと共に焼成されて内部電極となる。導電パターン２ａ〜１５ａを構成する金属としては、特に限定されず、Ａｕ、Ａｇ、Ｃｕ、及びそれらを主成分とする合金などが例示される。

絶縁層２の表面に形成してある導電パターン２ａは、二つに分割された第２分割キャパシタＣ２−１およびＣ２−２における接地側の電極となる部分であり、図２に示す接地端子４２および４４に接続するためのリードパターンが形成してある。

絶縁層３の上に形成してある一対の導電パターン３ａ，３ｂは、それぞれ第２分割キャパシタＣ２−１およびＣ２−２におけるインダクタとの接続側の電極となる部分である。これらの導電パターン３ａ，３ｂは、それぞれコンタクトホール２０および２２を通して、二つに分割された第２分割インダクタＬ２−１およびＬ２−２を構成する第２分割導電パターン７ａ，７ｂの一端にそれぞれ接続してある。

絶縁層４の上に形成してある導電パターン４ａは、二つに分割された第２分割キャパシタＣ２−１およびＣ２−２における接地側の電極となる部分であり、図２に示す接地端子４２および４４に接続するためのリードパターンが形成してある。

絶縁層５の上に形成してある一対の導電パターン５ａ，５ｂは、それぞれ第２分割キャパシタＣ２−１およびＣ２−２におけるインダクタとの接続側の電極となる部分である。これらの導電パターン５ａ，５ｂは、それぞれコンタクトホール２０および２２を通して、二つに分割された第２分割インダクタＬ２−１およびＬ２−２を構成する第２分割導電パターン７ａ，７ｂの一端にそれぞれ接続してある。なお、一対の導電パターン５ａ，５ｂは、連絡導電パターン５ｃにより接続してある。この連絡導電パターン５ｃは、図３に示す等価回路において、二つに分割された第２分割インダクタＬ２−１およびＬ２−２のキャパシタ側接続部の相互を連絡する回路である。

絶縁層６の上に形成してある導電パターン６ａは、二つに分割された第２分割キャパシタＣ２−１およびＣ２−２における接地側の電極となる部分であり、図２に示す接地端子４２に接続するためのリードパターンが形成してある。

絶縁層７の上に形成してある一対の導電パターン７ａ，７ｂは、二つに分割された第２分割インダクタＬ２−１およびＬ２−２の一部を構成し、絶縁層７の上の平面において、相互に線対称なＣ字形状（コイル形状）のパターンである。各導電パターン７ａ，７ｂの一端は、前述したように、スルーホール２０および２２を通して、第２分割キャパシタＣ２−１およびＣ２−２における一方の電極と接続する。また、各導電パターン７ａ，７ｂの他端は、スルーホール２４および２６を通して、積層方向Ｚの下に位置する絶縁層８の上に形成してある一対のＵ字形状（その他のコイル形状）の導電パターン８ａ，８ｂの各一端に対して接続してある。

絶縁層８の上に形成してある導電パターン８ａ，８ｂは、上の層に形成してある導電パターン７ａ，７ｂに対してコンタクトホール２４および２６を通してそれぞれ接続されることで、二つに分割された第２分割インダクタＬ２−１およびＬ２−２の一部を構成する。これらの導電パターン８ａ，８ｂにおけるコンタクトホール２４および２６との接続部の反対側の端部は、リード部により共通して接続され、図２に示す接地端子４２に接続されるようになっている。

絶縁層８の積層方向Ｚの下に位置する絶縁層９の上に形成してある一対の第１および第３導電パターン９ａ，９ｂは、上の層に位置する導電パターン８ａ，８ｂと実質的に同一のコイルパターンであり、リード部により共通して接続され、図２に示す接地端子４２に接続されるようになっている。

絶縁層９の積層方向の下方に位置する絶縁層１０の表面に形成してある一対の第１および第３導電パターン１０ａ，１０ｂは、絶縁層１０の上の平面において、相互に線対称なＣ字形状（コイル形状）のパターンである。すなわち、一対の第１および第３導電パターン１０ａ，１０ｂは、他の積層位置に形成してある一対の導電パターン７ａ，７ｂと実質的に同一のコイル状パターンである。

各導電パターン１０ａ，１０ｂの一端は、前述したように、スルーホール２８および３０を通して、積層方向Ｚの上に位置する絶縁層９の上に形成してある一対のＵ字形状（コイル形状）の導電パターン９ａ，９ｂの各一端に対して接続してあり、それぞれ、第１および第３インダクタＬ１およびＬ３を構成している。

各導電パターン１０ａ，１０ｂの他端は、スルーホール３２および３４を通して、その積層方向Ｚの下に位置する第１および第３キャパシタＣ１およびＣ３のインダクタ側電極を構成する第１および第３導電パターン１２ａ，１２ｂ，１４ａ，１４ｂに接続してある。

絶縁層１０の下方に位置する絶縁層１１の上に形成してある導電パターン１１ａは、第１および第３キャパシタＣ１およびＣ３の接地側電極を構成し、そのリード部が、図２に示す接地端子４２に接続される。なお、接地端子４２および４４は、図３に示すように、アース接続される。

絶縁層１１の下方に位置する絶縁層１２の上に形成してある一対の線対称な導電パターン１２ａおよび１２ｂは、第１および第３キャパシタＣ１およびＣ３の入出力側電極を構成し、それぞれのリード部１２ｃ、１２ｄが、図２に示す入力端子４６および出力端子４８に接続される。

絶縁層１２の下方に位置する絶縁層１３の上に形成してある導電パターン１３ａは、第１および第３キャパシタＣ１およびＣ３の接地側電極を構成し、そのリード部が、図２に示す接地端子４２および４４に接続される。

絶縁層１３の下方に位置する絶縁層１４の上に形成してある一対の線対称な導電パターン１４ａおよび１４ｂは、第１および第３キャパシタＣ１およびＣ３の入出力側電極を構成し、コンタクトホール３２および３４を通して、導電パターン１２ａ，１２ｂに対してそれぞれ接続してある。

絶縁層１４の下方に位置する絶縁層１５の上に形成してある導電パターン１５ａは、第１および第３キャパシタＣ１およびＣ３の接地側電極を構成し、そのリード部が、図２に示す接地端子４２および４４に接続される。

図１に示す導電パターン２ａ〜１５ａが絶縁層１〜１５と共に積層され、コンタクトホール２０，２２，２４，２６，２８，３０，３２，３４を通して接続されることにより、図３に示すバンドパスフィルタの回路が構成される。

すなわち、図３に示すように、本実施形態では、第１インダクタＬ１と第１キャパシタＣ１とが第１の共振回路を構成し、第２インダクタＬ２と第２キャパシタＣ２とが第２の共振回路を構成し、第３インダクタＬ３と第３キャパシタＣ３とが第３の共振回路を構成する。特に本実施形態では、第２インダクタＬ２が二つの第２分割インダクタＬ２−１およびＬ２−２に分割してあり、第２キャパシタＣ２が二つの第２分割キャパシタＣ２−１およびＣ２−２に分割してある。

しかも本実施形態では、分割してある第２分割インダクタＬ２−１，Ｌ２−２のコイルパターンの一部である導電パターン８ａ，８ｂが、第１および第３インダクタＬ１およびＬ３のコイルパターンの一部を構成する導電パターン９ａ，９ｂとは、絶縁層８を介して、積層方向Ｚに沿って異なる積層位置に形成してある。そのため、３つのインダクタのコイルパターンを平面方向に形成してある従来の構造に比較して、大幅に、素子のコンパクト化が可能となる。具体的には、３個のコイルを水平面上に構成する場合に比べ、約２／３の実装面積になる。

また、本実施形態では、対称形状の第２分割インダクタＬ２−１，Ｌ２−２のうちの一つのインダクタＬ２−１と第１インダクタＬ１との間の第１電磁結合Ｍ１と、他の一つのインダクタＬ２−２と第３インダクタＬ３との間の第２電磁結合Ｍ２とが、実質的に同一の結合度になる。なぜなら、絶縁層８の厚みが実質的に均一だからである。このため、導電パターン印刷時のズレ、積層体を素子ごとに切断する際のズレ、積層する際のズレなどの製造誤差があったとしても、これらの電磁結合Ｍ１，Ｍ２は、実質的に同一であり、電磁結合Ｍ１，Ｍ２のバランスが良くなる。

しかも本実施形態では、素子本体（積層体）４０内に左右対称なコイルパターンである導電パターン７ａ，７ｂ，８ａ，８ｂ，９ａ，９ｂ，１０ａ，１０ｂを形成してある。この様に形成されたコイルによって作り出される電磁界分布は左右対称となり、２つの電磁結合係数は共通となる。

また、この構成によれば、第１インダクタＬ１のコイル状導電パターン９ａ，１０ａと第３インダクタＬ３のコイル状導電パターン９ｂ、１０ｂ（第１と第３の共振回路）は、水平方向に隣り合わせて配置することになる。これらのパターン間の隙間Ｌｘ１（図１参照）が、第３の電磁結合Ｍ３を形成する。このため、この間に発生する電磁結合Ｍ３により、高域の周波数域に減衰域極を設けることが容易となり、選択度の高いフィルタ特性を得ることが可能となる。

具体的には、一実施例に係る積層型バンドパスフィルタが、図１に示す積層構造を持ち、導電パターン１０ａ，１０ｂ間の隙間Ｌｘ１が１００μｍで、各絶縁層１〜１５の厚みが１００μｍであり、各絶縁層１〜１５の比誘電率が７０であり、素子本体４０のサイズが１．０×１．２５×１．０mmであるとすると、図６に示す特性が得られる。

すなわち、第１および第２電磁結合Ｍ１およびＭ２により、比較的に広帯域で、約６００ＭＨｚの中心周波数Ｆ１を持ち、電磁結合Ｍ３により、高域の周波数域（約８７９ＭＨｚ）に減衰域極Ｆ２を設けることが可能になる。そして、図１に示す導電パターン１０ａ，１０ｂ間の隙間Ｌｘ１を１００μｍと変化させることにより、図７に示すように、減衰域極Ｆ２を、約７７４．５ＭＨｚなどのようにずらすことも容易となる。

したがって、本実施形態の積層型バンドパスフィルタは、広帯域化が容易であると共に、低損入損失化の設計が容易であり、コイルの構造に起因する回路設計および構造設計の煩雑さを解消できる。
第２実施形態

本実施形態では、図４Ａ、図４Ｂおよび図５に示すように、導電パターン３ａ〜１４ｃのパターンを変化させて、図５に示す等価回路の積層型バンドパスフィルタを構成する以外は、前記第１実施形態と同様にして積層型バンドパスフィルタを構成してある。以下の説明では、第１実施形態と重複する部分の説明はできる限り省略して説明する。

この実施形態に係る積層バンドパスフィルタは、４つの並列共振回路を備えている。すなわち、必要な周波数に共振させるために、４対以上のインダクタおよびコンデンサを有し、これらのインダクタの電磁結合が同じとなるように構成してある。

図４Ａ〜図５に示すように、本実施形態に係る積層型バンドパスフィルタは、導電パターン２ａ〜１５ａがそれぞれ形成された絶縁層２〜１５と、必要に応じて導電パターンが何ら形成されていない絶縁層１とが積層してある素子本体４０ａを有する。

素子本体４０ａは、図４ａに示すように、積層方向Ｚの上から下に向けて、絶縁層１〜１５が積層してある。絶縁層２の表面に形成してある導電パターン２ａは、二つに分割された第２分割キャパシタＣ２−１およびＣ２−２における接地側の電極となる部分であり、図２に示す接地端子４２および４４に接続するためのリードパターンが形成してある。

絶縁層３の上に形成してある一対の導電パターン３ａ，３ｂは、それぞれ第２分割キャパシタＣ２−１およびＣ２−２におけるインダクタとの接続側の電極となる部分である。しかも、この実施形態では、これらの導電パターン３ａ，３ｂに並列して、同じパターンで、さらにもう一つの導電パターン３ｃが形成してある。すなわち、３つの導電パターン３ａ〜３ｃが同じ絶縁層３の上に並列して形成してある。導電パターン３ｃは、第４キャパシタＣ４におけるインダクタとの接続側の電極となる部分である。

一対の導電パターン３ａ，３ｂは、それぞれコンタクトホール５０および５２を通して、二つに分割された第２分割インダクタＬ２−１およびＬ２−２を構成する第２分割導電パターン７ａ，７ｂの一端にそれぞれ接続してある。また、もう一つの導電パターン３ｃは、コンタクトホール５４を通して、第４インダクタＬ４を構成する第４導電パターン７ｃの一端に接続してある。

絶縁層４の上に形成してある導電パターン４ａは、二つに分割された第２分割キャパシタＣ２−１およびＣ２−２における接地側の電極となる部分であり、図２に示す接地端子４２および４４に接続するためのリードパターンが形成してある。なお、導電パターン４ａは、第４キャパシタＣ４における接地側の電極となる部分を兼ねる。

絶縁層５の上に形成してある一対の導電パターン５ａ，５ｂは、それぞれ第２分割キャパシタＣ２−１およびＣ２−２におけるインダクタとの接続側の電極となる部分である。これらの導電パターン５ａ，５ｂは、それぞれコンタクトホール５０および５２を通して、二つに分割された第２分割インダクタＬ２−１およびＬ２−２を構成する第２分割導電パターン７ａ，７ｂの一端にそれぞれ接続してある。なお、一対の導電パターン５ａ，５ｂは、連絡導電パターン５ｃにより接続してある。この連絡導電パターン５ｃは、図５に示す等価回路において、二つに分割された第２分割インダクタＬ２−１およびＬ２−２のキャパシタ側接続部の相互を連絡する回路である。

しかも、この実施形態では、これらの導電パターン５ａ，５ｂに並列して、同じパターンで、さらにもう一つの導電パターン５ｄが形成してある。すなわち、３つの導電パターン５ａ，５ｂ，５ｄが同じ絶縁層５の上に並列して形成してある。導電パターン５ｄは、第４キャパシタＣ４におけるインダクタとの接続側の電極となる部分である。しかも、この導電パターン５ｄには、リードパターン５ｅが接続して形成してある。このリードパターン５ｅは、図５に示すように、出力端子に対して接続される。

絶縁層６の上に形成してある導電パターン６ａは、二つに分割された第２分割キャパシタＣ２−１およびＣ２−２における接地側の電極となる部分であり、図２に示す接地端子４２に接続するためのリードパターンが形成してある。この導電パターン６ａは、第４キャパシタＣ４における接地側の電極でもある。

絶縁層７の上に形成してある一対の導電パターン７ａ，７ｂは、二つに分割された第２分割インダクタＬ２−１およびＬ２−２の一部を構成し、絶縁層７の上の平面において、相互に線対称なＣ字形状（コイル形状）のパターンである。各導電パターン７ａ，７ｂの一端は、前述したように、スルーホール５０および５２を通して、第２分割キャパシタＣ２−１およびＣ２−２における一方の電極と接続する。また、各導電パターン７ａ，７ｂの他端は、スルーホール５８および６０を通して、積層方向Ｚの下に位置する絶縁層８の上に形成してある一対のＵ字形状（その他のコイル形状）の導電パターン８ａ，８ｂの各一端に対して接続してある。

絶縁層８の上に形成してある導電パターン８ａ，８ｂは、上の層に形成してある導電パターン７ａ，７ｂに対してコンタクトホール５８および６０を通してそれぞれ接続されることで、二つに分割された第２分割インダクタＬ２−１およびＬ２−２の一部を構成する。これらの導電パターン８ａ，８ｂにおけるコンタクトホール５８および６０との接続部の反対側の端部は、リード部により共通して接続され、図２に示す接地端子４２に接続されるようになっている。

本実施形態では、絶縁層７の上には、導電パターン７ａ，７ｂの隣に、導電パターン７ｂに対して線対称に、略Ｃ字形状のコイル状導電パターン７ｃが形成してある。すなわち、絶縁層７の上には、三つのコイル状導電パターン７ａ〜７ｃが隣接して形成してある。導電パターン７ｃは、第４分割インダクタＬ４の一部を構成する。

導電パターン７ｃの一端は、前述したように、スルーホール５６を通して、第４キャパシタＣ４における一方の電極と接続する。また、導電パターン７ｃの他端は、スルーホール６２を通して、積層方向Ｚの下に位置する絶縁層８の上に形成してあるＵ字形状（その他のコイル形状）の導電パターン８ｃの一端に対して接続してある。

導電パターン８ｃは、導電パターン８ｂに対して線対称であり、上の層に形成してある導電パターン７ｃに対してコンタクトホール６２を通して接続されることで、第４分割インダクタＬ４を構成する。導電パターン８ｃにおけるコンタクトホール６２との接続部の反対側の端部は、リード部により図２に示す接地端子４２に接続されるようになっている。

絶縁層８の積層方向Ｚの下に位置する絶縁層９の上に形成してある第１導電パターン９ａと、二分割された第３分割導電パターン９ｂ，９ｃは、上の層に位置する導電パターン８ａ〜８ｃと実質的に同一のコイルパターンであり、リード部により、図２に示す接地端子４２に接続されるようになっている。

絶縁層９の積層方向の下方に位置する絶縁層１０の表面に形成してある第１導電パターン１０ａおよび第３分割導電パターン１０ｂ，１０ｃは、絶縁層１０の上の平面において、隣接する相互間で、相互に線対称なＣ字形状（コイル形状）のパターンである。すなわち、導電パターン１０ａ〜１０ｃは、他の積層位置に形成してある導電パターン７ａ〜７ｃと実質的に同一のコイル状パターンである。

各導電パターン１０ａ〜１０ｃの一端は、スルーホール６４，６６および６８を通して、積層方向Ｚの上に位置する絶縁層９の上に形成してあるＵ字形状（コイル形状）の導電パターン９ａ〜９ｃの各一端に対して接続してあり、それぞれ、第１インダクタＬ１、二つの第３分割インダクタＬ３−１およびＬ３−２を構成している。

各導電パターン１０ａ〜１０ｃの他端は、スルーホール７０，７２および７４を通して、その積層方向Ｚの下に位置する第１キャパシタＣ１、二つの第３分割キャパシタＣ３−１およびＣ３−２のインダクタ側電極を構成する第１および第３導電パターン１２ａ，１２ｂ，１２ｅ，１４ａ，１４ｂに接続してある。

絶縁層１０の下方に位置する絶縁層１１の上に形成してある導電パターン１１ａは、第１キャパシタＣ１および第３分割キャパシタＣ３−１およびＣ３−２の接地側電極を構成し、そのリード部が、図２に示す接地端子４２に接続される。

絶縁層１１の下方に位置する絶縁層１２の上に形成してある３つの導電パターン１２ａ，１２ｂおよび１２ｅのうちの一つの第１導電パターン１２ａは、第１キャパシタＣ１の入力端子側電極を構成する。また、他の導電パターン１２ｂおよび１２ｅは、二つの第３キャパシタＣ３−１およびＣ３−２のインダクタ側電極を構成する。導電パターン１２ａに形成してあるリード部１２ｃは、図２に示す入力端子４６に接続される。他の二つの導電パターン１２ｂ，１２ｅを連絡する連絡パターン１２ｄは、図５に示すように、二つの第３分割インダクタＬ３−１およびＬ３−２のキャパシタ側接続部を接続する。

絶縁層１２の下方に位置する絶縁層１３の上に形成してある導電パターン１３ａは、第１キャパシタＣ１および第３分割キャパシタＣ３−１，Ｃ３−２の接地側電極を構成し、そのリード部が、図２に示す接地端子４２および４４に接続される。

絶縁層１３の下方に位置する絶縁層１４の上に形成してある三つの導電パターン１４ａ〜１４ｃのうちの第１導電パターン１４ａは、第１キャパシタＣ１の入側電極を構成し、コンタクトホール７０を通して、導電パターン１２ａに対して接続してある。また、その他の第３分割導電パターン１４ｂおよび１４ｃは、第３分割キャパシタＣ３−１およびＣ３−２のインダクタ側電極を構成し、コンタクトホール７２および７６を通して、導電パターン１２ｂ，１２ｅに対してそれぞれ接続してある。

絶縁層１４の下方に位置する絶縁層１５の上に形成してある導電パターン１５ａは、第１キャパシタＣ１および第３分割キャパシタＣ３−１およびＣ３−２の接地側電極を構成し、そのリード部が、図２に示す接地端子４２および４４に接続される。

図１に示す導電パターン２ａ〜１５ａが絶縁層１〜１５と共に積層され、コンタクトホール５０，５２，５４，５６，５８，６０，６２，６４、６６，６８，７０，７２，７４，７６を通して接続されることにより、図５に示すバンドパスフィルタの回路が構成される。

すなわち、図５に示すように、本実施形態では、第１インダクタＬ１と第１キャパシタＣ１とが第１の共振回路を構成し、第２インダクタＬ２と第２キャパシタＣ２とが第２の共振回路を構成し、第３インダクタＬ３と第３キャパシタＣ３とが第３の共振回路を構成し、第４インダクタＬ４と第４キャパシタ
Ｃ４とが第４の共振回路を構成する。

特に本実施形態では、第２インダクタＬ２が二つの第２分割インダクタＬ２−１およびＬ２−２に分割してあり、第２キャパシタＣ２が二つの第２分割キャパシタＣ２−１およびＣ２−２に分割してある。また、第３インダクタＬ３が二つの第３分割インダクタＬ３−１およびＬ３−２に分割してあり、第３キャパシタＣ３が二つの第３分割キャパシタＣ３−１およびＣ３−２に分割してある。

しかも本実施形態では、分割してある第２分割インダクタＬ２−１，Ｌ２−２のコイルパターンの一部である導電パターン８ａ，８ｂと、第１インダクタＬ１および第３分割インダクタＬ３−１のコイルパターンの一部を構成する導電パターン９ａ，９ｂとは、絶縁層８を介して、積層方向Ｚに沿って異なる積層位置に形成してある。また、第４インダクタＬ４のコイルパターンの一部である第４導電パターン８ｃと、第３分割インダクタＬ３−２のコイルパターンの一部を構成する導電パターン９ｃとは、絶縁層８を介して、積層方向Ｚに沿って異なる積層位置に形成してある。

本実施形態では、第１実施形態の作用効果に加えて、単一素子の内部で、インダクタの数を増大することが可能になり、さらに、コンパクト化が可能である。しかも、この場合には、図４Ｂに示すように、第４インダクタＬ４が、絶縁層８を介して、一つの第３分割インダクタＬ３−２に対して、積層方向に第４の電磁結合Ｍ４が形成される。本実施形態では、第１および第２電磁結合Ｍ１およびＭ２のみでなく、第４電磁結合Ｍ１のバランスが良くなる。

なお、第２分割インダクタＬ２−２と第４インダクタＬ４との間の第５の電磁結合Ｍ５は、導電パターン８ｂ、８ｃの間の距離Ｌｘ２により決定される。

この実施例に係る積層型バンドパスフィルタが、図４Ａに示す積層構造を持ち、導電パターン９ａ，９ｂ間の隙間Ｌｘ１が１００μｍで、各絶縁層１〜１５の厚みが４０μｍであり、各絶縁層１〜１５の比誘電率が７０であり、素子本体４０のサイズが２．０×１．２５×１．０mmであるとすると、図８に示す特性が得られる。

すなわち、第１〜第２電磁結合Ｍ１〜Ｍ２により、比較的に広帯域で、約６００ＭＨｚの中心周波数Ｆ１を持ち、第３電磁結合Ｍ３により、減衰域極Ｆ２を設けることが可能になる。さらに、第４および第５電磁結合Ｍ４およびＭ５により、減衰域極Ｆ３を設けることが可能になる。

なお、図９および図１０に示す従来例に係る積層型バンドパスフィルタでは、図１１に示すような特性が得られ、広帯域化と低損入損失化の設計が困難になる。

なお、本発明は、上述した実施形態に限定されるものではなく、本発明の範囲内で種々に改変することができる。

たとえば、絶縁層１〜１５の比誘電率は、全て同じとする必要はなく、たとえば絶縁層８の誘電率のみを他と変化させることにより、電磁結合度の調節が可能となり、通過帯の帯域幅の調節が可能となる。

図１は本発明の一実施形態に係る積層型バンドパスフィルタの分解斜視図である。 図２はその積層型バンドパスフィルタの全体斜視図である。 図３はその積層型バンドパスフィルタの等価回路図である。 図４Ａは本発明の他の実施形態に係る積層型バンドパスフィルタの分解斜視図である。 図４Ｂは積層方向の電磁結合を示す概略分解図である。 図５は図４Ａに示す積層型バンドパスフィルタの等価回路図である。 図６は図１に示す実施例に係る積層型バンドパスフィルタの特性を示すグラフである。 図７は図１に示すパターンの水平間隔Ｌｘを変化させた場合の実施例に係る積層型バンドパスフィルタの特性を示すグラフである。 図８は図４Ａに示す実施例に係る積層型バンドパスフィルタの特性を示すグラフである。 図９は本発明の比較例に係る積層型バンドパスフィルタの等価回路図である。 図１０は本発明の比較例に係る積層型バンドパスフィルタのコイル部分の概略図である。 図１１は本発明の比較例に係る積層型バンドパスフィルタの特性を示すグラフである。

符号の説明

１〜１５… 絶縁層
１ａ〜１５ａ… 導電パターン
４０，４０ａ… 素子本体
Ｌ１〜Ｌ４… インダクタ
Ｃ１〜Ｃ４… キャパシタ

Claims (17)

1. 少なくとも三つのインダクタ（Ｌ１〜Ｌ３）が同一の素子本体内に形成されるように、導電パターン（２ａ〜１５ａ）が形成された絶縁層（１〜１５）が複数積層してある積層型電子部品であって、
   三つの前記インダクタをそれぞれ形成するための第１コイルパターン（Ｌ１）、第２コイルパターン（Ｌ２−１，Ｌ２−２）、および第３コイルパターン（Ｌ３）のうちのいずれか一つのパターン（Ｌ２−１，Ｌ２−２）が、他の二つのコイルパターンとは異なる積層位置に形成してあり、これらの間の電磁結合（Ｍ１，Ｍ２）が、それらの間に存在する絶縁層（８）を介して積層方向に行われることを特徴とする積層型電子部品。
2. 任意に選択される三つの前記インダクタを等価回路で表した場合に、三つのうちの中央に位置するインダクタ（Ｌ２）を構成する第２コイルパターン（Ｌ２−１，Ｌ２−２）が、同一の前記絶縁層（７または８）の上で、二つに分割して形成される一対の第２分割パターン（７ａ，７ｂ，８ａ，８ｂ）を有する請求項１に記載の積層型電子部品。
3. 一対の前記第２分割パターン（７ａ，７ｂ，８ａ，８ｂ）が、同一平面において相互に線対称である請求項２に記載の積層型電子部品。
4. 一対の前記第２分割パターン（７ａ，７ｂ）が、前記絶縁層（７）を介して他の積層位置に形成してある別の一対の第２分割パターン（８ａ，８ｂ）に対してそれぞれ接続してあり、第２分割コイルパターン（Ｌ２−１，Ｌ２−２）を形成している請求項３に記載の積層型電子部品。
5. 前記等価回路において、中央に位置するインダクタの両側に位置する二つのインダクタを構成する第１コイルパターン（Ｌ１）および第３コイルパターン（Ｌ３）が、同一の前記絶縁層（９または１０）の上で、隣接して形成される第１パターン（９ａ，１０ａ）および第３パターン（９ｂ，１０ｂ，９ｃ，１０ｃ）を有する請求項２〜４のいずれかに記載の積層型電子部品。
6. 前記第１パターン（９ａ，１０ａ）および第３パターン（９ｂ，１０ｂ）が、同一平面において、相互に線対称なパターンである請求項４に記載の積層型電子部品。
7. 一対の前記第１パターン（９ａ）および第３パターン（９ｂ）が、前記絶縁層（９）を介して他の積層位置に形成してある別の一対の前記第１パターン（１０ａ）および第３パターン（１０ｂ）に対してそれぞれ接続してあり、それぞれ前記第１コイルパターン（Ｌ１）および第３コイルパターン（Ｌ３）を形成している請求項６に記載の積層型電子部品。
8. 前記第３コイルパターン（Ｌ３）が、同一の前記絶縁層（９または１０）の上で、二つに分割して形成される一対の第３分割パターン（９ｂ、９ｃ、１０ｂ、１０ｃ）を有する請求項１に記載の積層型電子部品。
9. 一対の前記第３分割パターン（９ｂ、９ｃ、１０ｂ、１０ｃ）が、同一平面において、相互に線対称なパターンである請求項８に記載の積層型電子部品。
10. 一対の前記第３分割パターン（９ｂ、９ｃ）が、前記絶縁層（９）を介して他の積層位置に形成してある別の一対の前記第３分割パターン（１０ｂ、１０ｃ）に対してそれぞれ接続してあり、それぞれ第３分割コイルパターン（Ｌ３−１，Ｌ３−２）を形成している請求項９に記載の積層型電子部品。
11. 前記第２分割パターン（７ａ，７ｂ，８ａ，８ｂ）が形成される前記絶縁層（７，８）の上に、それぞれ第４コイルパターン（Ｌ４）を形成するための第４パターン（７ｃ，８ｃ）が、前記第２分割パターン（７ａ，７ｂ，８ａ，８ｂ）に隣接して形成してある請求項９または１０に記載の積層型電子部品。
12. 前記第４コイルパターン（Ｌ４）が、前記絶縁層（８）を介して、一つの前記第３分割コイルパターン（Ｌ３−２）に対して、電磁結合（Ｍ４）が行われている請求項１１に記載の積層型電子部品。
13. 前記第４コイルパターン（Ｌ４）には、このコイルパターン（Ｌ４）が形成される積層位置とは異なる積層位置に形成してあるキャパシタ（Ｃ４）が電気的に接続してある請求項１２に記載の積層型電子部品。
14. 前記第１コイルパターン（Ｌ１）、第２コイルパターン（Ｌ２−１，Ｌ２−２）、および第３コイルパターン（Ｌ３，Ｌ３−１，Ｌ３−２）のそれぞれには、これらのコイルパターンが形成される積層位置とは異なる積層位置に形成してあるキャパシタ（Ｃ１，Ｃ２−１，Ｃ２−２，Ｃ３，Ｃ３−１，Ｃ３−２）がそれぞれ電気的に接続され、バンドパスフィルタを構成している請求項１〜１３のいずれかに記載の積層型電子部品。
15. 前記第２コイルパターン（Ｌ２−１，Ｌ２−２）に接続される第２キャパシタ（Ｃ２−１，Ｃ２−２）と、前記第１および第３コイルパターン（Ｌ１，Ｌ３，Ｌ３−１，Ｌ３−２）に接続される第１および第３キャパシタ（Ｃ１，Ｃ３，Ｃ３−１，Ｃ３−２）とは、相互に別の積層位置に形成される請求項１４に記載の積層型電子部品。
16. 第１および第３キャパシタ（Ｃ１，Ｃ３，Ｃ３−１，Ｃ３−２）は、複数の層で相互に同じ積層位置に形成される請求項１５に記載の積層型電子部品。
17. 前記２キャパシタ（Ｃ２−１，Ｃ２−２）と前記第４キャパシタ（Ｃ４）とは、複数の層で相互に同じ積層位置に形成される請求項１５または１６に記載の積層型電子部品。
    
    

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