JP2023147842A - 積層型フィルタ装置 - Google Patents

Abstract

【課題】寸法を大きくすることなく、スタブ型共振器を追加することが可能な積層型フィルタ装置を実現する。【解決手段】積層型フィルタ装置１は、積層体５０と、積層体５０の底面５０Ａに配置された入力端子２および出力端子３と、積層体５０内に配置された共振回路１０、キャパシタＣ２１，Ｃ２２、第１のスタブ型共振器２１および第２のスタブ型共振器２２とを備えている。共振回路１０は、第１の経路５に設けられている。キャパシタＣ２１，Ｃ２２は、第２の経路６に設けられている。第１のスタブ型共振器２１は、第２の経路６において入力端子２とキャパシタＣ２１との間に設けられている。第２のスタブ型共振器２２は、第２の経路６において出力端子３とキャパシタＣ２２との間に設けられている。【選択図】図１

Description

本発明は、複数の共振器とスタブ型共振器とを備えた積層型フィルタ装置に関する。

通信装置に用いられる電子部品の一つに、バンドパスフィルタがある。特に小型の通信装置に用いられるバンドパスフィルタには、小型化が求められる。小型化に適したバンドパスフィルタとしては、積層された複数の誘電体層と複数の導体層とを含む積層体を用いたものが知られている。

現在、第５世代移動通信システム（以下、５Ｇと言う。）を用いた通信サービスが提供され始めている。５Ｇでは、１０ＧＨｚ以上の周波数帯域、特に、１０～３０ＧＨｚの準ミリ波帯や３０～３００ＧＨｚのミリ波帯の利用が想定されている。このように、従来よりも高い周波数帯域が利用されるようになると、バンドパスフィルタにおいても、従来よりも高い周波数帯域において特性を満足することが求められる。例えば、バンドパスフィルタの通過帯域の高域側において、バンドパスフィルタの通過減衰量を大きくすることが求められる。

特許文献１には、積層された複数の誘電体層を含む積層体を備えたバンドパスフィルタが開示されている。このバンドパスフィルタは、入力端子と、出力端子と、入力端子と出力端子とを接続する経路に設けられた３つの共振器と、入力端子と出力端子とを接続し且つ３つの共振器を経由しない他の経路に設けられたキャパシタとを備えている。

特許文献２には、通過帯域よりも高い所定の周波数の信号を減衰させるためのノッチフィルタ部を備えたバンドパスフィルタが開示されている。ノッチフィルタ部は、１／４波長共振器を備えている。この１／４波長共振器は、一端が入出力ポートに接続され、他端が開放されたスタブ型共振器である。

特開２００９－１２４２１１号公報 特開２０２０－０５７９２０号公報

積層体を用いた積層型バンドパスフィルタでは、積層体の構造よっては、通過帯域の高域側において反共振が生じ、通過減衰量が小さくなる場合があった。これに対し、特許文献２のように、スタブ型共振器を利用することが考えられる。すなわち、バンドパスフィルタに、反共振が生じた周波数の近傍に減衰極を形成するスタブ型共振器を追加することにより、通過帯域の高域側における通過減衰量を大きくすることが考えられる。しかし、スタブ型共振器を追加すると、バンドパスフィルタの小型化が難しくなるという問題点がある。

上記の問題は、積層型バンドパスフィルタに限らず、フィルタとして機能する共振回路を備えた積層型フィルタ装置全般に当てはまる。

本発明はかかる問題点に鑑みてなされたもので、その目的は、寸法を大きくすることなく、スタブ型共振器を追加することが可能な積層型フィルタ装置を提供することにある。

本発明の積層型フィルタ装置は、積層された複数の誘電体層を含み、被実装体に対向する第１の面と第１の面とは反対側の第２の面とを有する積層体と、第１の面に配置された入力端子および出力端子と、積層体内に配置された共振回路、キャパシタ、第１のスタブ型共振器および第２のスタブ型共振器とを備えている。共振回路は、回路構成上、入力端子と出力端子とを接続する第１の経路に設けられている。キャパシタは、回路構成上、入力端子と出力端子とを接続し且つ共振回路を経由しない第２の経路に設けられている。第１のスタブ型共振器は、回路構成上、第２の経路において入力端子とキャパシタとの間に設けられている。第２のスタブ型共振器は、回路構成上、第２の経路において出力端子とキャパシタとの間に設けられている。

本発明の積層型フィルタ装置は、更に、積層体に一体化され且つグランドに接続されるグランド導体層を備えていてもよい。共振回路、キャパシタ、第１のスタブ型共振器および第２のスタブ型共振器は、複数の誘電体層の積層方向において、第１の面とグランド導体層との間には存在していてもよいし、第２の面とグランド導体層との間には存在しなくてもよい。

また、本発明の積層型フィルタ装置において、共振回路を構成する少なくとも一部の素子は、複数の誘電体層の積層方向において、第１および第２のスタブ型共振器とグランド導体層との間に配置されていてもよい。

また、本発明の積層型フィルタ装置において、第１のスタブ型共振器と第２のスタブ型共振器の少なくとも一方は、所定の周波数に対応する波長の１／４に相当する電気長を有していてもよい。

また、本発明の積層型フィルタ装置において、第１のスタブ型共振器の物理長と第２のスタブ型共振器の物理長は、互いに等しくてもよい。

また、本発明の積層型フィルタ装置において、第１のスタブ型共振器の形状および配置と、第２のスタブ型共振器の形状および配置は、第１のスタブ型共振器と第２のスタブ型共振器との間を通り複数の誘電体層の積層方向に平行な仮想の平面を中心として対称であってもよい。

また、本発明の積層型フィルタ装置において、第１のスタブ型共振器と第２のスタブ型共振器は、複数の誘電体層の積層方向において同じ位置に配置されていてもよい。

また、本発明の積層型フィルタ装置において、キャパシタは、キャパシタ用導体層を含んでいてもよい。キャパシタ用導体層は、複数の誘電体層の積層方向において第１および第２のスタブ型共振器とは異なる位置に配置されていてもよい。また、キャパシタ用導体層は、第１のスタブ型共振器の一端部の近傍部分と第２のスタブ型共振器の一端部の近傍部分に対向していてもよい。

本発明の積層型フィルタ装置では、第１のスタブ型共振器は、第２の経路において入力端子とキャパシタとの間に設けられ、第２のスタブ型共振器は、第２の経路において出力端子とキャパシタとの間に設けられている。これにより、本発明によれば、寸法を大きくすることなく、スタブ型共振器を追加した積層型フィルタ装置を実現することができるという効果を奏する。

本発明の一実施の形態に係る積層型フィルタ装置の回路構成を示す回路図である。 本発明の一実施の形態に係る積層型フィルタ装置の外観を示す斜視図である。 本発明の一実施の形態に係る積層型フィルタ装置の積層体における１層目ないし３層目の誘電体層のパターン形成面を示す説明図である。 本発明の一実施の形態に係る積層型フィルタ装置の積層体における４層目ないし７層目の誘電体層のパターン形成面を示す説明図である。 本発明の一実施の形態に係る積層型フィルタ装置の積層体における８層目ないし１０層目の誘電体層のパターン形成面を示す説明図である。 本発明の一実施の形態に係る積層型フィルタ装置の積層体における１１層目の誘電体層のパターン形成面を示す説明図である。 本発明の一実施の形態に係る積層型フィルタ装置の積層体の内部を示す斜視図である。 図７に示した積層体の内部の一部を示す斜視図である。 図７に示した積層体の内部の一部を示す平面図である。 本発明の一実施の形態に係る積層型フィルタ装置の変形例における積層体の内部の一部を示す平面図である。 比較例の積層型フィルタ装置における積層体の内部の一部を示す平面図である。 シミュレーションによって得られた通過減衰特性を示す特性図である。

以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図１を参照して、本発明の一実施の形態に係る積層型フィルタ装置（以下、単にフィルタ装置と記す。）１の構成の概略について説明する。図１には、フィルタ装置１の例として、バンドパスフィルタを示している。フィルタ装置１は、入力端子２と、出力端子３と、共振回路１０とを備えている。入力端子２および出力端子３の各々は、信号の入力または出力のための端子である。共振回路１０は、バンドパスフィルタの要部を構成する。

共振回路１０は、回路構成上、入力端子２と出力端子３とを接続する第１の経路５に設けられている。本実施の形態では、共振回路１０は、２つのＬＣ共振器１１，１２を含んでいる。ＬＣ共振器１１，１２は、回路構成上、入力端子２側からこの順に配置されている。なお、本出願において、「回路構成上」という表現は、物理的な構成における配置ではなく、回路図上での配置を指すために用いている。

ＬＣ共振器１１は、インダクタＬ１１とキャパシタＣ１１とを含んでいる。ＬＣ共振器１２は、インダクタＬ１２とキャパシタＣ１２とを含んでいる。インダクタＬ１１とインダクタＬ１２は、磁界結合するように構成されている。共振回路１０は、更に、インダクタＬ１１とインダクタＬ１２とを容量結合させるキャパシタＣ１０を含んでいる。

フィルタ装置１は、更に、キャパシタＣ２１，Ｃ２２と、第１のスタブ型共振器２１と、第２のスタブ型共振器２２とを備えている。キャパシタＣ２１，Ｃ２２は、回路構成上、入力端子２と出力端子３とを接続し且つ共振回路１０を経由しない第２の経路６に設けられている。また、キャパシタＣ２１，Ｃ２２は、回路構成上、入力端子２側からこの順に配置されている。キャパシタＣ２１，Ｃ２２は、入力端子２と出力端子３とを容量結合させるためのものである。

第１のスタブ型共振器２１は、回路構成上、第２の経路６において入力端子２とキャパシタＣ２１との間に設けられている。第２のスタブ型共振器２２は、回路構成上、第２の経路６において出力端子３とキャパシタＣ２２との間に設けられている。第１のスタブ型共振器２１と第２のスタブ型共振器２２の少なくとも一方は、所定の周波数に対応する波長の１／４に相当する電気長を有している。

以下、図１を参照して、フィルタ装置１の回路構成の一例について説明する。フィルタ装置１は、更に、インダクタＬ１，Ｌ２と、キャパシタＣ１，Ｃ２とを備えている。キャパシタＣ１の一端は、入力端子２に接続されている。キャパシタＣ１０の一端は、キャパシタＣ１の他端に接続されている。キャパシタＣ２の一端は、キャパシタＣ１０の他端に接続されている。キャパシタＣ２の他端は、出力端子３に接続されている。

インダクタＬ１の一端は、キャパシタＣ１とキャパシタＣ１０の接続点に接続されている。インダクタＬ２の一端は、キャパシタＣ２とキャパシタＣ１０の接続点に接続されている。インダクタＬ１１，Ｌ１２の各他端は、インダクタＬ１の一端に接続されている。インダクタＬ１の他端は、グランドに接続されている。

キャパシタＣ１１の一端は、インダクタＬ１１の一端に接続されている。キャパシタＣ１２の一端は、インダクタＬ１２の一端に接続されている。キャパシタＣ１１，Ｃ１２の各他端は、インダクタＬ２の一端に接続されている。インダクタＬ２の他端は、グランドに接続されている。

第１のスタブ型共振器２１の一端は、入力端子２に接続されている。キャパシタＣ２１の一端は、第１のスタブ型共振器２１の他端に接続されている。キャパシタＣ２２の一端は、キャパシタＣ２１の他端に接続されている。第２のスタブ型共振器２２の一端は、キャパシタＣ２２の他端に接続されている。第２のスタブ型共振器２２の他端は、出力端子３に接続されている。

次に、図２を参照して、フィルタ装置１のその他の構成について説明する。図２は、フィルタ装置１の外観を示す斜視図である。

フィルタ装置１は、更に、積層された複数の誘電体層と複数の導体層とを含む積層体５０を備えている。入力端子２、出力端子３、共振回路１０、第１のスタブ型共振器２１、第２のスタブ型共振器２２、インダクタＬ１，Ｌ２およびキャパシタＣ１，Ｃ２，Ｃ２１，Ｃ２２は、積層体５０に一体化されている。

積層体５０は、複数の誘電体層の積層方向Ｔの両端に位置する底面５０Ａおよび上面５０Ｂと、底面５０Ａと上面５０Ｂを接続する４つの側面５０Ｃ～５０Ｆとを有している。側面５０Ｃ，５０Ｄは互いに反対側を向き、側面５０Ｅ，５０Ｆも互いに反対側を向いている。側面５０Ｃ～５０Ｆは、上面５０Ｂおよび底面５０Ａに対して垂直になっている。

ここで、図２に示したように、Ｘ方向、Ｙ方向、Ｚ方向を定義する。Ｘ方向、Ｙ方向、Ｚ方向は、互いに直交する。本実施の形態では、積層方向Ｔに平行な一方向を、Ｚ方向とする。また、Ｘ方向とは反対の方向を－Ｘ方向とし、Ｙ方向とは反対の方向を－Ｙ方向とし、Ｚ方向とは反対の方向を－Ｚ方向とする。

図２に示したように、底面５０Ａは、積層体５０における－Ｚ方向の端に位置する。上面５０Ｂは、積層体５０におけるＺ方向の端に位置する。底面５０Ａおよび上面５０Ｂの各々の形状は、Ｘ方向に長い矩形形状である。側面５０Ｃは、積層体５０における－Ｘ方向の端に位置する。側面５０Ｄは、積層体５０におけるＸ方向の端に位置する。側面５０Ｅは、積層体５０における－Ｙ方向の端に位置する。側面５０Ｆは、積層体５０におけるＹ方向の端に位置する。

底面５０Ａは、基板等の図示しない被実装体に対向する。底面５０Ａは、本発明における「第１の面」に対応する。積層体５０において、上面５０Ｂは、底面５０Ａとは反対側に位置する。上面５０Ｂは、本発明における「第２の面」に対応する。

入力端子２および出力端子３は、積層体５０の底面５０Ａに配置されている。フィルタ装置１は、更に、積層体５０の底面５０Ａに配置された端子１１１，１１２，１１３，１１４を備えている。端子１１１，１１２，１１３は、側面５０Ｆよりも側面５０Ｅにより近い位置において、X方向にこの順に並んでいる。入力端子２は、端子１１１に対して、Ｙ方向の先に配置されている。出力端子３は、端子１１３に対して、Ｙ方向の先に配置されている。端子１１４は、端子１１２に対して、Ｙ方向の先に配置されている。端子１１１～１１４の各々は、グランドに接続される。

次に、図３（ａ）ないし図６を参照して、積層体５０を構成する複数の誘電体層および複数の導体層の一例について説明する。この例では、積層体５０は、積層された１１層の誘電体層を有している。以下、この１１層の誘電体層を、下から順に１層目ないし１１層目の誘電体層と呼ぶ。また、１層目ないし１１層目の誘電体層を符号５１～６１で表す。

図３（ａ）ないし図６において、複数の円は複数のスルーホールを表している。誘電体層５１～５９の各々には、複数のスルーホールが形成されている。複数のスルーホールは、それぞれ、スルーホール用の孔に導体ペーストを充填することによって形成される。複数のスルーホールの各々は、端子、導体層または他のスルーホールに接続されている。

図３（ａ）は、１層目の誘電体層５１のパターン形成面を示している。誘電体層５１のパターン形成面には、入力端子２、出力端子３および端子１１１～１１４が形成されている。また、図３（ａ）では、入力端子２および出力端子３に接続された２つの特定のスルーホールを、それぞれ符号５１Ｔ１，５１Ｔ２で示している。

図３（ｂ）は、２層目の誘電体層５２のパターン形成面を示している。誘電体層５２のパターン形成面には、キャパシタ用導体層５２１と、導体層５２２が形成されている。また、図３（ｂ）では、誘電体層５１に形成された特定のスルーホール５１Ｔ１，５１Ｔ２に接続される２つの特定のスルーホールを、それぞれ符号５２Ｔ１，５２Ｔ２で示している。

図３（ｃ）は、３層目の誘電体層５３のパターン形成面を示している。誘電体層５３のパターン形成面には、共振器用導体層５３１，５３２が形成されている。導体層５３１，５３２の各々は、互いに反対側に位置する第１端および第２端を有している。導体層５３１の第１端と導体層５３２の第１端は、所定の間隔を開けて隣接している。導体層５３１の第２端の近傍部分には、誘電体層５２に形成された特定のスルーホール５２Ｔ１が接続されている。導体層５３２の第２端の近傍部分には、誘電体層５２に形成された特定のスルーホール５２Ｔ２が接続されている。

また、図３（ｃ）では、導体層５３１の第２端の近傍部分に接続された特定のスルーホールを符号５３Ｔ１で示し、導体層５３２の第２端の近傍部分に接続された特定のスルーホールを符号５３Ｔ２で示している。

図４（ａ）は、４層目の誘電体層５４のパターン形成面を示している。誘電体層５４のパターン形成面には、インダクタ用導体層５４１，５４２が形成されている。導体層５４１，５４２の各々は、互いに反対側に位置する第１端および第２端を有している。

また、図４（ａ）では、誘電体層５３に形成された特定のスルーホール５３Ｔ１，５３Ｔ２に接続される２つの特定のスルーホールを、それぞれ符号５４Ｔ１，５４Ｔ２で示している。また、導体層５４１の第１端の近傍部分に接続された特定のスルーホールを符号５４Ｔ３で示し、導体層５４１の第２端の近傍部分に接続された特定のスルーホールを符号５４Ｔ４で示し、導体層５４２の第１端の近傍部分に接続された特定のスルーホールを符号５４Ｔ５で示し、導体層５４２の第２端の近傍部分に接続された特定のスルーホールを符号５４Ｔ６で示している。

図４（ｂ）は、５層目および６層目の誘電体層５５，５６の各々のパターン形成面を示している。誘電体層５５，５６の各々には、特定のスルーホール５５Ｔ１，５５Ｔ２，５５Ｔ３，５５Ｔ４，５５Ｔ５，５５Ｔ６が形成されている。誘電体層５４に形成された特定のスルーホール５４Ｔ１～５４Ｔ６は、それぞれ、誘電体層５５に形成された特定のスルーホール５５Ｔ１～５５Ｔ６に接続されている。また、誘電体層５５，５６では、上下に隣接する同じ符号のスルーホール同士が互いに接続されている。

図４（ｃ）は、７層目の誘電体層５７のパターン形成面を示している。誘電体層５７のパターン形成面には、キャパシタ用導体層５７１と、導体層５７２，５７３，５７４が形成されている。誘電体層５６に形成された特定のスルーホール５５Ｔ１は、導体層５７２に接続されている。誘電体層５６に形成された特定のスルーホール５５Ｔ２は、導体層５７３に接続されている。誘電体層５６に形成された特定のスルーホール５５Ｔ４，５５Ｔ６は、導体層５７４に接続されている。

また、図４（ｃ）では、導体層５７２，５７３に接続された２つの特定のスルーホールを、それぞれ符号５７Ｔ１，５７Ｔ２で示している。また、誘電体層５６に形成された特定のスルーホール５５Ｔ３，５５Ｔ５に接続される２つの特定のスルーホールを、それぞれ符号５７Ｔ３，５７Ｔ５で示している。

図５（ａ）は、８層目の誘電体層５８のパターン形成面を示している。誘電体層５８のパターン形成面には、キャパシタ用導体層５８１，５８２と、導体層５８３，５８４が形成されている。誘電体層５７に形成された特定のスルーホール５７Ｔ１，５７Ｔ２，５７Ｔ３，５７Ｔ５は、それぞれ導体層５８１，５８２，５８３，５８４に接続されている。また、図５（ａ）では、導体層５８３，５８４に接続された２つの特定のスルーホールを、それぞれ符号５８Ｔ３，５８Ｔ５で示している。

図５（ｂ）は、９層目の誘電体層５９のパターン形成面を示している。誘電体層５９のパターン形成面には、キャパシタ用導体層５９１，５９２が形成されている。誘電体層５８に形成された特定のスルーホール５８Ｔ３，５８Ｔ５は、それぞれ導体層５９１，５９２に接続されている。

図５（ｃ）は、１０層目の誘電体層６０のパターン形成面を示している。誘電体層６０のパターン形成面には、グランド導体層６０１が形成されている。

図６は、１１層目の誘電体層６１のパターン形成面を示している。誘電体層６１のパターン形成面には、マーク６１１が形成されている。

図２に示した積層体５０は、１層目の誘電体層５１のパターン形成面が積層体５０の底面５０Ａになり、１１層目の誘電体層６１のパターン形成面とは反対側の面が積層体５０の上面５０Ｂになるように、１層目ないし１１層目の誘電体層５１～６１が積層されて構成される。

符号を付した複数の特定のスルーホールを除く図３（ａ）ないし図５（ｂ）に示した複数のスルーホールの各々は、１層目ないし１１層目の誘電体層５１～６１を積層したときに、積層方向Ｔにおいて重なる導体層または積層方向Ｔにおいて重なる他のスルーホールに接続されている。また、複数の特定のスルーホールを除く図３（ａ）ないし図５（ｂ）に示した複数のスルーホールのうち、端子内または導体層内に位置するスルーホールは、その端子またはその導体層に接続されている。

図７は、１層目ないし１１層目の誘電体層５１～６１が積層されて構成された積層体５０の内部を示している。図８は、図７に示した積層体５０の内部の一部を示している。図７および図８に示したように、積層体５０の内部では、図３（ａ）ないし図６に示した複数の導体層と複数のスルーホールが積層されている。

以下、図１に示したフィルタ装置１の回路の構成要素と、図３（ａ）ないし図９（ｂ）に示した積層体５０の内部の構成要素との対応関係について説明する。ＬＣ共振器１１のインダクタＬ１１は、インダクタ用導体層５４１と、特定のスルーホール５４Ｔ３，５４Ｔ４，５５Ｔ３，５５Ｔ４，５７Ｔ３とによって構成されている。ＬＣ共振器１１のキャパシタＣ１１は、キャパシタ用導体層５９１と、グランド導体層６０１と、これらの導体層の間の誘電体層５９とによって構成されている。

ＬＣ共振器１２のインダクタＬ１２は、インダクタ用導体層５４２と、特定のスルーホール５４Ｔ５，５４Ｔ６，５５Ｔ５，５５Ｔ６，５７Ｔ５とによって構成されている。ＬＣ共振器１２のキャパシタＣ１２は、キャパシタ用導体層５９２と、グランド導体層６０１と、これらの導体層の間の誘電体層５９とによって構成されている。

キャパシタＣ２１は、キャパシタ用導体層５２１と、共振器用導体層５３１と、これらの導体層の間の誘電体層５２とによって構成されている。キャパシタＣ２２は、キャパシタ用導体層５２１と、共振器用導体層５３２と、これらの導体層の間の誘電体層５２とによって構成されている。

第１のスタブ型共振器２１は、共振器用導体層５３１によって構成されている。第２のスタブ型共振器２２は、共振器用導体層５３２によって構成されている。なお、この例では、第１のスタブ型共振器２１と第２のスタブ型共振器２２は、いずれも、所定の周波数に対応する波長の１／４に相当する電気長を有している。

キャパシタＣ１は、キャパシタ用導体層５８１，５９１と、これらの導体層の間の誘電体層５８とによって構成されている。キャパシタＣ２は、キャパシタ用導体層５８２，５９２と、これらの導体層の間の誘電体層５８とによって構成されている。キャパシタＣ１０は、キャパシタ用導体層５７１，５９１，５９２と、これらの導体層の間の誘電体層５７，５８とによって構成されている。

インダクタＬ１の一部は、導体層５７４とグランド導体層６０１とを接続する複数のスルーホールによって構成されている。インダクタＬ２の他の一部とインダクタＬ２は、端子１１１～１１４とグランド導体層６０１とを接続する複数のスルーホールによって構成されている。

次に、図２ないし図９を参照して、本実施の形態に係るフィルタ装置１の構造上の特徴について説明する。図９は、図７に示した積層体５０の内部の一部を示す平面図である。共振回路１０、キャパシタＣ２１，Ｃ２２、第１のスタブ型共振器２１および第２のスタブ型共振器２２は、積層体５０内に配置されている。

グランド導体層６０１は、積層体５０に一体化され且つグランドに接続される。本実施の形態では特に、グランド導体層６０１は、積層体５０内に配置されている。共振回路１０、キャパシタＣ２１，Ｃ２２、第１のスタブ型共振器２１および第２のスタブ型共振器２２は、積層方向Ｔにおいて、底面５０Ａとグランド導体層６０１との間には存在するが、上面５０Ｂとグランド導体層６０１との間には存在しない。

共振回路１０を構成する少なくとも一部の素子は、積層方向Ｔにおいて、第１および第２のスタブ型共振器２１，２２とグランド導体層６０１との間に配置されている。本実施の形態では、インダクタＬ１１，Ｌ１２と、キャパシタＣ１１（グランド導体層６０１を除く）と、キャパシタＣ１２（グランド導体層６０１を除く）が、積層方向Ｔにおいて、共振器用導体層５３１，５３２とグランド導体層６０１との間に配置されている。

共振器用導体層５３１すなわち第１のスタブ型共振器２１は、互いに異なる方向に延在する２つの部分を含んでいる。同様に、共振器用導体層５３２すなわち第２のスタブ型共振器２２は、互いに異なる方向に延在する２つの部分を含んでいる。本実施の形態では、第１および第２のスタブ型共振器２１，２２（共振器用導体層５３１，５３２）の各々は、Ｘ方向に平行な方向に延在する部分とＹ方向に平行な方向に延在する部分とを含んでいる。第１のスタブ型共振器２１の物理長（共振器用導体層５３１の物理長）と第２のスタブ型共振器２２の物理長（共振器用導体層５３２の物理長）は、互いに等しい。

ここで、図９に示したように、第１のスタブ型共振器２１と第２のスタブ型共振器２２との間を通り積層方向Ｔに平行な仮想の平面を、記号Ｐで表す。仮想の平面Ｐは、ＹＺ平面に平行且つ底面５０Ａおよび上面５０Ｂの各々に対して垂直な平面である。また、仮想の平面Ｐは、底面５０Ａまたは上面５０Ｂの長手方向（Ｘ方向に平行な方向）における積層体５０の中央において積層体５０と交差する。第１のスタブ型共振器２１（共振器用導体層５３１）の形状および配置と、第２のスタブ型共振器２２（共振器用導体層５３２）の形状および配置は、仮想の平面Ｐを中心として対称である。

また、積層体５０において、入力端子２、端子１１１、ＬＣ共振器１１（インダクタＬ１１，Ｃ１１）、第１のスタブ型共振器２１およびキャパシタＣ１を含む部分を構成する複数の導体（複数の導体層および複数のスルーホール）を、複数の第１の導体と言う。また、積層体５０において、出力端子３、端子１１３、ＬＣ共振器１２（インダクタＬ１２，Ｃ１２）、第２のスタブ型共振器２２およびキャパシタＣ２を含む部分を構成する複数の導体（複数の導体層および複数のスルーホール）を、複数の第２の導体と言う。複数の第１の導体の形状および配置は、仮想の平面Ｐを中心として、複数の第２の導体の形状および配置と対称である。

共振器用導体層５３１，５３２は、積層方向Ｔにおいて同じ位置に配置されている。従って、第１のスタブ型共振器２１と第２のスタブ型共振器２２は、積層方向Ｔにおいて同じ位置に配置されている。第１のスタブ型共振器２１（共振器用導体層５３１）は、特定のスルーホール５１Ｔ１，５２Ｔ１を介して入力端子２に接続されている。第２のスタブ型共振器２２（共振器用導体層５３２）は、特定のスルーホール５１Ｔ２，５２Ｔ２を介して入力端子２に接続されている。

キャパシタＣ２１，Ｃ２２は、キャパシタ用導体層５２１を含んでいる。キャパシタ用導体層５２１は、積層方向Ｔにおいて共振器用導体層５３１，５３２すなわち第１および第２のスタブ型共振器２１，２２とは異なる位置に配置されている。キャパシタ用導体層５２１は、共振器用導体層５３１の第１端すなわち第１のスタブ型共振器２１の一端部の近傍部分と、共振器用導体層５３２の第１端すなわち第２のスタブ型共振器２２の一端部の近傍部分に対向している。

ここで、２つ以上のスルーホールが直列に接続されることによって構成された構造物を、スルーホール列と言う。積層体５０は、スルーホール列Ｔ３，Ｔ４，Ｔ５，Ｔ６を含んでいる。スルーホール列Ｔ３は、特定のスルーホール５４Ｔ３，５５Ｔ３，５７Ｔ３によって構成されている。スルーホール列Ｔ４は、特定のスルーホール５４Ｔ４，５５Ｔ４によって構成されている。スルーホール列Ｔ５は、特定のスルーホール５４Ｔ５，５５Ｔ５，５７Ｔ５によって構成されている。スルーホール列Ｔ６は、特定のスルーホール５４Ｔ６，５５Ｔ６によって構成されている。

ＬＣ共振器１１のインダクタＬ１１は、スルーホール列Ｔ３，Ｔ４と、インダクタ用導体層５４１とを含んでいる。インダクタ用導体層５４１は、スルーホール列Ｔ３とスルーホール列Ｔ４とを接続している。インダクタ用導体層５４１は、積層方向Ｔにおいて、底面５０Ａとスルーホール列Ｔ３，Ｔ４との間に配置されている。

ＬＣ共振器１２のインダクタＬ１２は、スルーホール列Ｔ５，Ｔ６と、インダクタ用導体層５４２とを含んでいる。インダクタ用導体層５４２は、スルーホール列Ｔ５とスルーホール列Ｔ６とを接続している。インダクタ用導体層５４２は、積層方向Ｔにおいて、底面５０Ａとスルーホール列Ｔ５，Ｔ６との間に配置されている。

インダクタ用導体層５４１，５４２の各々は、互いに異なる方向に延在する部分を含んでいる。本実施の形態では特に、インダクタ用導体層５４１，５４２の各々は、Ｘ方向に平行な方向に延在する１つの部分と、Ｙ方向に平行な方向に延在する２つの部分とを含んでいる。

次に、本実施の形態に係るフィルタ装置１の作用および効果について説明する。本実施の形態では、共振回路１０が第１の経路５に設けられ、キャパシタＣ２１，Ｃ２２が第２の経路６に設けられている。本実施の形態では、上記の共振回路１０とキャパシタＣ２１，Ｃ２２の構成を前提として、第２の経路６の一部を、第１および第２のスタブ型共振器２１，２２としている。具体的には、本実施の形態では、３層目の誘電体層５３のパターン形成面において、特定のスルーホール５２Ｔ１からキャパシタ用導体層５２１に対向する位置まで延在する導体層を、共振器用導体層５３１としている。同様に、誘電体層５３のパターン形成面において、特定のスルーホール５２Ｔ２からキャパシタ用導体層５２１に対向する位置まで延在する導体層を、共振器用導体層５３２としている。これにより、本実施の形態によれば、フィルタ装置１の寸法を大きくすることなく、第１および第２のスタブ型共振器２１，２２を追加することができる。

ここで、第１および第２のスタブ型共振器２１，２２を追加することの意義について説明する。本実施の形態に係るフィルタ装置１のように、積層体５０を用いた積層型バンドパスフィルタでは、積層体５０の構造によっては、通過帯域の高域側において反共振が生じ、通過減衰量が小さくなる場合がある。特に、本実施の形態のような、共振回路を覆うグランド導体層を設けた場合には、共振回路を構成する導体層とグランド導体層との結合によって、通過帯域の高域側において反共振が生じやすくなる。上記の問題は、グランド導体層が積層体内に設けられている場合に限らず、グランド導体層が積層体の上面に設けられている場合にも当てはまる。

これに対し、本実施の形態では、反共振が生じた周波数の近傍に減衰極を形成する第１および第２のスタブ型共振器２１，２２を設けることにより、通過帯域の高域側における通過減衰量を大きくすることができる。第１および第２のスタブ型共振器２１，２２の各々は、所定の周波数に対応する波長の１／４に相当する電気長を有している。所定の周波数は、反共振が生じた周波数と同じ周波数であってもよいし、反共振が生じた周波数とは異なる周波数であってもよい。

また、第１および第２のスタブ型共振器２１，２２の各々は、同じ電気長を有していてもよいし、互いに異なる周波数を有していてもよい。第１および第２のスタブ型共振器２１，２２の各々が同じ電気長を有している場合、第１および第２のスタブ型共振器２１，２２は、実質的に１つの減衰極を形成する。この場合、減衰極の通過減衰量を大きくすることができる。また、第１および第２のスタブ型共振器２１，２２の各々が互いに異なる電気長を有している場合、２つの減衰極を形成することができる。この場合、比較的広い周波数帯域において通過減衰量を大きくすることができる。

以下、シミュレーションの結果を参照して、本実施の形態の効果について説明する。シミュレーションでは、実施例のモデルと変形例のモデルと比較例のモデルとを用いた。実施例のモデルは、本実施の形態に係るフィルタ装置１のモデルである。変形例のモデルは、変形例のフィルタ装置のモデルである。比較例のモデルは、比較例のフィルタ装置のモデルである。

始めに、変形例のフィルタ装置１０１の構成について説明する。図１０は、変形例のフィルタ装置１０１における積層体５０の内部の一部を示す平面図である。変形例のフィルタ装置１０１は、本実施の形態に係るフィルタ装置１の変形例である。フィルタ装置１０１は、本実施の形態におけるキャパシタ用導体層５２１および共振器用導体層５３１，５３２の代わりに、キャパシタ用導体層１５２１および共振器用導体層１５３１，１５３２を含んでいる。キャパシタ用導体層１５２１は、２層目の誘電体層５２に形成されている。共振器用導体層１５３１，１５３２は、３層目の誘電体層５３に形成されている。フィルタ装置１０１のその他の構成は、本実施の形態に係るフィルタ装置１の構成と同じである。

導体層１５３１，１５３２の各々は、互いに反対側に位置する第１端および第２端を有している。導体層１５３１の第１端と導体層１５３２の第１端は、所定の間隔を開けて隣接している。導体層１５３１の第２端の近傍部分には、誘電体層５２に形成された特定のスルーホール５２Ｔ１（図３（ｂ）参照）と、特定のスルーホール５３Ｔ１が接続されている。導体層１５３２の第２端の近傍部分には、誘電体層５２に形成された特定のスルーホール５２Ｔ２（図３（ｂ）参照）と、特定のスルーホール５３Ｔ２が接続されている。

フィルタ装置１０１の回路構成は、図１に示したフィルタ装置１の回路構成と同じである。フィルタ装置１０１では、キャパシタＣ２１は、キャパシタ用導体層１５２１と、共振器用導体層１５３１と、これらの導体層の間の誘電体層５２とによって構成されている。キャパシタＣ２２は、キャパシタ用導体層１５２１と、共振器用導体層１５３２と、これらの導体層の間の誘電体層５２とによって構成されている。第１のスタブ型共振器２１は、導体層１５３１によって構成されている。第２のスタブ型共振器２２は、導体層１５３２によって構成されている。

フィルタ装置１０１では、第１のスタブ型共振器２１の物理長（共振器用導体層５３１の物理長）と第２のスタブ型共振器２２の物理長（共振器用導体層５３２の物理長）は、互いに異なっている。すなわち、第１および第２のスタブ型共振器２１，２２（共振器用導体層１５３１，１５３２）の各々は、Ｘ方向に平行な方向に延在する第１の部分とＹ方向に平行な方向に延在する第２の部分とを含んでいる。第１のスタブ型共振器２１（共振器用導体層１５３１）の第１の部分は、第２のスタブ型共振器２２（共振器用導体層１５３２）の第１の部分よりも短く、第１のスタブ型共振器２１（共振器用導体層１５３１）の第２の部分の長さと第２のスタブ型共振器２２（共振器用導体層１５３２）の第２の部分の長さは、互いに等しい。従って、第１のスタブ型共振器２１（共振器用導体層１５３１）の全体の物理長は、第２のスタブ型共振器２２（共振器用導体層１５３２）の全体の物理長よりも短くなる。

なお、変形例における第１のスタブ型共振器２１の物理長（共振器用導体層５３１の物理長）は、本実施の形態における第１のスタブ型共振器２１の物理長（共振器用導体層５３１の物理長）よりも短い。また、変形例における第２のスタブ型共振器２２の物理長（共振器用導体層５３２の物理長）は、本実施の形態における第２のスタブ型共振器２２の物理長（共振器用導体層５３２の物理長）よりも長い。

キャパシタ用導体層１５２１は、共振器用導体層１５３１の第１端すなわち第１のスタブ型共振器２１の一端部の近傍部分と、共振器用導体層１５３２の第１端すなわち第２のスタブ型共振器２２の一端部の近傍部分に対向している。

次に、比較例のフィルタ装置２０１の構成について説明する。図１１は、比較例のフィルタ装置２０１における積層体５０の内部の一部を示す平面図である。フィルタ装置２０１には、本実施の形態における第１および第２のスタブ型共振器２１，２２は設けられていない。また、フィルタ装置２０１は、本実施の形態におけるキャパシタ用導体層５２１および共振器用導体層５３１，５３２の代わりに、キャパシタ用導体層２５２１および導体層２５３１，２５３２を備えている。導体層１５２１は、２層目の誘電体層５２に形成されている。導体層２５３１，２５３２は、３層目の誘電体層５３に形成されている。フィルタ装置２０１のその他の構成は、本実施の形態に係るフィルタ装置１の構成と同じである。

導体層２５３１，２５３２の各々は、互いに反対側に位置する第１端および第２端を有している。導体層２５３１の第１端と導体層２５３２の第１端は、Ｘ方向に平行な方向において所定の間隔を開けて並んでいる。導体層２５３１の第２端の近傍部分には、誘電体層５２に形成された特定のスルーホール５２Ｔ１（図３（ｂ）参照）と、特定のスルーホール５３Ｔ１が接続されている。導体層２５３２の第２端の近傍部分には、誘電体層５２に形成された特定のスルーホール５２Ｔ２（図３（ｂ）参照）と、特定のスルーホール５３Ｔ２が接続されている。

フィルタ装置２０１の回路構成は、第１および第２のスタブ型共振器２１，２２が設けられていない点を除いて、図１に示したフィルタ装置１の回路構成と同じである。フィルタ装置２０１では、キャパシタＣ２１は、キャパシタ用導体層２５２１と、導体層２５３１と、これらの導体層の間の誘電体層５２とによって構成されている。キャパシタＣ２２は、キャパシタ用導体層２５２１と、導体層２５３２と、これらの導体層の間の誘電体層５２とによって構成されている。

フィルタ装置２０１では、導体層２５３１，２５３２の各々は、Ｘ方向に平行な方向に延在する第１の部分とＹ方向に平行な方向に延在する第２の部分とを含んでいる。導体層２５３１の物理長は、本実施の形態における第１のスタブ型共振器２１の物理長（共振器用導体層５３１の物理長）よりも短い。導体層２５３２の物理長は、本実施の形態における第２のスタブ型共振器２２の物理長（共振器用導体層５３２の物理長）よりも短い。また、導体層２５３１，２５３２の各々の物理長は、変形例における第１のスタブ型共振器２１の物理長（共振器用導体層１５３１の物理長）よりも短い。

キャパシタ用導体層２５２１は、導体層２５３１の第１端の近傍部分と、導体層２５３２の第１端の近傍部分に対向している。また、キャパシタ用導体層２５２１は、本実施の形態におけるキャパシタ用導体層５２１よりも長い。

次に、シミュレーションの結果について説明する。シミュレーションでは、通過帯域および通過帯域における通過減衰量がほぼ一致するように、実施例のモデル、変形例のモデルおよび比較例のモデルを設計した。

図１２は、シミュレーションによって得られた通過減衰特性を示す特性図である。図１２において、横軸は周波数を示し、縦軸は減衰量を示している。図１２において、符号９１を付した曲線は、実施例のモデルの通過減衰特性を示し、符号９２を付した曲線は、比較例のモデルの通過減衰特性を示し、符号９３を付した曲線は、比較例のモデルの通過減衰特性を示している。

図１２に示したように、比較例のモデル（符号９３）では、通過帯域の高域側において反共振が生じ、通過帯域の高域側の周波数帯域における減衰量の絶対値が小さくなっていることが分かる。一方、実施例のモデル（符号９１）と変形例のモデル（符号９２）では、反共振が生じた周波数の近傍を除き、比較例のモデル（符号９３）に比べて、通過帯域の高域側の周波数帯域における減衰量の絶対値が大きくなっていることが分かる。この結果から理解されるように、本実施の形態によれば、第１および第２のスタブ型共振器２１，２２によって、通過帯域の高域側の周波数帯域における通過減衰量（減衰量の絶対値）を大きくすることができる。

また、図１２に示したように、実施例のモデル（符号９１）では１つの減衰極が形成され、変形例のモデル（符号９２）では２つの減衰極が形成されている。このように、本実施の形態によれば、第１および第２のスタブ型共振器２１，２２の物理長を変更することによって、通過帯域の高域側の周波数帯域における通過減衰特性を制御することができる。

なお、本発明は、上記実施の形態に限定されず、種々の変更が可能である。例えば、共振回路１０は、共振器を１つだけ含んでいてもよいし、共振器を３つ以上含んでいてもよい。

また、本発明のフィルタ装置は、グランド導体層６０１の代わりに、積層体５０の上面５０Ｂに配置されたシールド導体層を備えていてもよい。なお、グランド導体層６０１は、本発明のフィルタ装置の必須の構成要素ではなく、設けられていなくてもよい。

１…フィルタ装置、２…入力端子、３…出力端子、１０…共振回路、１１，１２…ＬＣ共振器、２１…第１のスタブ型共振器、２２…第２のスタブ型共振器、５０…積層体、５０Ａ…底面、５０Ｂ…上面、５０Ｃ～５０Ｆ…側面、６０１…グランド導体層、Ｃ１，Ｃ２，Ｃ１０，Ｃ１１，Ｃ１２，Ｃ２１，Ｃ２２…キャパシタ、Ｌ１，Ｌ２，Ｌ１１，Ｌ１２…インダクタ。

Claims (9)

1. 積層された複数の誘電体層を含み、被実装体に対向する第１の面と前記第１の面とは反対側の第２の面とを有する積層体と、
   前記第１の面に配置された入力端子および出力端子と、
   前記積層体内に配置された共振回路、キャパシタ、第１のスタブ型共振器および第２のスタブ型共振器とを備え、
   前記共振回路は、回路構成上、前記入力端子と前記出力端子とを接続する第１の経路に設けられ、
   前記キャパシタは、回路構成上、前記入力端子と前記出力端子とを接続し且つ前記共振回路を経由しない第２の経路に設けられ、
   前記第１のスタブ型共振器は、回路構成上、前記第２の経路において前記入力端子と前記キャパシタとの間に設けられ、
   前記第２のスタブ型共振器は、回路構成上、前記第２の経路において前記出力端子と前記キャパシタとの間に設けられていることを特徴とする積層型フィルタ装置。
2. 更に、前記積層体に一体化され且つグランドに接続されるグランド導体層を備え、
   前記共振回路、前記キャパシタ、前記第１のスタブ型共振器および前記第２のスタブ型共振器は、前記複数の誘電体層の積層方向において、前記第１の面と前記グランド導体層との間には存在するが、前記第２の面と前記グランド導体層との間には存在しないことを特徴とする請求項１記載の積層型フィルタ装置。
3. 前記共振回路を構成する少なくとも一部の素子は、前記複数の誘電体層の積層方向において、前記第１および第２のスタブ型共振器と前記グランド導体層との間に配置されていることを特徴とする請求項２記載の積層型フィルタ装置。
4. 前記第１のスタブ型共振器と前記第２のスタブ型共振器の少なくとも一方は、所定の周波数に対応する波長の１／４に相当する電気長を有することを特徴とする請求項１ないし３のいずれかに記載の積層型フィルタ装置。
5. 前記第１のスタブ型共振器の物理長と前記第２のスタブ型共振器の物理長は、互いに等しいことを特徴とする請求項１ないし４のいずれかに記載の積層型フィルタ装置。
6. 前記第１のスタブ型共振器の形状および配置と、前記第２のスタブ型共振器の形状および配置は、前記第１のスタブ型共振器と前記第２のスタブ型共振器との間を通り前記複数の誘電体層の積層方向に平行な仮想の平面を中心として対称であることを特徴とする請求項１ないし５のいずれかに記載の積層型フィルタ装置。
7. 前記第１のスタブ型共振器と前記第２のスタブ型共振器は、前記複数の誘電体層の積層方向において同じ位置に配置されていることを特徴とする請求項１ないし６のいずれかに記載の積層型フィルタ装置。
8. 前記キャパシタは、キャパシタ用導体層を含み、
   前記キャパシタ用導体層は、前記複数の誘電体層の積層方向において前記第１および第２のスタブ型共振器とは異なる位置に配置されていることを特徴とする請求項１ないし７のいずれかに記載の積層型フィルタ装置。
9. 前記キャパシタ用導体層は、前記第１のスタブ型共振器の一端部の近傍部分と前記第２のスタブ型共振器の一端部の近傍部分に対向していることを特徴とする請求項８記載の積層型フィルタ装置。

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