JP2023057845A - 電子部品 - Google Patents

Abstract

【課題】小型化および低コスト化が可能な電子部品を実現する。【解決手段】電子部品１００は、積層された複数の誘電体層を含む第１の本体１と、第１の本体１に搭載された第２の本体２とを備えている。第２の本体２は、それぞれ少なくとも１つの弾性波素子を用いて構成され且つ互いに電気的に分離された第１の回路部分４１および第２の回路部分４２を含んでいる。第１の本体１は、Ｚ方向から見たときに、第１の回路部分４１と第２の回路部分４２との間に位置する第１ないし第３のグランド用導体層８１～８３を含んでいる。【選択図】図４

Description

本発明は、弾性波素子を含む本体が他の本体に搭載された電子部品に関する。

小型移動体通信機器では、システムおよび使用周波数帯域が異なる複数のアプリケーションで共通に使用されるアンテナを設け、このアンテナが送受信する複数の信号を、分波器を用いて分離する構成が広く用いられている。

一般的に、第１の周波数帯域内の周波数の第１の信号と、第１の周波数帯域よりも高い第２の周波数帯域内の周波数の第２の信号を分離する分波器は、共通ポートと、第１の信号ポートと、第２の信号ポートと、共通ポートから第１の信号ポートに至る第１の信号経路に設けられた第１のフィルタと、共通ポートから第２の信号ポートに至る第２の信号経路に設けられた第２のフィルタとを備えている。

特許文献１，２には、第１および第２のフィルタとして、それぞれＬＣ共振器と弾性波共振器とを含む２つのフィルタを備えた分波器が開示されている。弾性波共振器とは、弾性波素子を用いて構成された共振器である。弾性波素子とは、弾性波を利用した素子である。弾性波素子には、弾性表面波を利用する弾性表面波素子や、バルク弾性波を利用するバルク弾性波素子がある。特許文献１，２に開示された分波器では、ＬＣ共振器を含む積層体の上に、物理的に分離された２つの弾性波共振器が搭載されている。

特開２０１７－１１２５２５号公報 特開２０１７－１３５４４５号公報

特に小型の通信装置に用いられる分波器には、小型化が求められる。しかし、物理的に分離された２つの弾性波共振器を用いる場合、２つの弾性波共振器の間の電磁気結合を抑制するために、２つの弾性波共振器をある程度間隔を開けて配置する必要がある。そのため、この場合には、分波器全体の小型化が難しいという問題があった。また、この場合には、１つの弾性波共振器を用いる場合に比べて、分波器のコストが高くなるという問題があった。

上記の問題は、分波器に限らず、それぞれ弾性波素子を用いて構成された２つの回路部分を含む電子部品全般に当てはまる。

本発明はかかる問題点に鑑みてなされたもので、その目的は、それぞれ弾性波素子を用いて構成された２つの回路部分を含む電子部品であって、小型化および低コスト化が可能な電子部品を提供することにある。

本発明の電子部品は、積層された複数の誘電体層を含む第１の本体と、第１の本体に搭載された第２の本体とを備えている。第２の本体は、それぞれ少なくとも１つの弾性波素子を用いて構成され且つ互いに電気的に分離された第１の回路部分および第２の回路部分を含んでいる。第１の本体は、第１の本体と第２の本体が並ぶ方向に平行な第１の方向から見たときに、第１の回路部分と第２の回路部分との間に位置する少なくとも１つのグランド用導体層を含んでいる。

本発明の電子部品において、第１の方向は、複数の誘電体層の積層方向に平行な一方向であってもよい。

また、本発明の電子部品において、第２の本体は、第２の本体の外面に配置された第１の端子、第２の端子、第３の端子および第４の端子を含んでいてもよい。第１の回路部分は、回路構成上、第１の端子と第２の端子との間に設けられていてもよい。第２の回路部分は、回路構成上、第３の端子と第４の端子との間に設けられていてもよい。第１の端子と第３の端子は、第１の方向から見たときに、少なくとも１つのグランド用導体層を挟むように配置されていてもよい。第２の端子と第４の端子は、第１の方向から見たときに、少なくとも１つのグランド用導体層を挟むように配置されていてもよい。

また、本発明の電子部品において、少なくとも１つのグランド用導体層は、第１の方向から見たときに、第２の本体の外側にはみ出していてもよい。

また、本発明の電子部品において、少なくとも１つのグランド用導体層は、第１の本体の内部に設けられていてもよい。

また、本発明の電子部品において、第１の本体は、第２の本体が搭載される第１の面と、その反対側の第２の面とを有していてもよい。この場合、少なくとも１つのグランド用導体層は、第２の面よりも第１の面により近い位置に配置されていてもよい。

また、本発明の電子部品において、少なくとも１つのグランド用導体層は、複数のグランド用導体層を含んでいてもよい。この場合、第１の本体は、更に、複数のグランド用導体層を互いに接続する複数のスルーホールを含んでいてもよい。また、複数のグランド用導体層は、第１の方向において互いに異なる位置に配置された第１のグランド用導体層、第２のグランド用導体層および第３のグランド用導体層を含んでいてもよい。複数のスルーホールは、第１のグランド用導体層と第２のグランド用導体層とを電気的に接続する複数の第１のスルーホールと、第２のグランド用導体層と第３のグランド用導体層とを電気的に接続する複数の第２のスルーホールとを含んでいてもよい。複数の第１のスルーホールと複数の第２のスルーホールは、第１の方向から見たときに、互いに重ならないように配置されていてもよい。

また、本発明の電子部品において、第１の本体は、第１の方向から見たときに、少なくとも１つのグランド用導体層を挟むように配置された第３の回路部分および第４の回路部分を含んでいてもよい。この場合、第１の回路部分は、第３の回路部分に電気的に接続されていてもよい。第２の回路部分は、第４の回路部分に電気的に接続されていてもよい。第１の回路部分と第３の回路部分は、第１の通過帯域内の周波数の信号を選択的に通過させる第１のフィルタを構成してもよい。第２の回路部分と第４の回路部分は、第１の通過帯域よりも高い第２の通過帯域内の周波数の信号を選択的に通過させる第２のフィルタを構成してもよい。

本発明の電子部品では、第２の本体は、第１の回路部分および第２の回路部分を含んでいる。第１の本体は、第１の方向から見たときに、第１の回路部分と第２の回路部分との間に位置する少なくとも１つのグランド用導体層を含んでいる。これにより、本発明によれば、小型化および低コスト化が可能になるという効果を奏する。

本発明の一実施の形態に係る電子部品の構成を示すブロック図である。 本発明の一実施の形態に係る電子部品を示す斜視図である。 本発明の一実施の形態における第１の本体を示す斜視図である。 本発明の一実施の形態に係る電子部品を示す平面図である。 本発明の一実施の形態における複数のグランド用導体層と複数のスルーホールを示す説明図である。 第１の比較例の電子部品の構成を示すブロック図である。 第２の比較例の電子部品の構成を示すブロック図である。 シミュレーションで用いた実施例のモデルにおける回路構成を示す回路図である。 シミュレーションで求めたアイソレーションの周波数特性を示す特性図である。 シミュレーションで求めた第１のフィルタの通過減衰特性を示す特性図である。 シミュレーションで求めた第のフィルタの通過減衰特性を示す特性図である。

以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図１を参照して、本発明の一実施の形態に係る電子部品１００の概略の構成について説明する。図１は、電子部品１００の構成を示すブロック図である。

本実施の形態に係る電子部品１００は、第１のフィルタ４と、第２のフィルタ５と、第３のフィルタ６とを備えた分波器（トリプレクサ）である。第１のフィルタ４は、第１の通過帯域内の周波数の第１の信号を選択的に通過させるように構成されている。第２のフィルタ５は、第１の通過帯域よりも高い第２の通過帯域内の周波数の第２の信号を選択的に通過させるように構成されている。第３のフィルタ６は、第１の通過帯域よりも低い第３の通過帯域内の周波数の第３の信号を選択的に通過させるように構成されている。

第１のフィルタ４は、第３の回路部分１０を含んでいる。第２のフィルタ５は、第４の回路部分２０を含んでいる。第３のフィルタ６は、第５の回路部分３０を含んでいる。第３ないし第５の回路部分１０，２０，３０は、それぞれ、少なくとも１つのインダクタと少なくとも１つのキャパシタとを含むＬＣ回路である。

第１のフィルタ４は、更に、第３の回路部分１０に電気的に接続された第１の回路部分４１を含んでいる。第２のフィルタ５は、更に、第４の回路部分２０に電気的に接続された第２の回路部分４２を含んでいる。第１および第２の回路部分４１，４２は、互いに電気的に分離されている。また、第１および第２の回路部分４１，４２は、それぞれ、少なくとも１つの弾性波素子を用いて構成されている。弾性波素子は、例えば、バルク弾性波素子であってもよいし、弾性表面波素子であってもよい。第１および第２の回路部分４１，４２は、それぞれ、弾性波共振器であってもよい。

第１の回路部分４１と第３の回路部分１０は、１つのフィルタ回路（第１のフィルタ４）を構成する。第２の回路部分４２と第４の回路部分２０は、他の１つのフィルタ回路（第２のフィルタ５）を構成する。

第１の本体１は、更に、共通ポート１ａと、第１の信号ポート１ｂと、第２の信号ポート１ｃと、第３の信号ポート１ｄとを含んでいる。第１のフィルタ４は、回路構成上、共通ポート１ａと第１の信号ポート１ｂとの間に設けられている。第２のフィルタ５は、回路構成上、共通ポート１ａと第２の信号ポート１ｃとの間に設けられている。第３のフィルタ６は、回路構成上、共通ポート１ａと第３の信号ポート１ｄとの間に設けられている。なお、本出願において、「回路構成上」という表現は、物理的な構成における配置ではなく、回路図上での配置を指すために用いている。

次に、図１ないし図５を参照して、電子部品１００の構成について具体的に説明する。図２は、電子部品１００を示す斜視図である。図３は、本実施の形態における第１の本体を示す斜視図である。図４は、電子部品１００を示す平面図である。図５は、本実施の形態における複数のグランド用導体層と複数のスルーホールを示す説明図である。

図２に示したように、電子部品１００は、第１の本体１と、第１の本体１に搭載された第２の本体２と、第１および第２の本体１，２を封止する封止部３とを備えている。封止部３は、例えば樹脂によって構成されている。

始めに、第１の本体１の構成について説明する。第１の本体１は、図１に示した第３ないし第５の回路部分１０，２０，３０を含んでいる。また、第１の本体１は、積層体５０を含んでいる。積層体５０は、積層された複数の誘電体層と、この複数の誘電体層に形成された複数の導体層および複数のスルーホールとを含んでいる。第３ないし第５の回路部分１０，２０，３０の各々のＬＣ回路は、複数の誘電体層、複数の導体層および複数のスルーホールを用いて構成されている。

複数のスルーホールは、それぞれ、スルーホール用の孔に導体ペーストを充填することによって形成される。複数のスルーホールの各々は、導体層または他のスルーホールに接続されている。なお、以下の説明では、便宜上、直列に接続された２つ以上のスルーホールからなる構造物についても、「スルーホール」と言う。

積層体５０は、複数の誘電体層の積層方向の両端に位置する第１の面５０Ａおよび第２の面５０Ｂと、第１の面５０Ａと第２の面５０Ｂを接続する４つの側面５０Ｃ～５０Ｆとを有している。側面５０Ｃ，５０Ｄは互いに反対側を向き、側面５０Ｅ，５０Ｆも互いに反対側を向いている。側面５０Ｃ～５０Ｆは、第１の面５０Ａおよび第２の面５０Ｂに対して垂直になっている。

ここで、図２ないし図５に示したように、Ｘ方向、Ｙ方向、Ｚ方向を定義する。Ｘ方向、Ｙ方向、Ｚ方向は、互いに直交する。本実施の形態では、積層方向に平行な一方向を、Ｚ方向とする。Ｚ方向は、第１の本体１と第２の本体２が並ぶ方向に平行な一方向でもある。また、Ｘ方向とは反対の方向を－Ｘ方向とし、Ｙ方向とは反対の方向を－Ｙ方向とし、Ｚ方向とは反対の方向を－Ｚ方向とする。

図３に示したように、第１の面５０Ａは、積層体５０におけるＺ方向の端に位置する。第１の面５０Ａは、第２の本体２が搭載される第１の本体１の外面の一部でもあり、積層体５０の上面でもある。第２の面５０Ｂは、積層体５０における－Ｚ方向の端に位置する。第２の面５０Ｂは、第１の面５０Ａとは反対側の面でもあり、積層体５０の底面でもある。側面５０Ｃは、積層体５０における－Ｘ方向の端に位置する。側面５０Ｄは、積層体５０におけるＸ方向の端に位置する。側面５０Ｅは、積層体５０における－Ｙ方向の端に位置する。側面５０Ｆは、積層体５０におけるＹ方向の端に位置する。

図４には、積層体５０内における第３ないし第５の回路部分１０，２０，３０の各々のおおよその位置を示している。第３の回路部分１０は、側面５０Ｄよりも側面５０Ｃにより近い位置に配置されている。第４および第５の回路部分２０，３０は、第３の回路部分１０と側面５０Ｄとの間に配置されている。第４の回路部分２０は、側面５０Ｅよりも側面５０Ｆにより近い位置に配置されている。第５の回路部分３０は、側面５０Ｆよりも側面５０Ｅにより近い位置に配置されている。

第１の本体１は、更に、積層体５０の第２の面５０Ｂに設けられた複数の端子１１１，１１２，１１３，１１４，１１５，１１６，１１７，１１８，１１９を含んでいる。端子１１１は、第２の面５０Ｂと側面５０Ｃと側面５０Ｅが交差する位置に存在する角部の近傍に配置されている。端子１１３は、第２の面５０Ｂと側面５０Ｄと側面５０Ｅが交差する位置に存在する角部の近傍に配置されている。端子１１５は、第２の面５０Ｂと側面５０Ｄと側面５０Ｆが交差する位置に存在する角部の近傍に配置されている。端子１１７は、第２の面５０Ｂと側面５０Ｃと側面５０Ｆが交差する位置に存在する角部の近傍に配置されている。

端子１１２は、端子１１１と端子１１３との間に配置されている。端子１１４は、端子１１３と端子１１５との間に配置されている。端子１１６は、端子１１５と端子１１７との間に配置されている。端子１１８は、端子１１１と端子１１７との間に配置されている。端子１１９は、第２の面５０Ｂの中央に配置されている。

端子１１１は第３の信号ポート１ｄに対応し、端子１１３は共通ポート１ａに対応し、端子１１５は第２の信号ポート１ｃに対応し、端子１１７は第１の信号ポート１ｂに対応している。従って、共通ポート１ａおよび第１ないし第３の信号ポート１ｂ～１ｄは、積層体５０の第２の面５０Ｂに設けられている。端子１１２，１１４，１１６，１１８，１１９の各々は、グランドに接続される。

第１の本体１は、更に、積層体５０の第１の面５０Ａに設けられた複数の端子１２１，１２２，１２３，１２４を含んでいる。端子１２１～１２４は、第１の面５０Ａの重心の近傍に配置されている。端子１２１，１２２は、第１の面５０Ａの重心よりも－Ｘ方向側の位置において、Ｙ方向にこの順に並んでいる。端子１２３，１２４は、第１の面５０Ａの重心よりもＸ方向側の位置において、Ｙ方向にこの順に並んでいる。

第１の本体１は、更に、少なくとも１つのグランド用導体層を含んでいる。本実施の形態では、第１の本体１は、少なくとも１つのグランド用導体層として、複数のグランド用導体層を含んでいてもよい。

図５に示したように、本実施の形態では特に、第１の本体１は、少なくとも１つのグランド用導体層として、Ｚ方向において互いに異なる位置に配置された第１のグランド用導体層８１、第２のグランド用導体層８２および第３のグランド用導体層８３を含んでいる。第１ないし第３のグランド用導体層８１，８２，８３は、第１の本体１の内部、すなわち積層体５０の内部に設けられている。第１ないし第３のグランド用導体層８１，８２，８３は、第１の面５０Ａ側から、－Ｚ方向にこの順に並んでいる。

第１ないし第３のグランド用導体層８１～８３のうちの少なくとも１つは、第２の面５０Ｂよりも第１の面５０Ａにより近い位置に配置されている。本実施の形態では特に、第１ないし第３のグランド用導体層８１～８３はいずれも、第２の面５０Ｂよりも第１の面５０Ａにより近い位置に配置されている。

第１ないし第３のグランド用導体層８１～８３の各々は、第３の回路部分１０と第４の回路部分２０との間において、Ｙ方向に平行な方向に延在している。第１ないし第３のグランド用導体層８１～８３の形状は、互いに同じかほぼ同じであってもよいし、互いに異なっていてもよい。第３の回路部分１０と第４の回路部分２０は、第１ないし第３のグランド用導体層８１～８３を挟むように配置されている。

第１の本体１の複数のスルーホールは、第１のグランド用導体層８１と第２のグランド用導体層８２とを電気的に接続する複数の第１のスルーホール９１と、第２のグランド用導体層８２と第３のグランド用導体層８３とを電気的に接続する複数の第２のスルーホール９２とを含んでいる。本実施の形態では特に、複数の第１のスルーホール９１の各々は、第１のグランド用導体層８１と第２のグランド用導体層８２の両方に接している。また、複数の第２のスルーホール９２の各々は、第２のグランド用導体層８２と第３のグランド用導体層８３の両方に接している。複数の第１のスルーホール９１と複数の第２のスルーホールは、Ｚ方向から見たときに、互いに重ならないように配置されている。

第１の本体１は、更に、積層体５０内において第２の面５０Ｂの近傍に配置されたグランド用導体層８４を含んでいる。グランド用導体層８４は、グランドに接続される端子１１２，１１４，１１６，１１８，１１９のうちの少なくとも１つの端子に電気的に接続されている。グランド用導体層８４の形状は、第１ないし第３のグランド用導体層８１～８３のうちのいずれかの形状と同じであってもよいし、異なっていてもよい。

第１の本体１の複数のスルーホールは、更に、第３のグランド用導体層８３とグランド用導体層８４とを電気的に接続する複数のスルーホール９３を含んでいる。本実施の形態では特に、複数のスルーホール９３の各々は、第３のグランド用導体層８３とグランド用導体層８４の両方に接している。複数の第２のスルーホール９２と複数のスルーホール９３は、Ｚ方向から見たときに、互いに重ならないように配置されている。複数のスルーホール９３は、Ｚ方向から見たときに、複数の第１のスルーホール９１と重ならないように配置されていてもよい。

第３のグランド用導体層８３は、グランド用導体層８４および複数のスルーホール９３を介して、グランドに接続される端子１１２，１１４，１１６，１１８，１１９のうちの少なくとも１つの端子に電気的に接続されている。第２のグランド用導体層８２は、複数のスルーホール９２を介して、第３のグランド用導体層８３に電気的に接続されている。第１のグランド用導体層８１は、複数のスルーホール９１を介して、第２のグランド用導体層８２に電気的に接続されている。従って、第１ないし第３のグランド用導体層８１～８３はいずれも、グランドに接続される。

グランド用導体層８１～８３およびスルーホール９１～９３は、第３の回路部分１０の一部と第４の回路部分２０の一部とを分離する仕切り部８を構成する。第１の本体１は、更に、第３の回路部分１０の他の一部と第４の回路部分２０の他の一部とを分離する図示しない第１の仕切り部と、第３の回路部分１０の更に他の一部と第５の回路部分３０の少なくとも一部とを分離する図示しない第２の仕切り部とを含んでいてもよい。第１および第２の仕切り部は、仕切り部８に直接または間接的に接続されていてもよい。

次に、第２の本体２の構成について説明する。第２の本体２は、図１に示した第１および第２の回路部分４１，４２を含んでいる。また、第２の本体２は、Ｚ方向に平行な方向の両端に位置する第３の面２Ａおよび第４の面２Ｂと、第３の面２Ａと第４の面２Ｂを接続する４つの側面２Ｃ～２Ｆとを有している。側面２Ｃ，２Ｄは互いに反対側を向き、側面２Ｅ，２Ｆも互いに反対側を向いている。側面２Ｃ～２Ｆは、第３の面２Ａおよび第４の面２Ｂに対して垂直になっている。

図２に示したように、第３の面２Ａは、第２の本体２におけるＺ方向の端に位置する。第３の面２Ａは、第２の本体２の上面でもある。第４の面２Ｂは、第２の本体２における－Ｚ方向の端に位置する。第４の面２Ｂは、第１の本体１に対向する面でもあり、第２の本体２の底面でもある。側面２Ｃは、第２の本体２における－Ｘ方向の端に位置する。側面２Ｄは、第２の本体２におけるＸ方向の端に位置する。側面２Ｅは、第２の本体２における－Ｙ方向の端に位置する。側面２Ｆは、第２の本体２におけるＹ方向の端に位置する。

第２の本体２は、更に、第２の本体２の外面すなわち第４の面２Ｂに配置された第１の端子２ａ、第２の端子２ｂ、第３の端子２ｃおよび第４の端子２ｄを含んでいる。第１の端子２ａは、第４の面２Ｂと側面２Ｃと側面２Ｅが交差する位置に存在する角部（図２参照）の近傍に配置されている。第２の端子２ｂは、第４の面２Ｂと側面２Ｃと側面２Ｆが交差する位置に存在する角部（図２参照）の近傍に配置されている。第３の端子２ｃは、第４の面２Ｂと側面２Ｄと側面２Ｅが交差する位置に存在する角部（図２参照）の近傍に配置されている。第４の端子２ｄは、第４の面２Ｂと側面２Ｄと側面２Ｆが交差する位置に存在する角部（図２参照）の近傍に配置されている。

第１および第２の端子２ａ，２ｂは、Ｚ方向から見たときに、第１の本体１の第１ないし第３のグランド用導体層８１～８３の－Ｘ方向側に位置する。第３および第４の端子２ｃ，２ｄは、Ｚ方向から見たときに、第１ないし第３のグランド用導体層８１～８３のＸ方向側に位置する。また、第１の端子２ａと第３の端子２ｃは、Ｚ方向から見たときに、第１ないし第３のグランド用導体層８１～８３を挟むように配置されている。第２の端子２ｂと第４の端子２ｄは、Ｚ方向から見たときに、第１ないし第３のグランド用導体層８１～８３を挟むように配置されている。

第２の本体２が第１の本体１に搭載された状態では、第２の本体２の第１ないし第４の端子２ａ，２ｂ，２ｃ，２ｄは、それぞれ、第１の本体１の端子１２１，１２２，１２３，１２４に対向する。第１ないし第４の端子２ａ，２ｂ，２ｃ，２ｄは、それぞれ、例えばはんだバンプ７によって端子１２１，１２２，１２３，１２４に物理的に接続されている。

図１に示したように、第１の回路部分４１は、回路構成上、第１の端子２ａと第２の端子２ｂとの間に設けられている。第２の回路部分４２は、回路構成上、第３の端子２ｃと第４の端子２ｄとの間に設けられている。

図４には、第２の本体２内における第１および第２の回路部分４１，４２の各々のおおよその位置を示している。第１の回路部分４１は、側面２Ｄよりも側面２Ｃにより近い位置（図２参照）に配置されている。第２の回路部分４２は、側面２Ｃよりも側面２Ｄにより近い位置（図２参照）に配置されている。

図４に示したように、第１ないし第３のグランド用導体層８１～８３は、Ｚ方向から見たときに、第１の回路部分４１と第２の回路部分４２との間に位置する。また、第１ないし第３のグランド用導体層８１～８３は、それぞれ、Ｚ方向から見たときに、第２の本体２の外側、すなわち第２の本体２のＹ方向側と第２の本体２の－Ｙ方向側にはみ出している。

次に、本実施の形態に係る電子部品１００の作用および効果について説明する。電子部品１００は、積層された複数の誘電体層を含む第１の本体１と、第１の本体１に搭載された第２の本体２とを備えている。第２の本体２は、第１の回路部分４１と第２の回路部分４２を含んでいる。第１の本体１は、Ｚ方向から見たときに、第１の回路部分４１と第２の回路部分４２との間に位置する第１ないし第３のグランド用導体層８１～８３を含んでいる。後述するように、本実施の形態によれば、第１ないし第３のグランド用導体層８１～８３によって、アイソレーションを十分に大きくすることができる。これにより、本実施の形態によれば、小型化および低コスト化が可能になる。

以下、第１および第２の比較例の電子部品と比較しながら、本実施の形態に係る電子部品１００の効果について説明する。始めに、第１の比較例の電子部品２００について説明する。図６は、第１の比較例の電子部品２００の構成を示すブロック図である。

第１の比較例の電子部品２００の構成は、以下の点で本実施の形態に係る電子部品１００の構成と異なっている。第１の比較例の電子部品２００は、本実施の形態における第２の本体２の代わりに、第１の本体１に搭載され且つ物理的に分離された２つの本体２０２Ａ，２０２Ｂを備えている。本体２０２Ａは、第１の回路部分４１と、第１および第２の端子２ａ，２ｂとを含んでいる。本体２０２Ｂは、第２の回路部分４２と、第３および第４の端子２ｃ，２ｄとを含んでいる。第１の比較例の電子部品２００におけるその他の構成は、本実施の形態に係る電子部品１００の構成と同様である。

第１の比較例では、本体２０２Ａ，２０２Ｂの間の電磁気結合（磁気結合および容量結合）を抑制するために、本体２０２Ａ，２０２Ｂをある程度間隔を開けて配置する必要がある。これに伴い、第１の本体１の平面形状（Ｚ方向から見た形状）も大きくする必要があるため、第１の比較例では、第１の本体１の小型化が難しくなる。また、一般的に、第１の本体１等の電子部品は、電子部品の少なくとも一部を複数含む基礎構造物を形成し、この基礎構造物を切断することによって製造される。そのため、電子部品の平面形状が大きくなると、１つの基礎構造物から得られる電子部品の数が減少し、電子部品の製造コストが増加する。第１の比較例では、第１の本体１の平面形状が大きくなることによって、第１の本体１の製造コストが増加する。これらのことから、第１の比較例では、電子部品２００の小型化が難しくなると共に、電子部品２００の製造コストが増加する。また、第１の比較例では、第１の本体１に２つの部品（本体２０２Ａ，２０２Ｂ）を搭載する必要があるため、第１の本体１に１つの部品を搭載する場合に比べて、電子部品２００の製造コストが増加する。

これに対し、本実施の形態では、第２の本体２のみを第１の本体１に搭載している。これにより、本実施の形態によれば、小型化および低コスト化を実現することができる。

次に、第２の比較例の電子部品３００について説明する。図７は、第２の比較例の電子部品３００の構成を示すブロック図である。

第２の比較例の電子部品３００の構成は、以下の点で本実施の形態に係る電子部品１００の構成と異なっている。第２の比較例の電子部品３００は、本実施の形態における第１の本体１の代わりに、第１の本体３０１を備えている。第１の本体３０１の構成は、仕切り部８が設けられていない点を除いて、第１の本体１の構成と同じである。第１の本体３０１は、本実施の形態における第１ないし第３のグランド用導体層８１～８３を含んでいない。

また、第２の比較例の電子部品３００は、本実施の形態における第２の本体２の代わりに、第２の本体３０２を備えている。第２の本体３０２は、第２の本体２と同様に、第１および第２の回路部分４１，４２と、第１ないし第４の端子２ａ～２ｄとを含んでいる。第２の本体３０２は、更に、第２の本体３０２の内部において第１の回路部分４１と第２の回路部分４２との間に設けられたグランド用導体層４３と、グランド用導体層４３に接続された２つの端子２ｅ，２ｆとを含んでいる。端子２ｅは、第２の本体３０２の外面（底面）において、第１の端子２ａと第２の端子２ｂとの間に配置されている。端子２ｆは、第２の本体３０２の外面（底面）において、第３の端子２ｃと第４の端子２ｄとの間に配置されている。端子２ｅ，２ｆは、グランドに接続される。

第２の比較例の電子部品３００におけるその他の構成は、本実施の形態に係る電子部品１００の構成と同様である。

第２の比較例では、第２の本体３０２の内部にグランド用導体層４３が設けられている。そのため、第２の比較例では、グランド用導体層４３が設けられていない場合に比べて、第２の本体３０２の平面形状（Ｚ方向から見た形状）が大きくなる。これにより、第２の本体３０２の製造コストが増加し、その結果、電子部品３００の製造コストも増加する。また、第２の比較例では、グランド用導体層４３が設けられていない場合に比べて、端子の数が多くなる。これによっても、第２の本体３０２の平面形状が大きくなり、電子部品３００の製造コストが増加する。

これに対し、本実施の形態では、第２の本体２の内部には、グランド用導体層が設けられていない。これにより本実施の形態によれば、小型化および低コスト化を実現することができる。

次に、本実施の形態に係る電子部品１００のアイソレーション特性について調べたシミュレーションの結果について説明する。始めに、シミュレーションで使用した実施例のモデルについて説明する。実施例のモデルは、本実施の形態に係る電子部品１００のモデルである。シミュレーションでは、実施例のモデルが分波器として動作するように、第１の回路部分４１、第２の回路部分４２、第３の回路部分１０、第４の回路部分２０および第５の回路部分３０を設計した。

図８は、実施例のモデルの回路構成を示す回路図である。実施例のモデルは、第１の回路部分４１、第２の回路部分４２、第３の回路部分１０、第４の回路部分２０および第５の回路部分３０に加えて、インダクタＬ４１とキャパシタＣ４１とを含んでいる。インダクタＬ４１の一端は、共通ポート１ａに接続されている。インダクタＬ４１の他端は、第５の回路部分３０とキャパシタＣ４１の一端に接続されている。

第１の回路部分４１は、４つの弾性波素子４１１，４１２，４１３，４１４を含んでいる。弾性波素子４１１，４１３の各一端は、第１の端子２ａに接続されている。弾性波素子４１１の他端は、弾性波素子４１２の一端に接続されている。弾性波素子４１３の他端は、弾性波素子４１４の一端に接続されている。弾性波素子４１２，４１４の各他端は、第２の端子２ｂに接続されている。

第２の回路部分４２は、４つの弾性波素子４２１，４２２，４２３，４２４を含んでいる。弾性波素子４２１，４２３の各一端は、第３の端子２ｃに接続されている。弾性波素子４２１の他端は、弾性波素子４２２の一端に接続されている。弾性波素子４２３の他端は、弾性波素子４２４の一端に接続されている。弾性波素子４２２，４２４の各他端は、第４の端子２ｄに接続されている。

第３の回路部分１０は、インダクタＬ１１，Ｌ１２，Ｌ１３，Ｌ１４，Ｌ１５，Ｌ１６と、キャパシタＣ１１，Ｃ１２，Ｃ１３，Ｃ１４とを含んでいる。インダクタＬ１１の一端は、キャパシタＣ４１の他端に接続されている。インダクタＬ１１の他端は、インダクタＬ１２の一端に接続されている。インダクタＬ１２の他端は、キャパシタＣ１１の一端に接続されている。キャパシタＣ１１の他端は、第２の本体２の第１の端子２ａに接続されている。

インダクタＬ１３の一端は、インダクタＬ１１とインダクタＬ１２の接続点に接続されている。インダクタＬ１３の他端は、キャパシタＣ１２の一端に接続されている。キャパシタＣ１２の他端は、グランドに接続されている。

インダクタＬ１４の一端は、キャパシタＣ１１の他端に接続されている。インダクタＬ１４の他端は、キャパシタＣ１３の一端に接続されている。キャパシタＣ１３の他端は、グランドに接続されている。

インダクタＬ１５の一端は、第２の本体２の第２の端子２ｂに接続されている。インダクタＬ１５の他端は、第１の信号ポート１ｂに接続されている。インダクタＬ１５とキャパシタＣ１４の各一端は、インダクタＬ１５の一端に接続されている。インダクタＬ１５とキャパシタＣ１４の各他端は、グランドに接続されている。

第４の回路部分２０は、インダクタＬ２１，Ｌ２２，Ｌ２３と、キャパシタＣ２１，Ｃ２２，Ｃ２３，Ｃ２４，Ｃ２５，Ｃ２６とを含んでいる。キャパシタＣ２１の一端は、キャパシタＣ４１の他端に接続されている。キャパシタＣ２１の他端は、第２の本体２の第３の端子２ｃに接続されている。インダクタＬ２１の一端は、キャパシタＣ２１の他端に接続されている。インダクタＬ２１の他端は、キャパシタＣ２２の一端に接続されている。キャパシタＣ２２の他端は、グランドに接続されている。

キャパシタＣ２３の一端は、第２の本体２の第４の端子２ｄに接続されている。キャパシタＣ２３の他端は、インダクタＬ２２の一端に接続されている。インダクタＬ２２の他端は、第２の信号ポート１ｃに接続されている。キャパシタＣ２４は、インダクタＬ２２に対して並列に接続されている。

インダクタＬ２３の一端は、キャパシタＣ２３の一端に接続されている。インダクタＬ２３の他端は、キャパシタＣ２５の一端に接続されている。キャパシタＣ２５の他端は、グランドに接続されている。

キャパシタＣ２６の一端は、インダクタＬ２２の他端に接続されている。キャパシタＣ２６の他端は、グランドに接続されている。

第５の回路部分３０は、インダクタＬ３１，Ｌ３２と、キャパシタＣ３１，Ｃ３２，Ｃ３３とを含んでいる。インダクタＬ３１の一端は、インダクタＬ４１の他端に接続されている。インダクタＬ３１の他端は、インダクタＬ３２の一端に接続されている。インダクタＬ３２の他端は、第３の信号ポート１ｄに接続されている。

キャパシタＣ３１は、インダクタＬ３２に対して並列に接続されている。キャパシタＣ３２の一端は、インダクタＬ３１とインダクタＬ３２の接続点に接続されている。キャパシタＣ３２の他端は、グランドに接続されている。キャパシタＣ３３の一端は、インダクタＬ３２の他端に接続されている。キャパシタＣ３３の他端は、グランドに接続されている。

図８に示した複数のインダクタと複数のキャパシタは、積層体５０の複数の誘電体層、複数の導体層および複数のスルーホールを用いて構成されている。

次に、シミュレーションで使用した第３の比較例のモデルについて説明する。第３の比較例のモデルは、実施例のモデルから、仕切り部８を除いたモデルである。従って、第３の比較例のモデルには、第１ないし第３のグランド用導体層８１～８３は設けられていない。

次に、シミュレーションの結果について説明する。シミュレーションでは、実施例のモデルと第３の比較例のモデルの各々について、第１のフィルタ４と第２のフィルタ５との間のアイソレーションの周波数特性、第１のフィルタ４の通過減衰特性および第２のフィルタ５の通過減衰特性を求めた。なお、シミュレーションにおけるアイソレーションの定義は、以下の通りである。第１の信号ポート１ｂに電力Ｐ１の高周波信号が入力された場合に、第２の信号ポート１ｃから出力される信号の電力をＰ２とする。アイソレーションＩは、以下の式（１）で定義される。

Ｉ＝１０ｌｏｇ（Ｐ２／Ｐ１） …（１）

図９は、アイソレーションの周波数特性を示す特性図である。図１０は、第１のフィルタ４の通過減衰特性を示す特性図である。図１１は、第２のフィルタ５の通過減衰特性を示す特性図である。図９ないし図１１において、横軸は周波数を示している。図９において、縦軸はアイソレーションを示している。図１０および図１１において、縦軸は減衰量を示している。また、図９ないし図１１において、符号５０１を付した曲線は、実施例のモデルの特性を示し、符号５０２を付した曲線は、第３の比較例のモデルの特性を示している。

図９に示したように、実施例のモデル（５０１）では、第３の比較例のモデル（５０２）に比べて、アイソレーションの絶対値が大きくなる。また、図１０に示したように、実施例のモデル（５０１）では、第３の比較例のモデル（５０２）に比べて、第１のフィルタ４の第１の通過帯域よりも高く且つ第２のフィルタ５の第２の通過帯域を含む周波数領域における減衰量の絶対値が大きくなる。また、図１１に示したように、実施例のモデル（５０１）では、第３の比較例のモデル（５０２）に比べて、第２のフィルタ５の第２の通過帯域よりも低く且つ第１のフィルタ４の第１の通過帯域を含む周波数領域における減衰量の絶対値が大きくなる。

シミュレーションの結果から、実施例のモデルでは、第１および第２のフィルタ４，５の各々において、通過帯域外の減衰量の絶対値を十分に大きくすることができることから、アイソレーションが十分に大きいことが分かる。シミュレーションの結果から理解されるように、本実施の形態によれば、第１ないし第３のグランド用導体層８１～８３によって、アイソレーションを十分に大きくすることができる。

次に、本実施の形態におけるその他の効果について説明する。本実施の形態では、第１ないし第３のグランド用導体層８１～８３は、第１の本体１の内部、すなわち積層体５０の内部に設けられている。これにより、本実施の形態によれば、グランド用導体層と第２の本体２の第１ないし第４の端子２ａ～２ｄとの短絡を防止することができると共に、第１の端子２ａと第３の端子２ｃとの間隔、および第２の端子２ｂと第４の端子２ｄとの間隔を小さくすることができる。

また、本実施の形態では、第１ないし第３のグランド用導体層８１～８３は、第２の面５０Ｂよりも第１の面５０Ａにより近い位置に配置されている。これにより、本実施の形態によれば、第１ないし第３のグランド用導体層８１～８３が第２の面５０Ｂにより近い位置に配置されている場合に比べて、より効果的にアイソレーションを大きくすることができる。

ところで、Ｚ方向に平行な方向におけるスルーホールの寸法が大きくなると、スルーホールに起因して積層体５０が変形するおそれがある。これに対し、本実施の形態では、複数の第１のスルーホール９１と複数の第２のスルーホール９２は、Ｚ方向から見たときに、互いに重ならないように配置されている。これにより、本実施の形態によれば、積層体５０が変形することを抑制することができる。

なお、本発明は、上記実施の形態に限定されず、種々の変更が可能である。例えば、本発明の電子部品は、２つのフィルタを備えたダイプレクサであってもよい。

１…第１の本体、１ａ…共通ポート、１ｂ…第１の信号ポート、１ｃ…第２の信号ポート、１ｄ…第３の信号ポート、２…第２の本体、２ａ…第１の端子、２ｂ…第２の端子、２ｃ…第３の端子、２ｄ…第４の端子、３…封止部、４…第１のフィルタ、５…第２のフィルタ、６…第３のフィルタ、７…はんだバンプ、８…仕切り部、１０…第３の回路部分、２０…第４の回路部分、３０…第５の回路部分、４１…第１の回路部分、４２…第２の回路部分、５０…積層体、５０Ａ…第１の面、５０Ｂ…第２の面、５０Ｃ～５０Ｆ…側面、８１…第１のグランド用導体層、８２…第２のグランド用導体層、８３…第３のグランド用導体層、９１…第１のスルーホール、９２…第２のスルーホール、１００…電子部品、１１１～１１９，１２１～１２４…端子。

本発明の一実施の形態に係る電子部品の構成を示すブロック図である。 本発明の一実施の形態に係る電子部品を示す斜視図である。 本発明の一実施の形態における第１の本体を示す斜視図である。 本発明の一実施の形態に係る電子部品を示す平面図である。 本発明の一実施の形態における複数のグランド用導体層と複数のスルーホールを示す説明図である。 第１の比較例の電子部品の構成を示すブロック図である。 第２の比較例の電子部品の構成を示すブロック図である。 シミュレーションで用いた実施例のモデルにおける回路構成を示す回路図である。 シミュレーションで求めたアイソレーションの周波数特性を示す特性図である。 シミュレーションで求めた第１のフィルタの通過減衰特性を示す特性図である。 シミュレーションで求めた第２のフィルタの通過減衰特性を示す特性図である。

第３のグランド用導体層８３は、グランド用導体層８４および複数のスルーホール９３を介して、グランドに接続される端子１１２，１１４，１１６，１１８，１１９のうちの少なくとも１つの端子に電気的に接続されている。第２のグランド用導体層８２は、複数の第２のスルーホール９２を介して、第３のグランド用導体層８３に電気的に接続されている。第１のグランド用導体層８１は、複数の第１のスルーホール９１を介して、第２のグランド用導体層８２に電気的に接続されている。従って、第１ないし第３のグランド用導体層８１～８３はいずれも、グランドに接続される。

インダクタＬ１５の一端は、第２の本体２の第２の端子２ｂに接続されている。インダクタＬ１５の他端は、第１の信号ポート１ｂに接続されている。インダクタＬ１６とキャパシタＣ１４の各一端は、インダクタＬ１５の一端に接続されている。インダクタＬ１６とキャパシタＣ１４の各他端は、グランドに接続されている。

Claims (12)

1. 積層された複数の誘電体層を含む第１の本体と、
   前記第１の本体に搭載された第２の本体とを備え、
   前記第２の本体は、それぞれ少なくとも１つの弾性波素子を用いて構成され且つ互いに電気的に分離された第１の回路部分および第２の回路部分を含み、
   前記第１の本体は、前記第１の本体と前記第２の本体が並ぶ方向に平行な第１の方向から見たときに、前記第１の回路部分と前記第２の回路部分との間に位置する少なくとも１つのグランド用導体層を含むことを特徴とする電子部品。
2. 前記第１の方向は、前記複数の誘電体層の積層方向に平行な一方向であることを特徴とする請求項１記載の電子部品。
3. 前記第２の本体は、前記第２の本体の外面に配置された第１の端子、第２の端子、第３の端子および第４の端子を有し、
   前記第１の回路部分は、回路構成上、前記第１の端子と前記第２の端子との間に設けられ、
   前記第２の回路部分は、回路構成上、前記第３の端子と前記第４の端子との間に設けられ、
   前記第１の端子と前記第３の端子は、前記第１の方向から見たときに、前記少なくとも１つのグランド用導体層を挟むように配置され、
   前記第２の端子と前記第４の端子は、前記第１の方向から見たときに、前記少なくとも１つのグランド用導体層を挟むように配置されていることを特徴とする請求項１または２記載の電子部品。
4. 前記少なくとも１つのグランド用導体層は、前記第１の方向から見たときに、前記第２の本体の外側にはみ出していることを特徴とする請求項１ないし３のいずれかに記載の電子部品。
5. 前記少なくとも１つのグランド用導体層は、前記第１の本体の内部に設けられていることを特徴とする請求項１ないし４のいずれかに記載の電子部品。
6. 前記第１の本体は、前記第２の本体が搭載される第１の面と、その反対側の第２の面とを有し、
   前記少なくとも１つのグランド用導体層は、前記第２の面よりも前記第１の面により近い位置に配置されていることを特徴とする請求項５記載の電子部品。
7. 前記少なくとも１つのグランド用導体層は、複数のグランド用導体層を含むことを特徴とする請求項１ないし６のいずれかに記載の電子部品。
8. 前記第１の本体は、更に、前記複数のグランド用導体層を互いに接続する複数のスルーホールを含むことを特徴とする請求項７記載の電子部品。
9. 前記複数のグランド用導体層は、前記第１の方向において互いに異なる位置に配置された第１のグランド用導体層、第２のグランド用導体層および第３のグランド用導体層を含み、
   前記複数のスルーホールは、前記第１のグランド用導体層と前記第２のグランド用導体層とを電気的に接続する複数の第１のスルーホールと、前記第２のグランド用導体層と前記第３のグランド用導体層とを電気的に接続する複数の第２のスルーホールとを含み、
   前記複数の第１のスルーホールと前記複数の第２のスルーホールは、前記第１の方向から見たときに、互いに重ならないように配置されていることを特徴とする請求項８記載の電子部品。
10. 前記第１の本体は、前記第１の方向から見たときに、前記少なくとも１つのグランド用導体層を挟むように配置された第３の回路部分および第４の回路部分を含むことを特徴とする請求項１ないし９のいずれかに記載の電子部品。
11. 前記第１の回路部分は、前記第３の回路部分に電気的に接続され、
    前記第２の回路部分は、前記第４の回路部分に電気的に接続されていることを特徴とする請求項１０記載の電子部品。
12. 前記第１の回路部分と前記第３の回路部分は、第１の通過帯域内の周波数の信号を選択的に通過させる第１のフィルタを構成し、
    前記第２の回路部分と前記第４の回路部分は、前記第１の通過帯域よりも高い第２の通過帯域内の周波数の信号を選択的に通過させる第２のフィルタを構成することを特徴とする請求項１１記載の電子部品。

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