JP2024059389A - 積層型電子部品 - Google Patents

Abstract

【課題】並列共振回路と直列共振回路との間の電磁界結合の影響を抑制しながら、小型化が可能な積層型電子部品を実現する。【解決手段】電子部品１は、複数の第１の導体と複数の第２の導体を含む積層体５０を備えている。複数の第１の導体は、第１の導体群Ｇ１を含んでいる。複数の第２の導体は、第１の導体群Ｇ１が配置された領域Ｒ１に隣接する領域Ｒ４に配置された第２の導体群Ｇ４を含んでいる。複数の第１の導体は、更に、第２の導体群Ｇ４が配置された領域Ｒ４に隣接すると共に第１の導体群Ｇ１が配置された領域Ｒ１との間に第２の導体群Ｇ４が配置された領域Ｒ４を挟む位置にある領域Ｒ３に配置された第３の導体群を含んでいる。第１の導体群Ｇ１は、並列共振回路２１Ａ，３１Ａを構成する。第２の導体群Ｇ４は、直列共振回路３２Ｂを構成する。第３の導体群Ｇ３は、他の並列共振回路４１Ａを構成する。【選択図】図１５

Description

本発明は、複数の並列共振回路と複数の直列共振回路とを備えた積層型電子部品に関する。

小型移動体通信機器では、システムおよび使用周波数帯域が異なる複数のアプリケーションで共通に使用されるアンテナを設け、このアンテナが送受信する複数の信号を、分波器を用いて分離する構成が広く用いられている。

一般的に、第１の周波数帯域内の周波数の第１の信号と、第１の周波数帯域よりも高い第２の周波数帯域内の周波数の第２の信号を分離する分波器は、共通ポートと、第１の信号ポートと、第２の信号ポートと、共通ポートから第１の信号ポートに至る第１の信号経路に設けられた第１のフィルタと、共通ポートから第２の信号ポートに至る第２の信号経路に設けられた第２のフィルタとを備えている。第１および第２のフィルタとしては、例えば、インダクタとキャパシタを用いて構成されたＬＣ並列共振器およびＬＣ直列共振器が用いられる。

近年、小型移動体通信機器の小型化、省スペース化が市場から要求されており、その通信機器に用いられる分波器の小型化も要求されている。分波器が小型化すると、共振器間の電磁界結合が強くなりすぎる場合がある。これにより、所望の特性を実現することができない場合があった。

特許文献１には、ＬＣ並列共振回路とＬＣ直列共振回路とを備えた高周波フィルタが開示されている。ＬＣ並列共振回路とＬＣ直列共振回路は、２つの入出力端子を結ぶ経路に設けられている。特許文献１には、ＬＣ並列共振回路のインダクタの磁束の方向とＬＣ直列共振回路のインダクタの磁束の方向を直交させることにより、ＬＣ並列共振回路のインダクタとＬＣ直列共振回路のインダクタが電磁界結合しないようにする技術が開示されている。

国際公開第２０１９／０６４９９０号

小型化に適した分波器としては、積層された複数の誘電体層と複数の導体層とを含む積層体を用いたものが知られている。特許文献１に開示された技術では、２つのインダクタの向きを変えて配置するためのスペースが必要になる。そのため、特許文献１に開示された技術を、積層体を用いて構成された分波器に適用した場合、積層体内に無駄なスペースが生じてしまうため、分波器の小型化が難しいという問題があった。

また、分波器が分波する信号の数が多くなるに従って、ＬＣ並列共振器の数とＬＣ直列共振器の数が多くなる。そのため、上記の問題は、トリプレクサやクアッドプレクサ等のマルチプレクサにおいて顕著になる。

上記の問題は、分波器に限らず、複数の並列共振回路と複数の直列共振回路を含む積層型電子部品全般に当てはまる。

本発明はかかる問題点に鑑みてなされたもので、その目的は、並列共振回路と直列共振回路との間の電磁界結合の影響を抑制しながら、小型化が可能な積層型電子部品を提供することにある。

本発明の積層型電子部品は、入力端子と、複数の出力端子と、複数の並列共振回路と、複数の直列共振回路と、積層された複数の誘電体層と、複数の第１の導体と、複数の第２の導体とを含む積層体とを備えている。複数の第１の導体は、複数の並列共振回路と複数の直列共振回路のうちの一方を構成する。複数の第２の導体は、複数の並列共振回路と複数の直列共振回路のうちの他方を構成する。複数の第１の導体は、第１の導体群を含んでいる。複数の第２の導体は、第１の導体群が配置された領域に隣接する領域に配置された第２の導体群を含んでいる。複数の第１の導体は、更に、第２の導体群が配置された領域に隣接すると共に第１の導体群が配置された領域との間に第２の導体群が配置された領域を挟む位置にある領域に配置された第３の導体群を含んでいる。

複数の出力端子は、第１の端子と第２の端子と第３の端子とを含んでいる。第１の導体群は、入力端子と第１の端子とを接続する経路に設けられた回路の少なくとも一部を構成する。第２の導体群は、入力端子と第２の端子とを接続する経路に設けられた回路の少なくとも一部を構成する。第３の導体群は、入力端子と第３の端子とを接続する経路に設けられた回路の少なくとも一部を構成する。

本発明の積層型電子部品では、第１の導体群と第２の導体群と第３の導体群が前述のように配置されている。これにより、本発明によれば、並列共振回路と直列共振回路との間の電磁界結合の影響を抑制しながら、積層型電子部品を小型化することができるという効果を奏する。

本発明の一実施の形態に係る積層型電子部品の構成を示すブロック図である。 本発明の一実施の形態に係る積層型電子部品の回路構成の一例を示す回路図である。 本発明の一実施の形態に係る積層型電子部品の外観を示す斜視図である。 本発明の一実施の形態に係る積層型電子部品の積層体における１層目ないし３層目の誘電体層のパターン形成面を示す説明図である。 本発明の一実施の形態に係る積層型電子部品の積層体における４層目ないし６層目の誘電体層のパターン形成面を示す説明図である。 本発明の一実施の形態に係る積層型電子部品の積層体における７層目ないし９層目の誘電体層のパターン形成面を示す説明図である。 本発明の一実施の形態に係る積層型電子部品の積層体における１０層目ないし１２層目の誘電体層のパターン形成面を示す説明図である。 本発明の一実施の形態に係る積層型電子部品の積層体における１３層目ないし１５層目の誘電体層のパターン形成面を示す説明図である。 本発明の一実施の形態に係る積層型電子部品の積層体における１６層目ないし１８層目の誘電体層のパターン形成面を示す説明図である。 本発明の一実施の形態に係る積層型電子部品の積層体における１９層目ないし２１層目の誘電体層のパターン形成面を示す説明図である。 本発明の一実施の形態に係る積層型電子部品の積層体における２２層目ないし２４層目の誘電体層のパターン形成面を示す説明図である。 本発明の一実施の形態に係る積層型電子部品の積層体における２５層目ないし２７層目の誘電体層のパターン形成面を示す説明図である。 本発明の一実施の形態に係る積層型電子部品の積層体における２８層目の誘電体層のパターン形成面を示す説明図である。 本発明の一実施の形態に係る積層型電子部品の積層体の内部を示す斜視図である。 本発明の一実施の形態に係る積層型電子部品の積層体の内部を示す平面図である。 本発明の一実施の形態に係る積層型電子部品における通過減衰特性の一例を示す特性図である。

以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図１を参照して、本発明の一実施の形態に係る積層型電子部品（以下、単に電子部品と記す。）１の構成の概略について説明する。図１は、電子部品１の構成を示すブロック図である。図１には、電子部品１の例として、分波器（クアッドプレクサ）を示している。

電子部品１は、入力ポート１０と、複数の出力ポートとを備えている。本実施の形態では、複数の出力ポートは、第１の出力ポート１１と、第２の出力ポート１２と、第３の出力ポート１３と、第４の出力ポート１４とを含んでいる。第１の出力ポート１１は、第１の通過帯域内の周波数の信号を選択的に通過させる。第２の出力ポート１２は、第２の通過帯域内の周波数の信号を選択的に通過させる。第３の出力ポート１３は、第３の通過帯域内の周波数の信号を選択的に通過させる。第４の出力ポート１４は、第４の通過帯域内の周波数の信号を選択的に通過させる。

第２の通過帯域は、第１の通過帯域よりも高い周波数帯域である。第４の通過帯域は、第３通過帯域よりも高い周波数帯域である。第３の通過帯域は、第２の通過帯域よりも高い周波数帯域であってもよい。あるいは、第４の通過帯域は、第１の通過帯域よりも低い周波数帯域であってもよい。この場合、第３の通過帯域も、第１の通過帯域よりも低い周波数帯域になる。以下の説明では、第３の通過帯域は、第２の通過帯域よりも高い周波数帯域であるものとする。

電子部品１は、更に、第１のダイプレクサ２０と、第２のダイプレクサ３０と、第３のダイプレクサ４０とを備えている。第１のダイプレクサ２０は、入力端２０ａと、２つの出力端２０ｂ，２０ｃとを有している。第１のダイプレクサ２０の入力端２０ａは、入力ポート１０に接続されている。

第２のダイプレクサ３０は、入力端３０ａと、２つの出力端３０ｂ，３０ｃとを有している。第２のダイプレクサ３０は、回路構成上、第１のダイプレクサ２０の出力端２０ｂと第１および第２の出力ポート１１，１２との間に設けられている。第２のダイプレクサ３０の入力端３０ａは、第１のダイプレクサ２０の出力端２０ｂに接続されている。第２のダイプレクサ３０の出力端３０ｂは、第１の出力ポート１１に直接接続されている。第２のダイプレクサ３０の出力端３０ｃは、第２の出力ポート１２に直接接続されている。

第３のダイプレクサ４０は、入力端４０ａと、２つの出力端４０ｂ，４０ｃとを有している。第３のダイプレクサ４０は、回路構成上、第１のダイプレクサ２０の出力端２０ｃと第３および第４の出力ポート１３，１４との間に設けられている。第３のダイプレクサ４０の入力端４０ａは、第１のダイプレクサ２０の出力端２０ｃに接続されている。第３のダイプレクサ４０の出力端４０ｂは、第３の出力ポート１３に直接接続されている。第３のダイプレクサ４０の出力端４０ｃは、第４の出力ポート１４に直接接続されている。

なお、本出願において、「回路構成上」という表現は、物理的な構成における配置ではなく、回路図上での配置を指すために用いている。

第１のダイプレクサ２０は、第２の通過帯域を含むが第３の通過帯域を含まない周波数帯域の信号が出力端２０ｂを選択的に通過し、且つ第３の通過帯域を含むが第２の通過帯域を含まない周波数帯域の信号が出力端２０ｃを選択的に通過するように構成されている。本実施の形態では特に、第１のダイプレクサ２０は、回路構成上入力端２０ａと出力端２０ｂとの間に設けられた第１のフィルタ２１と、回路構成上入力端２０ａと出力端２０ｃとの間に設けられた第２のフィルタ２２とを含んでいる。第１のフィルタ２１は、第１の通過帯域と第２の通過帯域を含むが第３の通過帯域を含まない周波数帯域の信号を選択的に通過させるフィルタである。第２のフィルタ２２は、第３の通過帯域と第４の通過帯域を含むが第２の通過帯域を含まない周波数帯域の信号を選択的に通過させるフィルタである。

第２のダイプレクサ３０は、第１の通過帯域内の周波数の信号が出力端３０ｂを選択的に通過し、且つ第２の通過帯域内の周波数の信号が出力端３０ｃを選択的に通過するように構成されている。本実施の形態では特に、第２のダイプレクサ３０は、回路構成上入力端３０ａと出力端３０ｂとの間に設けられた第３のフィルタ３１と、回路構成上入力端３０ａと出力端３０ｃとの間に設けられた第４のフィルタ３２とを含んでいる。第３のフィルタ３１は、第１の通過帯域内の周波数の信号を選択的に通過させるフィルタである。第４のフィルタ３２は、第２の通過帯域内の周波数の信号を選択的に通過させるフィルタである。

第３のダイプレクサ４０は、第３の通過帯域内の周波数の信号が出力端４０ｂを選択的に通過し、且つ第４の通過帯域内の周波数の信号が出力端４０ｃを選択的に通過するように構成されている。本実施の形態では特に、第３のダイプレクサ４０は、回路構成上入力端４０ａと出力端４０ｂとの間に設けられた第５のフィルタ４１と、回路構成上入力端４０ａと出力端４０ｃとの間に設けられた第６のフィルタ４２とを備えている。第５のフィルタ４１は、第３の通過帯域内の周波数の信号を選択的に通過させるフィルタである。第６のフィルタ４２は、第４の通過帯域内の周波数の信号を選択的に通過させるフィルタである。

電子部品１は、更に、入力ポート１０と第１の出力ポート１１とを接続する第１の経路Ｐ１と、入力ポート１０と第２の出力ポート１２とを接続する第２の経路Ｐ２と、入力ポート１０と第３の出力ポート１３とを接続する第３の経路Ｐ３と、入力ポート１０と第４の出力ポート１４とを接続する第４の経路Ｐ４とを備えている。第１および第２の経路Ｐ１，Ｐ２は、第１のダイプレクサ２０の入力端２０ａから第２のダイプレクサ３０の入力端３０ａまでは、同一の経路である。第３および第４の経路Ｐ３，Ｐ４は、第１のダイプレクサ２０の入力端２０ａから第３のダイプレクサ４０の入力端４０ａまでは、同一の経路である。

第１のフィルタ２１は、第１のダイプレクサ２０の入力端２０ａと出力端２０ｂとを接続する経路であって、第１および第２の経路Ｐ１，Ｐ２の各々の一部を構成する経路に設けられている。第２のフィルタ２２は、第１のダイプレクサ２０の入力端２０ａと出力端２０ｃとを接続する経路であって、第３および第４の経路Ｐ３，Ｐ４の各々の一部を構成する経路に設けられている。

第３および第４のフィルタ３１，３２は、第１のフィルタ２１の後段に設けられている。また、第１および第２の経路Ｐ１，Ｐ２は、第１のフィルタ２１の後段において分岐する。第３のフィルタ３１は、第１の経路Ｐ１に設けられている。第４のフィルタ３２は、第２の経路Ｐ２に設けられている。

第５および第６のフィルタ４１，４２は、第２のフィルタ２２の後段に設けられている。また、第３および第４の経路Ｐ３，Ｐ４は、第２のフィルタ２２の後段において分岐する。第５のフィルタ４１は、第３の経路Ｐ３に設けられている。第６のフィルタ４２は、第４の経路Ｐ４に設けられている。

入力ポート１０に入力された第１の通過帯域内の周波数の第１の信号は、第１の経路Ｐ１すなわち第１および第３のフィルタ２１，３１を選択的に通過して、第１の出力ポート１１から出力される。入力ポート１０に入力された第２の通過帯域内の周波数の第２の信号は、第２の経路Ｐ２すなわち第１および第４のフィルタ２１，３２を選択的に通過して、第２の出力ポート１２から出力される。入力ポート１０に入力された第３の通過帯域内の周波数の第３の信号は、第３の経路Ｐ３すなわち第２および第５のフィルタ２２，４１を選択的に通過して、第３の出力ポート１３から出力される。入力ポート１０に入力された第４の通過帯域内の周波数の第４の信号は、第４の経路Ｐ４すなわち第２および第６のフィルタ２２，４２を選択的に通過して、第４の出力ポート１４から出力される。このようにして、電子部品１は、第１ないし第４の信号を分離する。

次に、図２を参照して、電子部品１の回路構成の一例について説明する。図２は、電子部品１の回路構成の一例を示す回路図である。

始めに、第１のダイプレクサ２０の構成について説明する。第１のダイプレクサ２０の第１のフィルタ２１は、並列共振回路２１Ａを含んでいる。本実施の形態では特に、第１のフィルタ２１の全体が、並列共振回路２１Ａによって構成されている。

第１のダイプレクサ２０の第２のフィルタ２２は、直列共振回路２２Ｂを含んでいる。本実施の形態では特に、第２のフィルタ２２の全体が、直列共振回路２２Ｂによって構成されている。

並列共振回路は、特定の素子パラメータおよび特定の周波数において電流が最小になるように構成された共振回路である。並列共振回路では、信号経路（例えば、第１ないし第４の経路Ｐ１～Ｐ４）とグランドとの間に、キャパシタが設けられている。直列共振回路は、例えば、特定の素子パラメータおよび特定の周波数において電流が最大になるように構成された共振回路である。直列共振回路では、信号経路とグランドとの間に、キャパシタが設けられていない。

第１のフィルタ２１（並列共振回路２１Ａ）は、インダクタＬ２１，Ｌ２２と、キャパシタＣ２１，Ｃ２２とを含んでいる。インダクタＬ２１の一端は、第１のダイプレクサ２０の入力端２０ａに接続されている。インダクタＬ２２の一端は、インダクタＬ２１の他端に接続されている。インダクタＬ２２の他端は、第１のダイプレクサ２０の出力端２０ｂに接続されている。

キャパシタＣ２１の一端は、インダクタＬ２１，Ｌ２２の接続点に接続されている。キャパシタＣ２１の他端は、グランドに接続されている。キャパシタＣ２２は、インダクタＬ２２に対して並列に接続されている。

第２のフィルタ２２（直列共振回路２２Ｂ）は、インダクタＬ２３，Ｌ２４，Ｌ２５と、キャパシタＣ２３，Ｃ２４，Ｃ２５，Ｃ２６とを含んでいる。インダクタＬ２３の一端は、第１のダイプレクサ２０の入力端２０ａに接続されている。

キャパシタＣ２３の一端は、インダクタＬ２３の他端に接続されている。キャパシタＣ２４の一端は、キャパシタＣ２３の他端に接続されている。キャパシタＣ２５の一端は、キャパシタＣ２３の一端に接続されている。キャパシタＣ２５の他端とキャパシタＣ２６の一端は、キャパシタＣ２４の他端に接続されている。キャパシタＣ２６の他端は、第１のダイプレクサ２０の出力端２０ｃに接続されている。

インダクタＬ２４の一端は、キャパシタＣ２３とキャパシタＣ２４の接続点に接続されている。インダクタＬ２５の一端は、キャパシタＣ２４とキャパシタＣ２５の接続点に接続されている。インダクタＬ２４，Ｌ２５の各他端は、グランドに接続されている。

次に、第２のダイプレクサ３０の構成について説明する。第２のダイプレクサ３０の第３のフィルタ３１は、並列共振回路３１Ａを含んでいる。本実施の形態では特に、第３のフィルタ３１の全体が、並列共振回路３１Ａによって構成されている。

第２のダイプレクサ３０の第４のフィルタ３２は、直列共振回路３２Ｂを含んでいる。本実施の形態では特に、第４のフィルタ３２の全体が、直列共振回路３２Ｂによって構成されている。

第３のフィルタ３１（並列共振回路３１Ａ）は、インダクタＬ３１，Ｌ３２と、キャパシタＣ３１，Ｃ３２とを含んでいる。インダクタＬ３１の一端は、第２のダイプレクサ３０の入力端３０ａに接続されている。インダクタＬ３２の一端は、インダクタＬ３１の他端に接続されている。インダクタＬ３２の他端は、第２のダイプレクサ３０の出力端３０ｂに接続されている。

キャパシタＣ３１の一端は、インダクタＬ３１，Ｌ３２の接続点に接続されている。キャパシタＣ３１の他端は、グランドに接続されている。キャパシタＣ３２は、インダクタＬ３２に対して並列に接続されている。

第４のフィルタ３２（直列共振回路３２Ｂ）は、インダクタＬ３３，Ｌ３４と、キャパシタＣ３３，Ｃ３４，Ｃ３５とを含んでいる。インダクタＬ３３の一端は、第２のダイプレクサ３０の入力端３０ａに接続されている。

キャパシタＣ３３の一端は、インダクタＬ３３の他端に接続されている。キャパシタＣ３４の一端は、キャパシタＣ３３の他端に接続されている。キャパシタＣ３４の他端は、第２のダイプレクサ３０の出力端３０ｃに接続されている。キャパシタＣ３５の一端は、キャパシタＣ３３の一端に接続されている。キャパシタＣ３５の他端は、キャパシタＣ３４の他端に接続されている。

インダクタＬ３４の一端は、キャパシタＣ３３とキャパシタＣ３４の接続点に接続されている。インダクタＬ３４の他端は、グランドに接続されている。

次に、第３のダイプレクサ４０の構成について説明する。第３のダイプレクサ４０の第５のフィルタ４１は、並列共振回路４１Ａを含んでいる。本実施の形態では特に、第５のフィルタ４１の全体が、並列共振回路４１Ａによって構成されている。

第３のダイプレクサ４０の第６のフィルタ４２は、直列共振回路４２Ｂと、並列共振回路４２Ａとを含んでいる。直列共振回路４２Ｂと並列共振回路４２Ａは、回路構成上、第３のダイプレクサ４０の入力端４０ａ側からこの順に設けられている。

第５のフィルタ４１（並列共振回路４１Ａ）は、インダクタＬ４１，Ｌ４２と、キャパシタＣ４１，Ｃ４２とを含んでいる。インダクタＬ４１の一端は、第３のダイプレクサ４０の入力端４０ａに接続されている。インダクタＬ４２の一端は、インダクタＬ４１の他端に接続されている。インダクタＬ４２の他端は、第３のダイプレクサ４０の出力端４０ｂに接続されている。

キャパシタＣ４１の一端は、インダクタＬ４１，Ｌ４２の接続点に接続されている。キャパシタＣ４１の他端は、グランドに接続されている。キャパシタＣ４２は、インダクタＬ４２に対して並列に接続されている。

第６のフィルタ４２の直列共振回路４２Ｂは、インダクタＬ４３と、キャパシタＣ４３，Ｃ４４，Ｃ４５とを含んでいる。キャパシタＣ４３の一端は、第３のダイプレクサ４０の入力端４０ａに接続されている。キャパシタＣ４４の一端は、キャパシタＣ４３の他端に接続されている。キャパシタＣ４５の一端は、キャパシタＣ４３の一端に接続されている。キャパシタＣ４５の他端は、キャパシタＣ４４の他端に接続されている。

インダクタＬ４３の一端は、キャパシタＣ４３とキャパシタＣ４４の接続点に接続されている。インダクタＬ４３の他端は、グランドに接続されている。

第６のフィルタ４２の並列共振回路４２Ａは、インダクタＬ４４，Ｌ４５と、キャパシタＣ４６，Ｃ４７，Ｃ４８とを含んでいる。インダクタＬ４４の一端は、直列共振回路４２ＢのキャパシタＣ４４の他端に接続されている。インダクタＬ４４の他端は、第３のダイプレクサ４０の出力端４０ｃに接続されている。

キャパシタＣ４６の一端とキャパシタＣ４８の一端は、インダクタＬ４４の一端に接続されている。キャパシタＣ４７の一端とキャパシタＣ４８の他端は、インダクタＬ４４の他端に接続されている。

インダクタＬ４５の一端は、キャパシタＣ４６，Ｃ４７の各他端に接続されている。インダクタＬ４５の他端は、グランドに接続されている。

並列共振回路２１Ａは、第１のダイプレクサ２０の入力端２０ａと出力端２０ｂとを接続する経路であって、第１および第２の経路Ｐ１，Ｐ２の各々の一部を構成する経路に設けられている。直列共振回路２２Ｂは、第１のダイプレクサ２０の入力端２０ａと出力端２０ｃとを接続する経路であって、第３および第４の経路Ｐ３，Ｐ４の各々の一部を構成する経路に設けられている。

並列共振回路３１Ａおよび直列共振回路３２Ｂは、並列共振回路２１Ａの後段に設けられている。並列共振回路３１Ａは、第１の経路Ｐ１に設けられている。直列共振回路３２Ｂは、第２の経路Ｐ２に設けられている。

並列共振回路４１Ａおよび直列共振回路４２Ｂは、直列共振回路２２Ｂの後段に設けられている。並列共振回路４１Ａは、第３の経路Ｐ３に設けられている。直列共振回路４２Ｂは、第４の経路Ｐ４に設けられている。

並列共振回路４２Ａは、直列共振回路４２Ｂの後段に設けられている。また、並列共振回路４２Ａは、第４の経路Ｐ４に設けられている。

次に、図３を参照して、電子部品１のその他の構成について説明する。図３は、電子部品１の外観を示す斜視図である。

電子部品１は、更に、積層された複数の誘電体層と複数の導体とを含む積層体５０を備えている。積層体５０は、入力ポート１０、第１ないし第４の出力ポート１１～１４ならびに第１ないし第３のダイプレクサ２０，３０，４０を一体化するためのものである。第１ないし第３のダイプレクサ２０，３０，４０は、それぞれ複数の導体を用いて構成されている。

積層体５０は、複数の誘電体層の積層方向Ｔの両端に位置する底面５０Ａおよび上面５０Ｂと、底面５０Ａと上面５０Ｂを接続する４つの側面５０Ｃ～５０Ｆとを有している。側面５０Ｃ，５０Ｄは互いに反対側を向き、側面５０Ｅ，５０Ｆも互いに反対側を向いている。側面５０Ｃ～５０Ｆは、上面５０Ｂおよび底面５０Ａに対して垂直になっている。

ここで、図３に示したように、Ｘ方向、Ｙ方向、Ｚ方向を定義する。Ｘ方向、Ｙ方向、Ｚ方向は、互いに直交する。本実施の形態では、積層方向Ｔに平行な一方向を、Ｚ方向とする。また、Ｘ方向とは反対の方向を－Ｘ方向とし、Ｙ方向とは反対の方向を－Ｙ方向とし、Ｚ方向とは反対の方向を－Ｚ方向とする。また、「積層方向Ｔから見たとき」という表現は、Ｚ方向または－Ｚ方向に離れた位置から対象物を見ることを意味する。

図３に示したように、底面５０Ａは、積層体５０における－Ｚ方向の端に位置する。上面５０Ｂは、積層体５０におけるＺ方向の端に位置する。側面５０Ｃは、積層体５０における－Ｘ方向の端に位置する。側面５０Ｄは、積層体５０におけるＸ方向の端に位置する。側面５０Ｅは、積層体５０における－Ｙ方向の端に位置する。側面５０Ｆは、積層体５０におけるＹ方向の端に位置する。

電子部品１は、更に、入力端子１１１と、複数の出力端子とを備えている。複数の出力端子は、出力端子１１３，１１５，１１６，１１７を含んでいる。電子部品１は、更に、グランドに接続されるグランド端子１１２，１１４，１１８，１１９を備えている。入力端子１１１、出力端子１１３，１１５，１１６，１１７およびグランド端子１１２，１１４，１１８，１１９は、積層体５０の底面５０Ａに設けられている。

入力端子１１１は、底面５０Ａと側面５０Ｃと側面５０Ｅが交差する位置に存在する角部の近傍に配置されている。出力端子１１３は、底面５０Ａと側面５０Ｄと側面５０Ｅが交差する位置に存在する角部の近傍に配置されている。出力端子１１５は、底面５０Ａと側面５０Ｄと側面５０Ｆが交差する位置に存在する角部の近傍に配置されている。出力端子１１７は、底面５０Ａと側面５０Ｃと側面５０Ｆが交差する位置に存在する角部の近傍に配置されている。

グランド端子１１２は、入力端子１１１と出力端子１１３との間に配置されている。グランド端子１１４は、出力端子１１３と出力端子１１５との間に配置されている。出力端子１１６は、出力端子１１５と出力端子１１７との間に配置されている。グランド端子１１８は、入力端子１１１と出力端子１１７との間に配置されている。グランド端子１１９は、底面５０Ａの中央に配置されている。

入力端子１１１は入力ポート１０に対応し、出力端子１１３は第４の出力ポート１４に対応し、出力端子１１５は第３の出力ポート１３に対応し、出力端子１１６は第２の出力ポート１２に対応し、出力端子１１７は第１の出力ポート１１に対応している。従って、入力ポート１０ならびに第１ないし第４の出力ポート１１～１４は、積層体５０の底面５０Ａに設けられている。

次に、図４（ａ）ないし図１３を参照して、積層体５０を構成する複数の誘電体層および複数の導体の一例について説明する。この例では、積層体５０は、積層された２８層の誘電体層を有している。以下、この２８層の誘電体層を、下から順に１層目ないし２８層目の誘電体層と呼ぶ。また、１層目ないし２８層目の誘電体層を符号５１～７８で表す。

図４（ａ）ないし図１２（ｂ）において、複数の円は複数のスルーホールを表している。誘電体層５１～７６の各々には、複数のスルーホールが形成されている。複数のスルーホールは、それぞれ、スルーホール用の孔に導体ペーストを充填することによって形成される。複数のスルーホールの各々は、導体層または他のスルーホールに接続されている。

図４（ａ）は、１層目の誘電体層５１のパターン形成面を示している。誘電体層５１のパターン形成面には、入力端子１１１、出力端子１１３，１１５，１１６，１１７およびグランド端子１１２，１１４，１１８，１１９が形成されている。図４（ｂ）は、２層目の誘電体層５２のパターン形成面を示している。誘電体層５２のパターン形成面には、導体層５２１，５２２，５２３，５２４，５２５，５２６が形成されている。

図４（ｃ）は、３層目の誘電体層５３のパターン形成面を示している。誘電体層５３のパターン形成面には、導体層５３１，５３２，５３３，５３４，５３５，５３６，５３７，５３８，５３９が形成されている。導体層５３２は、導体層５３１に接続されている。導体層５３８は、導体層５３７に接続されている。

図５（ａ）は、４層目の誘電体層５４のパターン形成面を示している。誘電体層５４のパターン形成面には、導体層５４１，５４２，５４３，５４４，５４５，５４６が形成されている。図５（ｂ）は、５層目の誘電体層５５のパターン形成面を示している。誘電体層５５のパターン形成面には、導体層５５１，５５２，５５３，５５４，５５５が形成されている。図５（ｃ）は、６層目の誘電体層５６のパターン形成面を示している。誘電体層５６のパターン形成面には、導体層５６１，５６２が形成されている。

図６（ａ）は、７層目の誘電体層５７のパターン形成面を示している。誘電体層５７のパターン形成面には、導体層５７１が形成されている。図６（ｂ）は、８層目の誘電体層５８のパターン形成面を示している。誘電体層５８のパターン形成面には、導体層５８１，５８２，５８３，５８４，５８５，５８６が形成されている。図６（ｃ）は、９層目の誘電体層５９のパターン形成面を示している。誘電体層５９のパターン形成面には、導体層５９２，５９４，５９５，５９６が形成されている。

図７（ａ）は、１０層目の誘電体層６０のパターン形成面を示している。誘電体層６０のパターン形成面には、導体層６０２，６０４，６０５が形成されている。図７（ｂ）は、１１層目の誘電体層６１のパターン形成面を示している。誘電体層６１のパターン形成面には、導体層６１１，６１２，６１３，６１４，６１５が形成されている。図７（ｃ）は、１２層目の誘電体層６２のパターン形成面を示している。誘電体層６２のパターン形成面には、導体層６２１，６２２，６２３，６２４，６２５が形成されている。

図８（ａ）は、１３層目の誘電体層６３のパターン形成面を示している。誘電体層６３のパターン形成面には、導体層６３１，６３２，６３３，６３４が形成されている。図８（ｂ）は、１４層目の誘電体層６４のパターン形成面を示している。誘電体層６４のパターン形成面には、導体層６４１，６４２，６４３，６４４が形成されている。図８（ｃ）は、１５層目の誘電体層６５のパターン形成面を示している。誘電体層６５のパターン形成面には、導体層６５２，６５３が形成されている。

図９（ａ）は、１６層目の誘電体層６６のパターン形成面を示している。誘電体層６６のパターン形成面には、導体層６６２，６６３が形成されている。図９（ｂ）は、１７層目の誘電体層６７のパターン形成面を示している。誘電体層６７のパターン形成面には、導体層６７４，６７５が形成されている。図９（ｃ）は、１８層目の誘電体層６８のパターン形成面を示している。誘電体層６８のパターン形成面には、導体層６８４，６８５が形成されている。

図１０（ａ）は、１９層目の誘電体層６９のパターン形成面を示している。誘電体層６９のパターン形成面には、導体層６９２，６９３，６９４，６９５が形成されている。図１０（ｂ）は、２０層目の誘電体層７０のパターン形成面を示している。誘電体層７０のパターン形成面には、導体層７０２，７０３，７０４，７０５が形成されている。図１０（ｃ）は、２１層目の誘電体層７１のパターン形成面を示している。誘電体層７１のパターン形成面には、導体層７１１，７１２，７１３，７１４，７１５が形成されている。

図１１（ａ）は、２２層目の誘電体層７２のパターン形成面を示している。誘電体層７２のパターン形成面には、導体層７２１，７２２，７２３，７２４，７２５が形成されている。図１１（ｂ）は、２３層目の誘電体層７３のパターン形成面を示している。誘電体層７３のパターン形成面には、導体層７３１，７３２，７３３，７３４，７３５，７３６が形成されている。図１１（ｃ）は、２４層目の誘電体層７４のパターン形成面を示している。誘電体層７４のパターン形成面には、導体層７４１，７４２，７４３，７４４，７４５，７４６が形成されている。

図１２（ａ）は、２５層目の誘電体層７５のパターン形成面を示している。誘電体層７５のパターン形成面には、導体層７５１，７５２，７５３，７５４が形成されている。導体層７５４は、導体層７５２に接続されている。図１２（ｂ）は、２６層目の誘電体層７６のパターン形成面を示している。誘電体層７６のパターン形成面には、導体層７６１，７６２，７６３，７６４，７６５，７６６が形成されている。導体層７６４は、導体層７６３に接続されている。導体層７６６は、導体層７６４に接続されている。図１２（ｂ）では、２つの導体層の境界を点線で示している。図１２（ｃ）は、２７層目の誘電体層７７のパターン形成面を示している。誘電体層７７のパターン形成面には、導体層７７１，７７２，７７３が形成されている。導体層７７３は、導体層７７２に接続されている。

図１３は、２８層目の誘電体層７８のパターン形成面を示している。誘電体層７８のパターン形成面には、マーク７８１が形成されている。

図３に示した積層体５０は、１層目の誘電体層５１のパターン形成面が積層体５０の底面５０Ａになり、２８層目の誘電体層７８のパターン形成面とは反対側の面が積層体５０の上面５０Ｂになるように、１層目ないし２８層目の誘電体層５１～７８が積層されて構成される。

図４（ａ）ないし図１２（ｂ）に示した複数のスルーホールの各々は、１層目ないし２７層目の誘電体層５１～７７を積層したときに、積層方向Ｔにおいて重なる導体層または積層方向Ｔにおいて重なる他のスルーホールに接続されている。また、図４（ａ）ないし図１２（ｂ）に示した複数のスルーホールのうち、端子内または導体層内に位置するスルーホールは、その端子またはその導体層に接続されている。

図１４は、１層目ないし２８層目の誘電体層５１～７８が積層されて構成された積層体５０の内部を示している。図１４に示したように、積層体５０の内部では、図４（ａ）ないし図１２（ｃ）に示した複数の導体層と複数のスルーホールが積層されている。なお、図１４では、マーク７８１を省略している。

積層体５０は、例えば、誘電体層５１～７８の材料をセラミックとして、低温同時焼成法によって作製される。この場合には、まず、それぞれ後に誘電体層５１～７８になる複数のセラミックグリーンシートを作製する。各セラミックグリーンシートには、後に複数の導体層になる複数の焼成前導体層と、後に複数のスルーホールになる複数の焼成前スルーホールが形成されている。次に、複数のセラミックグリーンシートを積層して、グリーンシート積層体を作製する。次に、このグリーンシート積層体を切断して、焼成前積層体を作製する。次に、この焼成前積層体におけるセラミックと導体を低温同時焼成工程によって焼成して、積層体５０を完成させる。

以下、図２に示した電子部品１の回路の構成要素と、図４（ｂ）ないし図１２（ｃ）に示した積層体５０の内部の構成要素との対応関係について説明する。始めに、第１のフィルタ２１の並列共振回路２１Ａの構成要素について説明する。インダクタＬ２１は、導体層７１１，７２１，７３１，７４１によって構成されている。インダクタＬ２２は、導体層６１１，６２１，６３１，６４１によって構成されている。

キャパシタＣ２１は、導体層５３１，５４１と、これらの導体層の間の誘電体層５３とによって構成されている。キャパシタＣ２２は、導体層５４１，５５１と、これらの導体層の間の誘電体層５４とによって構成されている。

次に、第２のフィルタ２２の直列共振回路２２Ｂの構成要素について説明する。インダクタＬ２３は、導体層６９２，７０２，７１２，７２２，７３２，７４２によって構成されている。インダクタＬ２４は、導体層５９２，６０２，６１２，６２２，６３２，６４２，６５２，６６２によって構成されている。インダクタＬ２５は、導体層６１３，６２３，６３３，６４３，６５３，６６３によって構成されている。

キャパシタＣ２３は、導体層７６１，７７１と、これらの導体層の間の誘電体層７６とによって構成されている。キャパシタＣ２４は、導体層７６１，７７２と、これらの導体層の間の誘電体層７６とによって構成されている。キャパシタＣ２５は、導体層７６２，７７２と、これらの導体層の間の誘電体層７６とによって構成されている。キャパシタＣ２６は、導体層７６３，７７３と、これらの導体層の間の誘電体層７６とによって構成されている。

次に、第３のフィルタ３１の並列共振回路３１Ａの構成要素について説明する。インダクタＬ３１は、導体層６９３，７０３，７１３，７２３，７３３，７４３によって構成されている。インダクタＬ３２は、導体層５９４，６０４，６１４，６２４によって構成されている。

キャパシタＣ３１は、導体層５３２，５４２，５５２，５６１と、これらの導体層の間の誘電体層５３，５４，５５とによって構成されている。キャパシタＣ３２は、導体層５３３，５４２，５６１，５７１と、これらの導体層の間の誘電体層５３，５６とによって構成されている。

次に、第４のフィルタ３２の直列共振回路３２Ｂの構成要素について説明する。インダクタＬ３３は、導体層５９５，６０５，６１５，６２５によって構成されている。インダクタＬ３４は、導体層６７４，６８４，６９４，７０４，７１４，７２４，７３４，７４４によって構成されている。

キャパシタＣ３３は、導体層５５３，５６２と、これらの導体層の間の誘電体層５５とによって構成されている。キャパシタＣ３４は、導体層５３４，５４３，５５３と、これらの導体層の間の誘電体層５３，５４とによって構成されている。キャパシタＣ３５は、導体層５３５，５４３と、これらの導体層の間の誘電体層５３とによって構成されている。

次に、第５のフィルタ４１の並列共振回路４１Ａの構成要素について説明する。インダクタＬ４１は、導体層７１５，７２５，７３５，７４５によって構成されている。インダクタＬ４２は、導体層７３６，７４６と、導体層５５４と導体層７３６とを接続する直列に接続された複数のスルーホールと、導体層５４４と導体層７３６とを接続する直列に接続された複数のスルーホールとによって構成されている。

キャパシタＣ４１は、導体層５３６，５４４と、これらの導体層の間の誘電体層５３とによって構成されている。キャパシタＣ４２は、導体層５４４，５５４と、これらの導体層の間の誘電体層５４とによって構成されている。

次に、第６のフィルタ４２の直列共振回路４２Ｂの構成要素について説明する。インダクタＬ４３は、導体層６７５，６８５，６９５，７０５によって構成されている。

キャパシタＣ４３は、導体層７５２，７６４と、これらの導体層の間の誘電体層７５とによって構成されている。キャパシタＣ４４は、導体層７５３，７６４と、これらの導体層の間の誘電体層７５とによって構成されている。キャパシタＣ４５は、導体層７５４，７６５と、これらの導体層の間の誘電体層７５とによって構成されている。

次に、第６のフィルタ４２の並列共振回路４２Ａの構成要素について説明する。インダクタＬ４４は、導体層６３４，６４４と、導体層５８６と導体層６３４とを接続する直列に接続された複数のスルーホールと、導体層５４６と導体層６３４とを接続する直列に接続された複数のスルーホールとによって構成されている。インダクタＬ４５は、導体層５２５によって構成されている。

キャパシタＣ４６は、導体層５３７，５４５と、これらの導体層の間の誘電体層５３とによって構成されている。キャパシタＣ４７は、導体層５３８，５４６と、これらの導体層の間の誘電体層５３とによって構成されている。キャパシタＣ４８は、導体層５４６，５５５と、これらの導体層の間の誘電体層５４とによって構成されている。

次に、図２、図４（ａ）ないし図１５を参照して、本実施の形態に係る電子部品１の構造上の特徴について説明する。図１５は、積層体５０の内部を示す平面図である。

電子部品１は、複数の並列共振回路と、複数の直列共振回路とを備えている。本実施の形態では特に、複数の並列共振回路は、並列共振回路２１Ａ，３１Ａ，４１Ａ，４２Ａを含んでいる。複数の直列共振回路は、直列共振回路２２Ｂ，３２Ｂ，４２Ｂを含んでいる。

積層体５０は、複数の導体すなわち複数の導体層および複数のスルーホールを含んでいる。本実施の形態では、積層体５０は、複数の導体として、複数の第１の導体と複数の第２の導体とを含んでいる。複数の第１の導体は、複数の並列共振回路と複数の直列共振回路のうちの一方を構成する。複数の第２の導体は、複数の並列共振回路と複数の直列共振回路のうちの他方を構成する。以下、複数の第１の導体が複数の並列共振回路を構成し、複数の第２の導体が複数の直列共振回路を構成する場合を例にとって説明する。

図１５において、それぞれ破線で囲まれた４つの領域Ｒ１，Ｒ２，Ｒ３，Ｒ４は、複数の第１の導体と複数の第２の導体を所定のグループ毎に配置するための領域を示している。領域Ｒ１は、側面５０Ｃに沿った領域である。領域Ｒ２は、領域Ｒ１と側面５０Ｄとの間において側面５０Ｅに沿った領域である。領域Ｒ３は、領域Ｒ２と側面５０Ｆとの間に位置する。領域Ｒ４は、領域Ｒ１と領域Ｒ３との間且つ領域Ｒ３と側面５０Ｆとの間に位置する。また、領域Ｒ４は、領域Ｒ１に隣接している。領域Ｒ３は、領域Ｒ１との間に領域Ｒ４を挟む位置に配置されている。

複数の第１の導体は、第１の導体群Ｇ１を含んでいる。複数の第２の導体は、第１の導体群が配置された領域に隣接する領域に配置された第２の導体群Ｇ４を含んでいる。複数の第１の導体は、更に、第２の導体群が配置された領域に隣接すると共に第１の導体群Ｇ１が配置された領域との間に第２の導体群Ｇ４が配置された領域を挟む位置に配置された第３の導体群Ｇ３を含んでいる。本実施の形態では特に、第１の導体群Ｇ１は領域Ｒ１に配置され、第２の導体群Ｇ４は領域Ｒ４に配置され、第３の導体群Ｇ３は領域Ｒ３に配置されている。

第１の導体群Ｇ１は、第１の経路Ｐ１に設けられた回路の少なくとも一部を構成する。本実施の形態では特に、第１の導体群Ｇ１は、並列共振回路２１Ａ，３１Ａを構成する。第１の導体群は、導体層５３１，５３２，５３３，５４１，５４２，５５１，５５２，５６１，５７１，５９４，６０４，６１１，６１４，６２１，６２４，６３１，６４１，６９３，７０３，７１１，７１３，７２１，７２３，７３１，７３３，７４１，７４３と、これらの導体層に接続された複数のスルーホールとを含んでいる。

第２の導体群Ｇ４は、第２の経路Ｐ２に設けられた回路の少なくとも一部を構成する。本実施の形態では特に、第２の導体群は、直列共振回路３２Ｂを構成する。第２の導体群Ｇ４は、導体層５３４，５３５，５４３，５５３，５６２，５９５，６０５，６１５，６２５，６７４，６８４，６９４，７０４，７１４，７２４，７３４，７４４と、これらの導体層に接続された複数のスルーホールとを含んでいる。

第３の導体群Ｇ３は、第３の経路Ｐ３に設けられた回路の少なくとも一部を構成する。本実施の形態では特に、第３の導体群Ｇ３は、並列共振回路４１Ａを構成する。第３の導体群は、導体層５３６，５４４，５５４，７１５，７２５，７３５，７３６，７４５，７４６とこれらの導体層に接続された複数のスルーホールと、導体層５５４と導体層７３６とを接続する直列に接続された複数のスルーホールと、導体層５４４と導体層７３６とを接続する直列に接続された複数のスルーホールとを含んでいる。

また、複数の第１の導体の一部は、領域Ｒ１に配置されている。上記の複数の第１の導体の一部は、第１の導体群Ｇ１を含んでいる。本実施の形態では特に、上記の複数の第１の導体の一部は、第１の導体群Ｇ１そのものである。

複数の第２の導体の一部Ｇ２は、領域Ｒ２に配置されている。複数の第２の導体の一部Ｇ２は、第４の経路Ｐ４に設けられた回路の少なくとも一部を構成する。本実施の形態では特に、複数の第２の導体の一部Ｇ２は、直列共振回路２２Ｂ，４２Ｂを構成する。複数の第２の導体の一部Ｇ２は、導体層５９２，６０２，６１２，６１３，６２２，６２３，６３２，６３３，６４２，６４３，６５２，６５３，６６２，６６３，６７５，６８５，６９２，６９５，７０２，７０５，７１２，７２２，７３２，７４２，７５２～７５４，７６１～７６５，７７１～７７３と、これらの導体層に接続された複数のスルーホールとを含んでいる。

複数の第１の導体のうち、並列共振回路４２Ａを構成する複数の導体は、領域Ｒ２に配置されていてもよいし、領域Ｒ２と側面５０Ｄとの間の領域に配置されていてもよい。上記の複数の導体は、導体層５２５，５３７，５３８，５４５，５４６，５５５，６３４，６４４と、これらの導体層に接続された複数のスルーホールと、導体層５８６と導体層６３４とを接続する直列に接続された複数のスルーホールと、導体層５４６と導体層６３４とを接続する直列に接続された複数のスルーホールである。

次に、本実施の形態に係る電子部品１の特性の一例を示す。図１６は、電子部品１の通過減衰特性を示す特性図である。図１６において、横軸は周波数を示し、縦軸は減衰量を示している。図１６において、符号１０１は、入力ポート１０と第１の出力ポート１１との間の通過減衰特性を示している。符号１０２は、入力ポート１０と第２の出力ポート１２との間の通過減衰特性を示している。符号１０３は、入力ポート１０と第３の出力ポート１３との間の通過減衰特性を示している。符号１０４は、入力ポート１０と第４の出力ポート１４との間の通過減衰特性を示している。

次に、本実施の形態に係る電子部品１の作用および効果について説明する。本実施の形態では、領域Ｒ１に並列共振回路２１Ａ，３１Ａを構成する複数の導体が配置され、領域Ｒ４に直列共振回路３２Ｂを構成する複数の導体が配置され、領域Ｒ３に並列共振回路４１Ａを構成する複数の導体が配置されている。本実施の形態では、側面５０Ｄに沿って、並列共振回路と直列共振回路が交互に並んでいる。

ここで、２つの直列共振回路が隣接する場合を考える。この場合、２つの直列共振回路の一方に含まれるインダクタと、２つの直列共振回路の他方に含まれるインダクタは、比較的、電磁界結合しやすい。そのため、この場合には、電磁界結合の影響によって、所望の特性が得られないおそれがある。電磁界結合の影響を低減するためには、２つの直列共振回路の間隔を大きくする必要がある。しかし、そうすると、２つの直列共振回路を備えた電子部品の小型化が難しくなるという問題がある。この問題は、２つの並列共振回路が隣接する場合にも当てはまる。

これに対し、本実施の形態では、前述のように、並列共振回路と直列共振回路が交互に並んでいる。このように、異なる種類の共振回路が隣接する場合、同じ種類の共振回路が隣接する場合に比べて、電磁界結合の影響を低減することができると共に、２つの共振器間の間隔を小さくすることができる。これにより、本実施の形態によれば、２つの共振回路の間の電磁界結合の影響を抑制しながら、電子部品１を小型化することができる。

なお、本発明は、上記実施の形態に限定されず、種々の変更が可能である。例えば、複数の第１の導体が複数の直列共振回路を構成し、複数の第２の導体が複数の並列共振回路を構成してもよい。この場合、２つの直列共振回路の間に並列共振回路が配置されるように、並列共振回路と直列共振回路が交互に並んでいてもよい。

以上説明したように、本発明の積層型電子部品は、入力端子と、複数の出力端子と、複数の並列共振回路と、複数の直列共振回路と、積層された複数の誘電体層と、複数の第１の導体と、複数の第２の導体とを含む積層体とを備えている。複数の第１の導体は、複数の並列共振回路と複数の直列共振回路のうちの一方を構成する。複数の第２の導体は、複数の並列共振回路と複数の直列共振回路のうちの他方を構成する。複数の第１の導体は、第１の導体群を含んでいる。複数の第２の導体は、第１の導体群が配置された領域に隣接する領域に配置された第２の導体群を含んでいる。複数の第１の導体は、更に、第２の導体群が配置された領域に隣接すると共に第１の導体群が配置された領域との間に第２の導体群が配置された領域を挟む位置にある領域に配置された第３の導体群を含んでいる。

複数の出力端子は、第１の端子と第２の端子と第３の端子とを含んでいる。第１の導体群は、入力端子と第１の端子とを接続する経路に設けられた回路の少なくとも一部を構成する。第２の導体群は、入力端子と第２の端子とを接続する経路に設けられた回路の少なくとも一部を構成する。第３の導体群は、入力端子と第３の端子とを接続する経路に設けられた回路の少なくとも一部を構成する。

本発明の積層型電子部品において、積層体は、第１の側面と第２の側面とを有していてもよい。複数の第１の導体の一部は、第１の側面に沿った第１の領域に配置されていてもよい。複数の第２の導体の一部は、第２の側面に沿った第２の領域に配置されていてもよい。第１の領域に配置された複数の第１の導体の一部は、第１の導体群を含んでいてもよい。第２の導体群は、第１の領域に隣接する領域に配置されていてもよい。第３の導体群は、第２の領域に隣接する領域に配置されていてもよい。複数の出力端子は、更に、第４の端子を含んでいてもよい。第２の領域に配置された複数の第２の導体の一部は、入力端子と第４の端子とを接続する経路に設けられた回路の少なくとも一部を構成してもよい。

また、本発明の積層型電子部品において、複数の第１の導体は、複数の並列共振回路を構成してもよい。複数の第２の導体は、複数の直列共振回路を構成してもよい。

１…電子部品、１０…入力ポート、１１…第１の出力ポート、１２…第２の出力ポート、１３…第３の出力ポート、１４…第４の出力ポート、２０…第１のダイプレクサ、２１Ａ…並列共振回路、２２Ｂ…直列共振回路、３０…第３のダイプレクサ、３１Ａ…並列共振回路、３２Ｂ…直列共振回路、４０…第３のダイプレクサ、４１Ａ…並列共振回路、４２Ａ…並列共振回路、４２Ｂ…直列共振回路、５０…積層体、１１１…入力端子、１１２，１１４，１１８，１１９…グランド端子、１１３，１１５，１１６，１１７…出力端子、Ｒ１～Ｒ４…領域。

Claims (7)

1. 入力端子と、
   複数の出力端子と、
   複数の並列共振回路と、
   複数の直列共振回路と、
   積層された複数の誘電体層と、複数の第１の導体と、複数の第２の導体とを含む積層体とを備え、
   前記複数の第１の導体は、前記複数の並列共振回路と前記複数の直列共振回路のうちの一方を構成し、
   前記複数の第２の導体は、前記複数の並列共振回路と前記複数の直列共振回路のうちの他方を構成し、
   前記複数の第１の導体は、第１の導体群を含み、
   前記複数の第２の導体は、前記第１の導体群が配置された領域に隣接する領域に配置された第２の導体群を含み、
   前記複数の第１の導体は、更に、前記第２の導体群が配置された領域に隣接すると共に前記第１の導体群が配置された領域との間に前記第２の導体群が配置された領域を挟む位置にある領域に配置された第３の導体群を含み、
   前記複数の出力端子は、第１の端子と第２の端子と第３の端子とを含み、
   前記第１の導体群は、前記入力端子と前記第１の端子とを接続する経路に設けられた回路の少なくとも一部を構成し、
   前記第２の導体群は、前記入力端子と前記第２の端子とを接続する経路に設けられた回路の少なくとも一部を構成し、
   前記第３の導体群は、前記入力端子と前記第３の端子とを接続する経路に設けられた回路の少なくとも一部を構成することを特徴とする積層型電子部品。
2. 前記積層体は、第１の側面と第２の側面とを有し、
   前記複数の第１の導体の一部は、前記第１の側面に沿った第１の領域に配置され、
   前記複数の第２の導体の一部は、前記第２の側面に沿った第２の領域に配置されていることを特徴とする請求項１記載の積層型電子部品。
3. 前記第１の領域に配置された前記複数の第１の導体の前記一部は、前記第１の導体群を含むことを特徴とする請求項２記載の積層型電子部品。
4. 前記第２の導体群は、前記第１の領域に隣接する領域に配置されていることを特徴とする請求項２記載の積層型電子部品。
5. 前記第３の導体群は、前記第２の領域に隣接する領域に配置されていることを特徴とする請求項２記載の積層型電子部品。
6. 前記複数の出力端子は、更に、第４の端子を含み、
   前記第２の領域に配置された前記複数の第２の導体の前記一部は、前記入力端子と前記第４の端子とを接続する経路に設けられた回路の少なくとも一部を構成することを特徴とする請求項２記載の積層型電子部品。
7. 前記複数の第１の導体は、前記複数の並列共振回路を構成し、
   前記複数の第２の導体は、前記複数の直列共振回路を構成することを特徴とする請求項１ないし６のいずれかに記載の積層型電子部品。

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