JP2023104308A - 積層型バンドパスフィルタ - Google Patents

Abstract

【課題】２つのインダクタ間の電磁界結合を抑制して、所望の特性を実現する。【解決手段】バンドパスフィルタ１は、互いに電磁界結合するインダクタＬ２，Ｌ３と、インダクタＬ２に電気的に接続された端子１０５と、インダクタＬ３に電気的に接続された端子１０６と、インダクタＬ２，Ｌ３および端子１０５，１０６を一体化するための積層体１０とを備えている。端子１０５，１０６は、それぞれグランドに接続されると共に、積層体１０において互いに電気的に接続されていない。【選択図】図１

Description

本発明は、２つのインダクタを含む積層型バンドパスフィルタに関する。

通信装置に用いられるバンドパスフィルタの一つには、複数のインダクタを備えたバンドパスフィルタがある。複数のインダクタの各々は、例えば、分布定数線路によって構成されている。分布定数線路は、所定の線路長を有するように構成される。

特許文献１には、２つのコイルを備えた積層型バンドパスフィルタが記載されている。２つのコイルの各々は、積層体を構成する誘電体層に形成された複数のコイル電極によって形成されている。また、２つのコイルは、それぞれ、２つの外部端子電極すなわち２つのアース端子に電気的に接続されている。２つの外部端子電極は、積層体を構成する誘電体層に形成されたアース電極によって互いに電気的に接続されている。

特許文献２には、４つのＬＣ並列共振器を備えたバンドパスフィルタが記載されている。４つのＬＣ並列共振器の各々は、インダクタを含んでいる。インダクタは、積層体を構成する誘電体層に形成された線路導体パターンによって形成されている。４つのＬＣ並列共振器のいずれにおいても、インダクタを形成する線路導体パターンは、他の線路導体パターン、ビア導体パターンおよび接地導体パターンを介して、バンドパスフィルタの底面に形成された接地端子に電気的に接続されている。

特開平１１－２６１３６２号公報 国際公開第２０１９／０９７７７４号

近年、小型移動体通信機器の小型化、省スペース化が市場から要求されており、その通信機器に用いられるバンドパスフィルタの小型化も要求されている。バンドパスフィルタ２つのインダクタを含んでいる場合、バンドパスフィルタが小型化すると、２つのインダクタ間の電磁界結合が強くなりすぎる場合がある。これにより、所望の特性を実現することができない場合があった。

本発明はかかる問題点に鑑みてなされたもので、その目的は、２つのインダクタ間の電磁界結合を抑制して、所望の特性を実現できるようにした積層型バンドパスフィルタを提供することにある。

本発明の積層型バンドパスフィルタは、互いに電磁界結合する第１のインダクタおよび第２のインダクタと、第１のインダクタに電気的に接続された第１のグランド端子と、第２のインダクタに電気的に接続された第２のグランド端子と、第１のインダクタ、第２のインダクタ、第１のグランド端子および第２のグランド端子を一体化するための積層体とを備えている。第１のグランド端子と第２のグランド端子は、それぞれグランドに接続されると共に、積層体において互いに電気的に接続されていない。

本発明の積層型バンドパスフィルタにおいて、第１のインダクタは、第１のグランド端子に電気的に接続された第１の端部と、第１の端部とは反対側の第２の端部とを有していてもよい。第２のインダクタは、第２のグランド端子に電気的に接続された第３の端部と、第３の端部とは反対側の第４の端部とを有していてもよい。積層型バンドパスフィルタは、更に、第１のインダクタの第２の端部に電気的に接続され且つ積層体に一体化された第１のキャパシタと、第２のインダクタの第４の端部に電気的に接続され且つ積層体に一体化された第２のキャパシタとを備えていてもよい。

また、本発明の積層型バンドパスフィルタにおいて、第１のキャパシタは、回路構成上、第１のインダクタとグランドとの間に配置されていてもよい。第２のキャパシタは、回路構成上、第２のインダクタとグランドとの間に配置されていてもよい。第１のキャパシタは、グランドに電気的に接続された第１のキャパシタ用導体層を含んでいてもよい。第２のキャパシタは、グランドに電気的に接続された第２のキャパシタ用導体層を含んでいてもよい。第１のキャパシタ用導体層と第２のキャパシタ用導体層は、互いに接続されていてもよい。

本発明の積層型バンドパスフィルタは、更に、第１の入出力端子と、第２の入出力端子と、第３のインダクタと、第４のインダクタとを備えていてもよい。第１の入出力端子、第２の入出力端子、第３のインダクタおよび第４のインダクタは、積層体に一体化されていてもよい。第１のインダクタと第２のインダクタは、回路構成上、第１の入出力端子と第２の入出力端子との間に配置されていてもよい。第３のインダクタは、回路構成上、第１のインダクタと第１の入出力端子との間に配置されていてもよい。第４のインダクタは、回路構成上、第２のインダクタと第２の入出力端子との間に配置されていてもよい。

本発明の積層型バンドパスフィルタでは、第１のグランド端子と第２のグランド端子は、それぞれグランドに接続されると共に、積層体において互いに電気的に接続されていない。これにより、本発明によれば、第１のインダクタと第２のインダクタと間の電磁界結合を抑制して、所望の特性を実現できる積層型バンドパスフィルタを実現することができるという効果を奏する。

本発明の一実施の形態に係る積層型バンドパスフィルタの回路構成を示す回路図である。 本発明の一実施の形態に係る積層型バンドパスフィルタの外観を示す斜視図である。 本発明の一実施の形態に係る積層型バンドパスフィルタの積層体における１層目の誘電体層の端子形成面を示す説明図である。 本発明の一実施の形態に係る積層型バンドパスフィルタの積層体における１層目の誘電体層のパターン形成面を示す説明図である。 本発明の一実施の形態に係る積層型バンドパスフィルタの積層体における２層目の誘電体層のパターン形成面を示す説明図である。 本発明の一実施の形態に係る積層型バンドパスフィルタの積層体における３層目の誘電体層のパターン形成面を示す説明図である。 本発明の一実施の形態に係る積層型バンドパスフィルタの積層体における４層目の誘電体層のパターン形成面を示す説明図である。 本発明の一実施の形態に係る積層型バンドパスフィルタの積層体の内部を示す斜視図である。 図８に示した積層体の内部の一部を示す断面図である。 比較例の積層型バンドパスフィルタの回路構成を示す回路図である。 第１の実施例のモデルと比較例のモデルの各々の第１の入出力ポートの電圧定在波比の周波数特性を示す特性図である。 第１の実施例のモデルと比較例のモデルの各々の第２の入出力ポートの電圧定在波比の周波数特性を示す特性図である。 第１の実施例のモデルと比較例のモデルの各々の通過減衰特性を示す特性図である。 第１の変形例の積層型バンドパスフィルタの積層体における４層目の誘電体層のパターン形成面を示す説明図である。 第２の変形例の積層型バンドパスフィルタの積層体における４層目の誘電体層のパターン形成面を示す説明図である。 第１ないし第３の実施例のモデルの各々の第１の入出力ポートの電圧定在波比の周波数特性を示す特性図である。 第１ないし第３の実施例のモデルの各々の第２の入出力ポートの電圧定在波比の周波数特性を示す特性図である。 第１ないし第３の実施例のモデルの各々のバンドパスフィルタの挿入損失の周波数特性を示す特性図である。

以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、本発明の一実施の形態に係る積層型バンドパスフィルタ（以下、単にバンドパスフィルタと記す。）１の構成について説明する。本実施の形態に係るバンドパスフィルタ１は、少なくとも、互いに電磁界結合する第１のインダクタおよび第２のインダクタを備えている。

以下、図１を参照して、バンドパスフィルタ１の回路構成の一例について説明する。バンドパスフィルタ１は、第１の入出力ポート２と、第２の入出力ポート３と、インダクタＬ１，Ｌ２，Ｌ３，Ｌ４と、キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６，Ｃ７，Ｃ８とを備えている。

インダクタＬ１，Ｌ２，Ｌ３，Ｌ４は、回路構成上、第１の入出力ポート２と第２の入出力ポート３との間に設けられている。インダクタＬ１，Ｌ２，Ｌ３，Ｌ４は、回路構成上、第１の入出力ポート２側からこの順に配置されている。インダクタＬ１は、回路構成上、インダクタＬ２と第１の入出力ポート２との間に配置されている。インダクタＬ４は、回路構成上、インダクタＬ３と第２の入出力ポート３との間に配置されている。なお、本出願において、「回路構成上」という表現は、物理的な構成における配置ではなく、回路図上での配置を指すために用いている。

インダクタＬ１は、本発明における「第３のインダクタ」に対応する。インダクタＬ２は、本発明における「第１のインダクタ」に対応する。インダクタＬ３は、本発明における「第２のインダクタ」に対応する。インダクタＬ４は、本発明における「第４のインダクタ」に対応する。

インダクタＬ１～Ｌ４は、インダクタＬ１，Ｌ２が回路構成上隣接して互いに電磁界結合し、インダクタＬ２，Ｌ３が回路構成上隣接して互いに電磁界結合し、インダクタＬ３，Ｌ４が回路構成上隣接して互いに電磁界結合するように構成されている。

インダクタＬ１の一端は、第１の入出力ポート２に接続されている。インダクタＬ４の一端は、第２の入出力ポート３に接続されている。キャパシタＣ１は、インダクタＬ１の一端とグランドとの間に設けられている。キャパシタＣ２は、インダクタＬ２の一端とグランドとの間に設けられている。キャパシタＣ３は、インダクタＬ３の一端とグランドとの間に設けられている。キャパシタＣ４は、インダクタＬ４の一端とグランドとの間に設けられている。

キャパシタＣ５は、インダクタＬ１の一端とインダクタＬ２の一端との間に設けられている。キャパシタＣ６は、インダクタＬ３の一端とインダクタＬ４の一端との間に設けられている。キャパシタＣ７，Ｃ８は、第１の入出力ポート２と第２の入出力ポート３との間に設けられている。なお、本実施の形態では、インダクタＬ２の一端とインダクタＬ３の一端との間には、キャパシタは設けられていない。

インダクタＬ１の他端と、インダクタＬ２の他端は、互いに接続されている。インダクタＬ３の他端と、インダクタＬ４の他端は、互いに接続されている。なお、本実施の形態では、インダクタＬ２の他端と、インダクタＬ３の他端は、互いに接続されていない。

図２において、符号Ｌ５～Ｌ８は、それぞれ、インダクタＬ１～Ｌ４とグランドとの間に生じるインダクタンス成分を示している。インダクタンス成分Ｌ５～Ｌ８は、具体的には、インダクタＬ１～Ｌ４とバンドパスフィルタ１が搭載される基板のグランド電極とを接続する導体に生じるインダクタンス成分であってもよい。インダクタンス成分Ｌ５は、インダクタＬ１の他端とグランドとの間に生じる。インダクタンス成分Ｌ６は、インダクタＬ２の他端とグランドとの間に生じる。インダクタンス成分Ｌ７は、インダクタＬ３の他端とグランドとの間に生じる。インダクタンス成分Ｌ８は、インダクタＬ４の他端とグランドとの間に生じる。本実施の形態では特に、インダクタンス成分Ｌ６とインダクタンス成分Ｌ７は、互いに別個のインダクタンス成分である。

次に、図２を参照して、バンドパスフィルタ１のその他の構成について説明する。図２は、バンドパスフィルタ１の外観を示す斜視図である。

バンドパスフィルタ１は、更に、積層された複数の誘電体層と複数の導体を含む積層体１０を備えている。積層体１０は、第１の入出力ポート２、第２の入出力ポート３、インダクタＬ１～Ｌ４およびキャパシタＣ１～Ｃ８を一体化するためものである。

積層体１０は、複数の誘電体層の積層方向の両端に位置する底面１０Ａおよび上面１０Ｂと、底面１０Ａと上面１０Ｂを接続する４つの側面１０Ｃ～１０Ｆとを有している。側面１０Ｃ，１０Ｄは互いに反対側を向き、側面１０Ｅ，１０Ｆも互いに反対側を向いている。側面１０Ｃ～１０Ｆは、上面１０Ｂおよび底面１０Ａに対して垂直になっている。

ここで、図２に示したように、Ｘ方向、Ｙ方向、Ｚ方向を定義する。Ｘ方向、Ｙ方向、Ｚ方向は、互いに直交する。本実施の形態では、積層方向に平行な一方向を、Ｚ方向とする。また、Ｘ方向とは反対の方向を－Ｘ方向とし、Ｙ方向とは反対の方向を－Ｙ方向とし、Ｚ方向とは反対の方向を－Ｚ方向とする。

図２に示したように、底面１０Ａは、積層体１０における－Ｚ方向の端に位置する。上面１０Ｂは、積層体１０におけるＺ方向の端に位置する。側面１０Ｃは、積層体１０における－Ｘ方向の端に位置する。側面１０Ｄは、積層体１０におけるＸ方向の端に位置する。側面１０Ｅは、積層体１０における－Ｙ方向の端に位置する。側面１０Ｆは、積層体１０におけるＹ方向の端に位置する。

バンドパスフィルタ１は、更に、積層体１０に一体化された端子１０１，１０２，１０３，１０４，１０５，１０６，１０７を備えている。本実施の形態では特に、端子１０１～１０７は、積層体１０の底面１０Ａに設けられている。端子１０１，１０２，１０３は、側面１０Ｅよりも側面１０Ｆにより近い位置において、Ｘ方向にこの順に並んでいる。端子１０４，１０５，１０６，１０７は、側面１０Ｆよりも側面１０Ｅにより近い位置において、Ｘ方向にこの順に並んでいる。

端子１０１は第１の入出力ポート２に対応し、端子１０３は第２の入出力ポート３に対応している。端子１０１は、本発明における「第１の入出力端子」に対応する。端子１０３は、本発明における「第２の入出力端子」に対応する。

端子１０２，１０４，１０５，１０６，１０７の各々は、グランドに接続される。端子１０５は、本発明における「第１のグランド端子」に対応する。端子１０６は、本発明における「第２のグランド端子」に対応する。

次に、図３ないし図７を参照して、積層体１０を構成する複数の誘電体層および複数の導体の一例について説明する。この例では、複数の誘電体層は、１層目の誘電体層１１と、２層目の誘電体層１２と、３層目の誘電体層１３と、４層目の誘電体層１４と、図示しない１つ以上の誘電体層とを含んでいる。

図３は、誘電体層１１の端子形成面を示している。図４は、誘電体層１１のパターン形成面を示している。誘電体層１１の端子形成面と誘電体層１１のパターン形成面は、互いに反対側を向いている。図５は、誘電体層１２のパターン形成面を示している。図６は、誘電体層１３のパターン形成面を示している。図７は、誘電体層１４のパターン形成面を示している。誘電体層１２～１４の各々のパターン形成面は、誘電体層１１のパターン形成面と同じ方向に向いている。

図３に示したように、１層目の誘電体層１１の端子形成面には、端子１０１～１０７が形成されている。なお、図３では、端子１０１～１０７を、誘電体層１１のパターン形成面側から見た状態で示している。図４に示したように、１層目の誘電体層１１のパターン形成面には、導体層１１１，１１２，１１３，１１４，１１５，１１６，１１７，１１８，１１９が形成されている。

また、誘電体層１１には、スルーホール１１Ｔ１，１１Ｔ２，１１Ｔ３，１１Ｔ４，１１Ｔ５，１１Ｔ６，１１Ｔ７が形成されている。スルーホール１１Ｔ１は、端子１０１と導体層１１１とを接続している。スルーホール１１Ｔ２は、端子１０２と導体層１１２とを接続している。スルーホール１１Ｔ３は、端子１０３と導体層１１３とを接続している。スルーホール１１Ｔ４は、端子１０４と導体層１１４とを接続している。スルーホール１１Ｔ５は、端子１０５と導体層１１５とを接続している。スルーホール１１Ｔ６は、端子１０６と導体層１１６とを接続している。スルーホール１１Ｔ７は、端子１０７と導体層１１７とを接続している。

なお、図４には、便宜上、誘電体層１２に形成された複数のスルーホールを破線で示している。

図５に示したように、２層目の誘電体層１２のパターン形成面には、インダクタ用導体層１２１，１２２，１２３，１２４と、導体層１２５，１２６，１２７，１２８，１２９，１２１０，１２１１が形成されている。インダクタ用導体層１２１，１２２，１２３，１２４の各々は、互いに反対側に位置する第１端と第２端を有している。また、インダクタ用導体層１２１，１２４の各々は、それぞれ互いに異なる複数の方向に延在する複数の部分を含んでいる。インダクタ用導体層１２２，１２３の各々は、一方向に延在する部分を含んでいる。

また、誘電体層１２には、スルーホール１２Ｔ１，１２Ｔ２，１２Ｔ３，１２Ｔ４，１２Ｔ５，１２Ｔ６，１２Ｔ７，１２Ｔ８，１２Ｔ９，１２Ｔ１０，１２Ｔ１１，１２Ｔ１２，１２Ｔ１３が形成されている。スルーホール１２Ｔ１は、誘電体層１１に形成された導体層１１１と、導体層１２５とを接続している。スルーホール１２Ｔ２は、誘電体層１１に形成された導体層１１２と、導体層１２６とを接続している。スルーホール１２Ｔ３は、誘電体層１１に形成された導体層１１３と、導体層１２７とを接続している。

スルーホール１２Ｔ４は、誘電体層１１に形成された導体層１１４と、導体層１２１の第１端の近傍部分とを接続している。スルーホール１２Ｔ５は、誘電体層１１に形成された導体層１１５と、導体層１２２の第１端の近傍部分とを接続している。スルーホール１２Ｔ６は、誘電体層１１に形成された導体層１１６と、導体層１２３の第１端の近傍部分とを接続している。スルーホール１２Ｔ７は、誘電体層１１に形成された導体層１１７と、導体層１２４の第１端の近傍部分とを接続している。

スルーホール１２Ｔ８は、誘電体層１１に形成された導体層１１１と、導体層１２４の第２端の近傍部分とを接続している。スルーホール１２Ｔ９は、誘電体層１１に形成された導体層１１８と、導体層１２２の第２端の近傍部分とを接続している。スルーホール１２Ｔ１０は、誘電体層１１に形成された導体層１１９と、導体層１２３の第２端の近傍部分とを接続している。スルーホール１２Ｔ１１は、誘電体層１１に形成された導体層１１３と、導体層１２４の第２端の近傍部分とを接続している。

スルーホール１２Ｔ１２は、誘電体層１１に形成された導体層１１８と、導体層１２８とを接続している。スルーホール１２Ｔ１３は、誘電体層１１に形成された導体層１１９と、導体層１２１１とを接続している。

なお、図４には、便宜上、誘電体層１３に形成された複数のスルーホールを破線で示している。

図６に示したように、３層目の誘電体層１３のパターン形成面には、キャパシタ用導体層１３１，１３２，１３３，１３４，１３５，１３６，１３７，１３８，１３９，１３１０が形成されている。また、誘電体層１３には、スルーホール１３Ｔ１，１３Ｔ３，１３Ｔ４，１３Ｔ５，１３Ｔ６，１３Ｔ７，１３Ｔ８，１３Ｔ９，１３Ｔ１０，１３Ｔ１１，１３Ｔ１２，１３Ｔ１３，１３Ｔ１４，１３Ｔ１５，１３Ｔ１６，１３Ｔ１７，１３Ｔ２１，１３Ｔ２２が形成されている。

スルーホール１３Ｔ８は、誘電体層１２に形成された導体層１２１の第２端の近傍部分と、導体層１３１とを接続している。スルーホール１３Ｔ９は、誘電体層１２に形成された導体層１２２の第２端の近傍部分と、導体層１３２とを接続している。スルーホール１３Ｔ１０は、誘電体層１２に形成された導体層１２３の第２端の近傍部分と、導体層１３３とを接続している。スルーホール１３Ｔ１１は、誘電体層１２に形成された導体層１２４の第２端の近傍部分と、導体層１３４とを接続している。

スルーホール１３Ｔ１２は、誘電体層１２に形成された導体層１２８と、導体層１３５とを接続している。スルーホール１３Ｔ１３は、誘電体層１２に形成された導体層１２９と、導体層１３６とを接続している。スルーホール１３Ｔ１４は、誘電体層１２に形成された導体層１２９と、導体層１３７とを接続している。スルーホール１３Ｔ１５は、誘電体層１２に形成された導体層１２１０と、導体層１３８とを接続している。スルーホール１３Ｔ１６は、誘電体層１２に形成された導体層１２１０と、導体層１３９とを接続している。スルーホール１３Ｔ１７は、誘電体層１２に形成された導体層１２１１と、導体層１３１０とを接続している。

図７に示したように、４層目の誘電体層１４のパターン形成面には、キャパシタ用導体層１４１，１４２，１４３，１４４，１４５，１４６，１４７が形成されている。導体層１４２，１４３は、互いに接続されている。また、誘電体層１４には、スルーホール１４Ｔ１，１４Ｔ３，１４Ｔ４，１４Ｔ５，１４Ｔ６，１４Ｔ７，１４Ｔ２１，１４Ｔ２２が形成されている。図６に示したスルーホール１３Ｔ１，１３Ｔ３～１３Ｔ７，１３Ｔ２１，１３Ｔ２２は、それぞれ、スルーホール１４Ｔ１，１４Ｔ３～１４Ｔ７，１４Ｔ２１，１４Ｔ２２に接続されている。

スルーホール１３Ｔ１，１４Ｔ１は、誘電体層１２に形成された導体層１２５と、導体層１４５とを接続している。スルーホール１３Ｔ３，１４Ｔ３は、誘電体層１２に形成された導体層１２７と、導体層１４７とを接続している。スルーホール１３Ｔ４，１４Ｔ４は、誘電体層１２に形成された導体層１２１の第１端の近傍部分と、導体層１４１とを接続している。スルーホール１３Ｔ５，１４Ｔ５は、誘電体層１２に形成された導体層１２２の第１端の近傍部分と、導体層１４１とを接続している。スルーホール１３Ｔ６，１４Ｔ６は、誘電体層１２に形成された導体層１２３の第１端の近傍部分と、導体層１４４とを接続している。スルーホール１３Ｔ７，１４Ｔ７は、誘電体層１２に形成された導体層１２４の第１端の近傍部分と、導体層１４４とを接続している。

スルーホール１３Ｔ２１，１４Ｔ２１は、図５に示した導体層１２６と、導体層１４２とを接続している。スルーホール１３Ｔ２２，１４Ｔ２２は、図５に示した導体層１２６と、導体層１４３とを接続している。

図２に示した積層体１０は、１層目の誘電体層１１の端子形成面が積層体１０の底面１０Ａになるように、１層目ないし４層目の誘電体層１１～１４と図示しない１つ以上の誘電体層が積層されて構成される。図８は、積層体１０の内部を示している。図９は、積層体１０の内部の一部を示している。図８および図９に示したように、積層体１０の内部では、図３ないし図７に示した複数の導体層と複数のスルーホール（導体）が積層されている。

以下、図１に示したバンドパスフィルタ１の回路の構成要素と、図３ないし図７に示した積層体１０の内部の構成要素との対応関係について説明する。インダクタＬ１は、図５に示したインダクタ用導体層１２１によって構成されている。インダクタＬ２は、図５に示したインダクタ用導体層１２２によって構成されている。インダクタＬ３は、図５に示したインダクタ用導体層１２３によって構成されている。インダクタＬ４は、図５に示したインダクタ用導体層１２４によって構成されている。

キャパシタＣ１は、図６に示したキャパシタ用導体層１３１と、図７に示したキャパシタ用導体層１４１と、これらの導体層の間の誘電体層１４とによって構成されている。キャパシタＣ２は、図６に示したキャパシタ用導体層１３２と、図７に示したキャパシタ用導体層１４２と、これらの導体層の間の誘電体層１４とによって構成されている。キャパシタＣ３は、図６に示したキャパシタ用導体層１３３と、図７に示したキャパシタ用導体層１４３と、これらの導体層の間の誘電体層１４とによって構成されている。キャパシタＣ４は、図６に示したキャパシタ用導体層１３４と、図７に示したキャパシタ用導体層１４４と、これらの導体層の間の誘電体層１４とによって構成されている。

キャパシタＣ５は、図６に示したキャパシタ用導体層１３５と、図７に示したキャパシタ用導体層１４５と、これらの導体層の間の誘電体層１４とによって構成されている。キャパシタＣ６は、図６に示したキャパシタ用導体層１３１０と、図７に示したキャパシタ用導体層１４７と、これらの導体層の間の誘電体層１４とによって構成されている。

キャパシタＣ７は、図６に示したキャパシタ用導体層１３６，１３７と、図７に示したキャパシタ用導体層１４５，１４６と、これらの導体層の間の誘電体層１４とによって構成されている。キャパシタＣ８は、図６に示したキャパシタ用導体層１３８，１３９と、図７に示したキャパシタ用導体層１４６，１４７と、これらの導体層の間の誘電体層１４とによって構成されている。

次に、本実施の形態に係るバンドパスフィルタ１の構造上の特徴について説明する。端子１０５，１０６は、それぞれグランド（基板のグランド電極）に接続される。端子１０５は、スルーホール１１Ｔ５、導体層１１５およびスルーホール１２Ｔ５を介して、インダクタＬ２を構成するインダクタ用導体層１２２の第１端の近傍部分に接続されている。端子１０６は、スルーホール１１Ｔ６、導体層１１６およびスルーホール１２Ｔ６を介して、インダクタＬ３を構成するインダクタ用導体層１２３の第１端の近傍部分に接続されている。

また、端子１０５と端子１０６は、積層体１０内において互いに電気的に接続されていない。また、インダクタ用導体層１２２とインダクタ用導体層１２３も、積層体１０内において互いに電気的に接続されていない。すなわち、インダクタ用導体層１２２とインダクタ用導体層１２３は、他の１つ以上の導体層および１つ以上のスルーホールを介して、互いに接続されていない。

次に、本実施の形態に係るバンドパスフィルタ１の構造上の特徴について説明する。インダクタＬ２の一端は、本発明における「第１の端部」に対応する。インダクタＬ２の他端（インダクタＬ２の一端とは反対側の端部）は、本発明における「第２の端部」に対応する。インダクタＬ３の一端は、本発明における「第３の端部」に対応する。インダクタＬ３の他端（インダクタＬ３の一端とは反対側の端部）は、本発明における「第４の端部」に対応する。

インダクタＬ２の一端（第１の端部）は、グランドに接続される端子１０５に電気的に接続されている。インダクタＬ３の一端（第４の端部）は、グランドに接続される端子１０６に電気的に接続されている。端子１０５と端子１０６は、積層体１０内において互いに電気的に接続されていない。

キャパシタＣ２は、インダクタＬ２の他端（第２の端部）に電気的に接続されている。キャパシタＣ３は、インダクタＬ３の他端（第４の端部）に電気的に接続されている。

次に、本実施の形態に係るバンドパスフィルタ１の作用および効果について説明する。インダクタＬ２とインダクタＬ３との間の電磁界結合は、インダクタＬ２とインダクタＬ３との間隔が小さくなるに従って強くなる。そのため、積層体１０が小型化すると、インダクタＬ２とインダクタＬ３との間の電磁界結合が強くなりすぎる場合がある。これにより、バンドパスフィルタ１の通過帯域が、要求される仕様よりも広くなる場合があった。

これに対し、本実施の形態では、端子１０５と端子１０６は、積層体１０内において互いに電気的に接続されていない。これにより、本実施の形態によれば、積層体１０内においてインダクタＬ２，Ｌ３が互いに電気的に接続されている場合に比べて、インダクタＬ２と、端子１０６に電気的に接続されたインダクタＬ３との間の電磁界結合を抑制することができる。その結果、本実施の形態によれば、所望の特性を実現することができる。なお、積層体１０内においてインダクタＬ２，Ｌ３が互いに電気的に接続されている場合には、インダクタＬ２，Ｌ３が１つ以上の導体層および１つ以上のスルーホールを介して互いに接続される場合に限らず、インダクタＬ２，Ｌ３が１つの端子に電気的に接続されている場合も含まれる。

また、積層体１０が小型化すると、インダクタＬ２，Ｌ３の各々の長さが短くなり、インダクタＬ２，Ｌ３の各々のインダクタンスが所望の値よりも小さくなる場合がある。これに対し、本実施の形態では、インダクタＬ２とグランドとの間にインダクタンス成分Ｌ６が生じ、インダクタＬ３とグランドとの間にインダクタンス成分Ｌ７が生じる。インダクタンス成分Ｌ６とインダクタンス成分Ｌ７は、互いに別個のインダクタンス成分である。これにより、本実施の形態によれば、実質的にインダクタＬ２，Ｌ３の各々のインダクタンスを大きくすることができる。

以下、第１のシミュレーションの結果を参照して、本実施の形態に効果について説明する。第１のシミュレーションでは、本実施の形態に係るバンドパスフィルタ１に対応する第１の実施例のモデルと、比較例のバンドパスフィルタ２０１のモデルを用いた。

図１０は、比較例のバンドパスフィルタ２０１の回路構成を示す回路図である。比較例のバンドパスフィルタ２０１は、本実施の形態に係るバンドパスフィルタ１と同様に、インダクタＬ１～Ｌ４と、キャパシタＣ１～Ｃ８と、積層体１０（図２参照）と、端子１０１～１０４，１０７（図２参照）とを備えている。また、比較例のバンドパスフィルタ２０１は、本実施の形態における端子１０５，１０６（図２参照）の代わりに、グランドに接続される１つの端子を備えている。インダクタＬ２，Ｌ３は、この１つの端子に電気的に接続されている。比較例のバンドパスフィルタ２０１では、インダクタＬ２とインダクタＬ３は、積層体１０内において互いに電気的に接続されている。比較例のバンドパスフィルタ２０１のその他の構成は、本実施の形態に係るバンドパスフィルタ１の構成と同じである。

比較例のバンドパスフィルタ２０１では、本実施の形態におけるインダクタンス成分Ｌ６，Ｌ７（図１参照）の代わりに、インダクタンス成分Ｌ９が生じる。インダクタンス成分Ｌ９は、インダクタＬ２，Ｌ３とグランドとの間に生じる。

第１のシミュレーションでは、第１の実施例のモデルと比較例のモデルの各々について、第１の入出力ポート２（端子１０１）の電圧定在波比の周波数特性と、第２の入出力ポート３（端子１０３）の電圧定在波比の周波数特性と、第１の入出力ポート２（端子１０１）と第２の入出力ポート３（端子１０３）の間の通過減衰特性を求めた。

図１２は、第１の入出力ポート２の電圧定在波比の周波数特性を示す特性図である。図１３は、第２の入出力ポート３の電圧定在波比の周波数特性を示す特性図である。図１４は、通過減衰特性を示す特性図である。図１２ないし図１４において、横軸は周波数を示している。図１２および図１３において、縦軸は、電圧定在波比（ＶＳＷＲ）を示している。図１４において、縦軸は、減衰量を示している。また、図１２ないし図１４において、実線は、第１の実施例のモデルの特性を示し、破線は、比較例のモデルの特性を示している。図１２ないし図１４から、第１の実施例のモデルでは、比較例のモデルに比べて、通過帯域が狭くなることが分かる。

第１のシミュレーションの結果から理解されるように、本実施の形態によれば、比較的狭い通過帯域が要求される場合に、インダクタＬ２とインダクタＬ３との間の電磁界結合を抑制して、要求される仕様に適合させることができる。

［変形例］
次に、本実施の形態に係るバンドパスフィルタ１の第１および第２の変形例について説明する。始めに、第１の変形例について説明する。第１の変形例では、積層体１０は、図７に示した誘電体層１４の代わりに、誘電体層２１４を含んでいる。図１４は、誘電体層２１４のパターン形成面を示す説明図である。誘電体層２１４のパターン形成面には、誘電体層１４と同様に、キャパシタ用導体層１４１，１４２，１４３，１４４，１４５，１４６，１４７が形成されている。なお、図１４には、便宜上、誘電体層１３（図６参照）のパターン形成面に形成されたキャパシタ用導体層１３２，１３３も示している。

第１の変形例では、導体層１４２のうち導体層１３２に対向する部分の位置と、導体層１４３のうち導体層１３３に対向する部分の位置は、それぞれ、図７に示した位置と同じである。ただし、第１の変形例では、導体層１４２と導体層１４３との間の間隙が、図７に示した導体層１４２と導体層１４３との間の間隙よりも小さくなっている。

次に、第２の変形例について説明する。第２の変形例では、積層体１０は、図７に示した誘電体層１４の代わりに、誘電体層３１４を含んでいる。図１５は、誘電体層３１４のパターン形成面を示す説明図である。誘電体層３１４のパターン形成面には、誘電体層１４と同様に、キャパシタ用導体層１４１，１４２，１４３，１４４，１４５，１４６，１４７が形成されている。なお、図１５には、便宜上、誘電体層１３（図６参照）のパターン形成面に形成されたキャパシタ用導体層１３２，１３３も示している。

第２の変形例では、導体層１３２と導体層１３３との間隔が、図７に示した導体層１３２と導体層１３３との間隔よりも小さくなっている。また、第２の変形例では、導体層１４２のうち導体層１３２に対向する部分と、導体層１４３のうち導体層１３３に対向する部分との間隔も、図７に示した上記２つの部分の間隔よりも小さくなっている。

次に、第２のシミュレーションの結果を参照して、第１および第２の変形例の作用および効果について説明する。第２のシミュレーションでは、第１のシミュレーションで用いた第１の実施例のモデルと、バンドパスフィルタ１の第１の変形例に対応する第２の実施例のモデルと、バンドパスフィルタ１の第２の変形例に対応する第３の実施例のモデルを用いた。第２のシミュレーションでは、第１ないし第３の実施例のモデルの各々について、第１の入出力ポート２（端子１０１）の電圧定在波比の周波数特性と、第２の入出力ポート３（端子１０３）の電圧定在波比の周波数特性と、バンドパスフィルタ１の挿入損失の周波数特性を求めた。

図１６は、第１の入出力ポート２の電圧定在波比の周波数特性を示す特性図である。図１７は、第２の入出力ポート３の電圧定在波比の周波数特性を示す特性図である。図１８は、バンドパスフィルタ１の挿入損失の周波数特性を示す特性図である。図１６ないし図１８において、横軸は周波数を示している。図１６および図１７において、縦軸は、電圧定在波比（ＶＳＷＲ）を示している。図１８において、縦軸は、挿入損失を示している。また、図１６ないし図１８において、符号９１は、第１の実施例のモデルの特性を示し、符号９２は、第２の実施例のモデルの特性を示し、符号９３は、第３の実施例のモデルの特性を示している。図１６ないし図１８から、第２の実施例のモデルでは、第１の実施例のモデルに比べて通過帯域が広くなり、第３の実施例のモデルでは、第１の実施例のモデルに比べて通過帯域が狭くなることが分かる。従って、第１の変形例では、図１ないし図９に示したバンドパスフィルタ１に比べて、インダクタＬ２とインダクタＬ３との間の電磁界結合が強くなる。また、第２の変形例では、図１ないし図９に示したバンドパスフィルタ１に比べて、インダクタＬ２とインダクタＬ３との間の電磁界結合が弱くなる。

第２のシミュレーションの結果から理解されるように、キャパシタ用導体層１３２，１３３およびキャパシタ用導体層１４２，１４３の形状および配置によって、バンドパスフィルタ１の特性（通過帯域）を調整することが可能である。

なお、本発明は、上記実施の形態に限定されず、種々の変更が可能である。例えば、本発明のバンドパスフィルタは、インダクタＬ１～Ｌ４の代わりに、２つ、３つまたは５つ以上のインダクタを含んでいてもよい。

１…バンドパスフィルタ、２…第１の入出力ポート、３…第２の入出力ポート、１０…積層体、１１～１４…誘電体層、Ｃ１～Ｃ８…キャパシタ、Ｌ１～Ｌ４…インダクタ。

図１において、符号Ｌ５～Ｌ８は、それぞれ、インダクタＬ１～Ｌ４とグランドとの間に生じるインダクタンス成分を示している。インダクタンス成分Ｌ５～Ｌ８は、具体的には、インダクタＬ１～Ｌ４とバンドパスフィルタ１が搭載される基板のグランド電極とを接続する導体に生じるインダクタンス成分であってもよい。インダクタンス成分Ｌ５は、インダクタＬ１の他端とグランドとの間に生じる。インダクタンス成分Ｌ６は、インダクタＬ２の他端とグランドとの間に生じる。インダクタンス成分Ｌ７は、インダクタＬ３の他端とグランドとの間に生じる。インダクタンス成分Ｌ８は、インダクタＬ４の他端とグランドとの間に生じる。本実施の形態では特に、インダクタンス成分Ｌ６とインダクタンス成分Ｌ７は、互いに別個のインダクタンス成分である。

スルーホール１２Ｔ８は、誘電体層１１に形成された導体層１１１と、導体層１２１の第２端の近傍部分とを接続している。スルーホール１２Ｔ９は、誘電体層１１に形成された導体層１１８と、導体層１２２の第２端の近傍部分とを接続している。スルーホール１２Ｔ１０は、誘電体層１１に形成された導体層１１９と、導体層１２３の第２端の近傍部分とを接続している。スルーホール１２Ｔ１１は、誘電体層１１に形成された導体層１１３と、導体層１２４の第２端の近傍部分とを接続している。

なお、図５には、便宜上、誘電体層１３に形成された複数のスルーホールを破線で示している。

インダクタＬ２の一端は、本発明における「第１の端部」に対応する。インダクタＬ２の他端（インダクタＬ２の一端とは反対側の端部）は、本発明における「第２の端部」に対応する。インダクタＬ３の一端は、本発明における「第３の端部」に対応する。インダクタＬ３の他端（インダクタＬ３の一端とは反対側の端部）は、本発明における「第４の端部」に対応する。

インダクタＬ２の一端（第１の端部）は、グランドに接続される端子１０５に電気的に接続されている。インダクタＬ３の一端（第３の端部）は、グランドに接続される端子１０６に電気的に接続されている。端子１０５と端子１０６は、積層体１０内において互いに電気的に接続されていない。

これに対し、本実施の形態では、端子１０５と端子１０６は、積層体１０内において互いに電気的に接続されていない。これにより、本実施の形態によれば、積層体１０内においてインダクタＬ２，Ｌ３が互いに電気的に接続されている場合に比べて、端子１０５に電気的に接続されたインダクタＬ２と、端子１０６に電気的に接続されたインダクタＬ３との間の電磁界結合を抑制することができる。その結果、本実施の形態によれば、所望の特性を実現することができる。なお、積層体１０内においてインダクタＬ２，Ｌ３が互いに電気的に接続されている場合には、インダクタＬ２，Ｌ３が１つ以上の導体層および１つ以上のスルーホールを介して互いに接続される場合に限らず、インダクタＬ２，Ｌ３が１つの端子に電気的に接続されている場合も含まれる。

図１１は、第１の入出力ポート２の電圧定在波比の周波数特性を示す特性図である。図１２は、第２の入出力ポート３の電圧定在波比の周波数特性を示す特性図である。図１３は、通過減衰特性を示す特性図である。図１１ないし図１３において、横軸は周波数を示している。図１１および図１２において、縦軸は、電圧定在波比（ＶＳＷＲ）を示している。図１３において、縦軸は、減衰量を示している。また、図１１ないし図１３において、実線は、第１の実施例のモデルの特性を示し、破線は、比較例のモデルの特性を示している。図１１ないし図１３から、第１の実施例のモデルでは、比較例のモデルに比べて、通過帯域が狭くなることが分かる。

第２の変形例では、導体層１３２と導体層１３３との間隔が、図６に示した導体層１３２と導体層１３３との間隔よりも大きくなっている。また、第２の変形例では、導体層１４２のうち導体層１３２に対向する部分と、導体層１４３のうち導体層１３３に対向する部分との間隔も、図７に示した上記２つの部分の間隔よりも大きくなっている。

Claims (5)

1. 互いに電磁界結合する第１のインダクタおよび第２のインダクタと、
   前記第１のインダクタに電気的に接続された第１のグランド端子と、
   前記第２のインダクタに電気的に接続された第２のグランド端子と、
   前記第１のインダクタ、前記第２のインダクタ、前記第１のグランド端子および前記第２のグランド端子を一体化するための積層体とを備え、
   前記第１のグランド端子と前記第２のグランド端子は、それぞれグランドに接続されると共に、前記積層体において互いに電気的に接続されていないことを特徴とする積層型バンドパスフィルタ。
2. 前記第１のインダクタは、前記第１のグランド端子に電気的に接続された第１の端部と、前記第１の端部とは反対側の第２の端部とを有し、
   前記第２のインダクタは、前記第２のグランド端子に電気的に接続された第３の端部と、前記第３の端部とは反対側の第４の端部とを有し、
   前記積層型バンドパスフィルタは、更に、前記第１のインダクタの前記第２の端部に電気的に接続され且つ前記積層体に一体化された第１のキャパシタと、
   前記第２のインダクタの前記第４の端部に電気的に接続され且つ前記積層体に一体化された第２のキャパシタとを備えたことを特徴とする請求項１記載の積層型バンドパスフィルタ。
3. 前記第１のキャパシタは、回路構成上、前記第１のインダクタと前記グランドとの間に配置され、
   前記第２のキャパシタは、回路構成上、前記第２のインダクタと前記グランドとの間に配置されていることを特徴とする請求項２記載の積層型バンドパスフィルタ。
4. 前記第１のキャパシタは、前記グランドに電気的に接続された第１のキャパシタ用導体層を含み、
   前記第２のキャパシタは、前記グランドに電気的に接続された第２のキャパシタ用導体層を含み、
   前記第１のキャパシタ用導体層と前記第２のキャパシタ用導体層は、互いに接続されていることを特徴とする請求項３記載の積層型バンドパスフィルタ。
5. 更に、第１の入出力端子と、
   第２の入出力端子と、
   第３のインダクタと、
   第４のインダクタとを備え、
   前記第１の入出力端子、前記第２の入出力端子、前記第３のインダクタおよび前記第４のインダクタは、前記積層体に一体化され、
   前記第１のインダクタと前記第２のインダクタは、回路構成上、前記第１の入出力端子と前記第２の入出力端子との間に配置され、
   前記第３のインダクタは、回路構成上、前記第１のインダクタと前記第１の入出力端子との間に配置され、
   前記第４のインダクタは、回路構成上、前記第２のインダクタと前記第２の入出力端子との間に配置されていることを特徴とする請求項１ないし４のいずれかに記載の積層型バンドパスフィルタ。

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