JP2023128836A - フィルタ回路 - Google Patents

Abstract

【課題】主となる共振回路によって得られるフィルタ回路の特性の劣化を抑制しながら、所望の特性を実現できるようにしたフィルタ回路を実現する。【解決手段】フィルタ回路１は、２つのポート３，４と、第１の共振回路１０と、第２の共振回路２０とを備えている。第１の共振回路１０は、回路構成上、２つのポート３，４の間に設けられ、２つのポート３，４の両方に結合されている。第２の共振回路２０は、回路構成上、２つのポート３，４の間に設けられ、２つのポート３，４の少なくとも一方に結合されている。第２の共振回路２０と２つのポート３，４との結合は、第１の共振回路１０と２つのポート３，４との結合よりも弱い。【選択図】図１

Description

本発明は、２つの共振回路を備えたフィルタ回路に関する。

通信装置に用いられる電子部品の一つには、バンドパスフィルタがある。バンドパスフィルタには、通過帯域の挿入損失を小さくすることと、通過帯域外の挿入損失を大きくすることが求められる。

特許文献１には、バンドパスフィルタとバンドエリミネーションフィルタ（帯域阻止フィルタ）とを組み合わせたフィルタ装置が記載されている。このフィルタ装置では、帯域阻止フィルタによって、通過帯域よりも高い周波数領域における挿入損失を大きくしている。

特開２０２０－１５５８３６号公報

現在、第５世代移動通信システム（以下、５Ｇと言う。）を用いた通信サービスが提供され始めている。５Ｇでは、１０ＧＨｚ以上の周波数帯域、特に、１０～３０ＧＨｚの準ミリ波帯や３０～３００ＧＨｚのミリ波帯の利用が想定されている。これらの周波数帯域においても、第４世代までの移動通信システムに利用されている周波数帯域と同様に、比較的周波数帯域が近い複数の規格が存在している。そのため、５Ｇに用いられるバンドパスフィルタにおいても、通過帯域に近い周波数領域において、挿入損失が急峻に変化することが求められる。

従来は、バンドパスフィルタにおいて、通過帯域に近い周波数領域において挿入損失が急峻に変化する特性を得るために、バンドパスフィルタを構成する共振器の数を増やしていた。しかし、共振器のＱ値を同じにして比較すると、共振器の数が増加するに従って、通過帯域の挿入損失が大きくなるという問題が発生する。

ここで、バンドパスフィルタにおいて、通過帯域に近い周波数領域において挿入損失が急峻に変化する特性を得るために、バンドエリミネーションフィルタを用いることを考える。この場合、バンドエリミネーションフィルタの阻止帯域の中心周波数を、通過帯域に近い周波数にする必要がある。しかし、そうすると、バンドパスフィルタの通過帯域の挿入損失が大きくなるという問題が発生する。

上記の問題は、バンドパスフィルタとバンドエリミネーションフィルタとを備えたフィルタ回路に限らず、主となる共振回路の特性を調整するために、従となる共振回路を用いたフィルタ回路全般に当てはまる。

本発明はかかる問題点に鑑みてなされたもので、その目的は、主となる共振回路と従となる共振回路とを備えたフィルタ回路であって、主となる共振回路によって得られるフィルタ回路の特性の劣化を抑制しながら、所望の特性を実現できるようにしたフィルタ回路を提供することにある。

本発明のフィルタ回路は、２つのポートと、複数の第１の共振器を含み、回路構成上２つのポートの間に設けられ、２つのポートの両方に結合された第１の共振回路と、複数の第２の共振器を含み、回路構成上２つのポートの間に設けられ、２つのポートの少なくとも一方に結合された第２の共振回路とを備えている。第２の共振回路と２つのポートとの結合は、第１の共振回路と２つのポートとの結合よりも弱い。

本発明のフィルタ回路は、更に、第１の共振回路と２つのポートとを容量結合させる２つの第１のキャパシタと、第２の共振回路と２つのポートとを容量結合させる少なくとも１つの第２のキャパシタとを備えていてもよい。少なくとも１つの第２のキャパシタのキャパシタンスは、２つの第１のキャパシタの各々のキャパシタンスよりも小さくてもよい。あるいは、本発明のフィルタ回路は、更に、第２の共振回路と２つのポートとを容量結合させる少なくとも１つの第２のキャパシタを備え、第１の共振回路は、２つのポートの少なくとも一方に直結していてもよい。

また、本発明のフィルタ回路において、複数の第２の共振器は、第１の特定の共振器と、第２の特定の共振器とを含んでいてもよい。第１の特定の共振器は、２つのポートの一方に結合していてもよい。第２の特定の共振器は、２つのポートの他方に結合していてもよい。第１の特定の共振器と第２の特定の共振器は、互いに結合していてもよい。

また、本発明のフィルタ回路において、複数の第２の共振器の各々は、両端開放型共振器であってもよい。

また、本発明のフィルタ回路において、第１の共振回路は、バンドパスフィルタを構成してもよい。

また、本発明のフィルタ回路において、第２の共振回路は、バンドエリミネーションフィルタを構成してもよい。

本発明のフィルタ回路では、第２の共振回路と２つのポートとの結合は、第１の共振回路と２つのポートとの結合よりも弱い。これにより、本発明によれば、第１の共振回路によって得られるフィルタ回路の特性の劣化を抑制しながら、所望の特性を実現できるようにしたフィルタ回路を実現することができるという効果を奏する。

本発明の第１の実施の形態に係るフィルタ回路の回路構成を示す回路図である。 本発明の第１の実施の形態に係るフィルタ回路を含む積層型フィルタ装置の外観を示す斜視図である。 本発明の第１の実施の形態における積層型フィルタ装置の積層体における１層目の誘電体層のパターン形成面を示す説明図である。 本発明の第１の実施の形態における積層型フィルタ装置の積層体における２層目ないし７層目の誘電体層のパターン形成面を示す説明図である。 本発明の第１の実施の形態における積層型フィルタ装置の積層体における８層目の誘電体層のパターン形成面を示す説明図である。 本発明の第１の実施の形態における積層型フィルタ装置の積層体における９層目の誘電体層のパターン形成面を示す説明図である。 本発明の第１の実施の形態における積層型フィルタ装置の積層体における１０層目の誘電体層のパターン形成面を示す説明図である。 本発明の第１の実施の形態における積層型フィルタ装置の積層体における１１層目ないし１６層目の誘電体層のパターン形成面を示す説明図である。 本発明の第１の実施の形態における積層型フィルタ装置の積層体における１６層目の誘電体層の端子形成面を示す説明図である。 本発明の第１の実施の形態における積層型フィルタ装置の積層体の内部を示す斜視図である。 本発明の第１の実施の形態に係るフィルタ回路の周波数特性の一例を示す特性図である。 図１１に示した周波数特性の一部を拡大して示す特性図である。 本発明の第２の実施の形態に係るフィルタ回路の回路構成を示す回路図である。 本発明の第２の実施の形態における積層型フィルタ装置の積層体における１層目の誘電体層のパターン形成面を示す説明図である。 本発明の第２の実施の形態における積層型フィルタ装置の積層体における２層目ないし７層目の誘電体層のパターン形成面を示す説明図である。 本発明の第２の実施の形態における積層型フィルタ装置の積層体における８層目の誘電体層のパターン形成面を示す説明図である。 本発明の第２の実施の形態における積層型フィルタ装置の積層体における９層目の誘電体層のパターン形成面を示す説明図である。 本発明の第２の実施の形態における積層型フィルタ装置の積層体における１０層目の誘電体層のパターン形成面を示す説明図である。 本発明の第２の実施の形態における積層型フィルタ装置の積層体における１１層目ないし１６層目の誘電体層のパターン形成面を示す説明図である。 本発明の第２の実施の形態における積層型フィルタ装置の積層体における１６層目の誘電体層の端子形成面を示す説明図である。 本発明の第２の実施の形態における積層型フィルタ装置の積層体の内部を示す斜視図である。 本発明の第２の実施の形態に係るフィルタ回路の周波数特性の一例を示す特性図である。 図２２に示した周波数特性の一部を拡大して示す特性図である。 本発明の第２の実施の形態に係るフィルタ回路の回路構成を示す回路図である。 本発明の第３の実施の形態に係るフィルタ回路の回路構成を示す回路図である。

［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図１を参照して、本発明の第１の実施の形態に係るフィルタ回路１の構成の概略について説明する。フィルタ回路１は、２つのポート３，４と、第１の共振回路１０と、第２の共振回路２０とを備えている。ポート３，４の各々は、信号の入力または出力のためのポートである。

本実施の形態では、第１の共振回路１０は、バンドパスフィルタを構成し、第２の共振回路２０は、バンドエリミネーションフィルタを構成する。本実施の形態では特に、第１の共振回路１０が主となる共振回路であり、第２の共振回路２０が従となる共振回路である。フィルタ回路１は、全体としては、バンドパスフィルタとして機能する。

第１の共振回路１０は、回路構成上、２つのポート３，４の間に設けられている。また、第１の共振回路１０は、２つのポート３，４の両方に結合されている。なお、本出願において、「回路構成上」という表現は、物理的な構成における配置ではなく、回路図上での配置を指すために用いている。

第２の共振回路２０は、回路構成上、２つのポート３，４の間に設けられている。また、第２の共振回路２０は、２つのポート３，４の少なくとも一方に結合されている。本実施の形態では特に、第２の共振回路２０は、２つのポート３，４の両方に結合されている。なお、本実施の形態では、第２の共振回路２０は、回路構成上、２つのポート３，４の間において第１の共振回路１０に対して並列に設けられており、第１の共振回路１０とポート３またはポート４との間には設けられていない。

フィルタ回路１は、更に、第１の共振回路１０と２つのポート３，４とを容量結合させる２つの第１のキャパシタＣ１１，Ｃ１２を備えている。第１のキャパシタＣ１１は、第１の共振回路１０とポート３とを容量結合させている。第１のキャパシタＣ１２は、第１の共振回路１０とポート４とを容量結合させている。

フィルタ回路１は、更に、第２の共振回路２０と２つのポート３，４とを容量結合させる少なくとも１つの第２のキャパシタを備えている。本実施の形態では特に、フィルタ回路１は、少なくとも１つの第２のキャパシタとして、２つの第２のキャパシタＣ２１，Ｃ２２を備えている。第２のキャパシタＣ２１は、第２の共振回路２０とポート３とを容量結合させている。第２のキャパシタＣ２２は、第２の共振回路２０とポート４とを容量結合させている。

第２の共振回路２０と２つのポート３，４との結合は、第１の共振回路１０と２つのポート３，４との結合よりも弱い。本実施の形態のように、共振回路とポートとの間の結合が容量結合である場合、共振回路とポートとを容量結合させるキャパシタのキャパシタンスが大きくなるに従って、結合が強くなる。すなわち、上記のキャパシタンスが小さくなるに従って、共振回路とポートとの結合は弱くなる。

本実施の形態では、第２のキャパシタＣ２１，Ｃ２２の各々のキャパシタンスは、第１のキャパシタＣ１１，Ｃ１２の各々のキャパシタンスよりも小さい。これにより、第２の共振回路２０とポート３との間および第２の共振回路２０とポート４との間の各々の結合は、第１の共振回路１０とポート３との間および第１の共振回路１０とポート４との間の各々の結合よりも弱くなる。一例では、第２のキャパシタＣ２１，Ｃ２２の各々のキャパシタンスは、０．０３ｐＦであり、第１のキャパシタＣ１１，Ｃ１２の各々のキャパシタンスは、０．１４ｐＦである。

次に、図１を参照して、第１および第２の共振回路１０，２０の構成の一例について説明する。始めに、第１の共振回路１０について説明する。第１の共振回路１０は、複数の第１の共振器を含んでいる。本実施の形態では特に、第１の共振回路１０は、複数の第１の共振器として、回路構成上ポート３側からこの順に配置された２つの第１の共振器１１，１２を含んでいる。第１の共振器１１，１２の各々は、両端開放型の１／２波長共振器である。第１の共振器１１，１２は、互いに磁気結合している。

第１の共振器１１は、ポート３に結合する。第１の共振器１１は、ポート３に最も近い第１端１１ａと、ポート３から最も遠い第２端１１ｂとを有している。第１のキャパシタＣ１１は、回路構成上、第１の共振器１１の第１端１１ａとポート３との間に設けられている。

第１の共振器１２は、ポート４に結合する。第１の共振器１２は、ポート４に最も近い第１端１２ａと、ポート４から最も遠い第２端１２ｂとを有している。第１のキャパシタＣ１２は、回路構成上、第１の共振器１２の第１端１２ａとポート４との間に設けられている。

第１の共振回路１０は、更に、第１の共振器１１の第２端１１ｂと第１の共振器１２の第２端１２ｂとを接続するキャパシタＣ１３を備えている。第１の共振器１１と第１の共振器１２は、磁気結合すると共に、キャパシタＣ１３を介して容量結合する。

次に、第２の共振回路２０について説明する。第２の共振回路２０は、複数の第２の共振器を含んでいる。本実施の形態では特に、第２の共振回路２０は、複数の第２の共振器として、回路構成上ポート３側からこの順に配置された２つの第２の共振器２１，２２を含んでいる。第２の共振器２１，２２の各々は、両端開放型の１／２波長共振器である。第２の共振器２１，２２は、互いに磁気結合している。第２の共振器２１，２２は、それぞれ、本発明における「第１の特定の共振器」、「第２の特定の共振器」に対応する。

第２の共振器２１は、ポート３に結合する。第２の共振器２１は、ポート３に最も近い第１端２１ａと、ポート３から最も遠い第２端２１ｂとを有している。第２のキャパシタＣ２１は、回路構成上、第２の共振器２１の第１端２１ａとポート３との間に設けられている。

第２の共振器２２は、ポート４に結合する。第２の共振器２２は、ポート４に最も近い第１端２２ａと、ポート４から最も遠い第２端２２ｂとを有している。第２のキャパシタＣ２２は、回路構成上、第２の共振器２２の第１端２２ａとポート４との間に設けられている。

次に、本実施の形態における積層型フィルタ装置（以下、単にフィルタ装置と記す。）２の構成について説明する。図２は、フィルタ装置２の外観を示す斜視図である。フィルタ装置２は、図１に示したフィルタ回路１を含むフィルタ装置である。

フィルタ装置２は、図１を参照して説明したフィルタ回路１の構成要素と、フィルタ回路１の構成要素を一体化するための積層体５０とを備えている。積層体５０は、積層された複数の誘電体層と、この複数の誘電体層に形成された複数の導体層および複数のスルーホールとを含んでいる。

積層体５０は、複数の誘電体層の積層方向Ｔの両端に位置する底面５０Ａおよび上面５０Ｂと、底面５０Ａと上面５０Ｂを接続する４つの側面５０Ｃ～５０Ｆとを有している。側面５０Ｃ，５０Ｄは互いに反対側を向き、側面５０Ｅ，５０Ｆも互いに反対側を向いている。側面５０Ｃ～５０Ｆは、上面５０Ｂおよび底面５０Ａに対して垂直になっている。

ここで、図２に示したように、Ｘ方向、Ｙ方向、Ｚ方向を定義する。Ｘ方向、Ｙ方向、Ｚ方向は、互いに直交する。本実施の形態では、積層方向Ｔに平行な一方向を、Ｚ方向とする。また、Ｘ方向とは反対の方向を－Ｘ方向とし、Ｙ方向とは反対の方向を－Ｙ方向とし、Ｚ方向とは反対の方向を－Ｚ方向とする。

図２に示したように、底面５０Ａは、積層体５０における－Ｚ方向の端に位置する。上面５０Ｂは、積層体５０におけるＺ方向の端に位置する。側面５０Ｃは、積層体５０における－Ｘ方向の端に位置する。側面５０Ｄは、積層体５０におけるＸ方向の端に位置する。側面５０Ｅは、積層体５０における－Ｙ方向の端に位置する。側面５０Ｆは、積層体５０におけるＹ方向の端に位置する。

フィルタ装置２は、更に、端子５１１，６６１と、グランド用導体層５１２，６６２とを備えている。端子５１１およびグランド用導体層５１２は、底面５０Ａに配置されている。本実施の形態では特に、グランド用導体層５１２は、底面５０Ａのほぼ全体を覆っている。端子５１１とグランド用導体層５１２との間には、間隙が形成されている。

端子６６１およびグランド用導体層６６２は、上面５０Ｂに配置されている。本実施の形態では特に、グランド用導体層６６２は、上面５０Ｂのほぼ全体を覆っている。端子６６１とグランド用導体層６６２との間には、間隙が形成されている。

端子５１１はポート３に対応し、端子６６１はポート４に対応する。グランド用導体層５１２，６６２の各々は、グランドに接続される。

次に、図３ないし図９を参照して、積層体５０を構成する複数の誘電体層および複数の導体層の一例について説明する。この例では、積層体５０は、積層された１６層の誘電体層を有している。以下、この１６層の誘電体層を、下から順に１層目ないし１６層目の誘電体層と呼ぶ。また、１層目ないし１６層目の誘電体層を符号５１～６６で表す。図３ないし図９において、複数の円は複数のスルーホールを表している。

図３は、１層目の誘電体層５１のパターン形成面を示している。誘電体層５１のパターン形成面には、端子５１１とグランド用導体層５１２が形成されている。また、誘電体層５１には、端子５１１に接続された特定のスルーホール５１Ｔ１が形成されている。特定のスルーホール５１Ｔ１を除く誘電体層５１に形成された複数のスルーホールは、グランド用導体層５１２に接続されている。

図４は、２層目ないし７層目の誘電体層５２～５７の各々のパターン形成面を示している。誘電体層５２～５７の各々には、特定のスルーホール５２Ｔ１が形成されている。誘電体層５１に形成された特定のスルーホール５１Ｔ１は、誘電体層５２に形成された特定のスルーホール５２Ｔ１に接続されている。また、誘電体層５２～５７では、上下に隣接する特定のスルーホール５２Ｔ１同士が互いに接続されている。

図５は、８層目の誘電体層５８のパターン形成面を示している。誘電体層５８のパターン形成面には、導体層５８１，５８２，５８３が形成されている。また、誘電体層５８には、特定のスルーホール５８Ｔ１が形成されている。誘電体層５７に形成された特定のスルーホール５２Ｔ１は、特定のスルーホール５８Ｔ１に接続されている。

図６は、９層目の誘電体層５９のパターン形成面を示している。誘電体層５９のパターン形成面には、共振器用導体層５９１，５９２，５９３，５９４と、導体層５９５，５９６と、グランド用導体層５９７が形成されている。導体層５９１～５９６の各々は、互いに反対側に位置する第１端および第２端を有している。

導体層５９１は、第１端からＹ方向に延在する部分と、第２端からＸ方向に延在する部分とを含んでいる。導体層５９２は、第１端からＹ方向に延在する部分と、第２端から－Ｘ方向に延在する部分とを含んでいる。導体層５９３は、第１端から－Ｙ方向に延在する部分と、第２端からＸ方向に延在する部分とを含んでいる。導体層５９４は、第１端から－Ｙ方向に延在する部分と、第２端から－Ｘ方向に延在する部分とを含んでいる。導体層５９５は、第１端から第２端に向かって－Ｘ方向に延在している。導体層５９６は、第１端から第２端に向かってＸ方向に延在している。

また、誘電体層５９には、特定のスルーホール５９Ｔ１が形成されている。特定のスルーホール５９Ｔ１は、導体層５９６の第１端の近傍部分に接続されている。誘電体層５８に形成された特定のスルーホール５８Ｔ１は、導体層５９５の第１端の近傍部分に接続されている。特定のスルーホール５８Ｔ１を除く誘電体層５８に形成された複数のスルーホールの一部と、特定のスルーホール５９Ｔ１を除く誘電体層５９に形成された複数のスルーホールの一部は、グランド用導体層５９７に接続されている。

導体層５９１の第１端は、導体層５９５の第２端の近傍部分に対して、所定の間隔を開けて隣接している。導体層５９２の第１端は、導体層５９６の第２端の近傍部分に対して、所定の間隔を開けて隣接している。導体層５９１の第２端と導体層５９２の第２端は、所定の間隔を開けて隣接している。

導体層５９３の第１端は、導体層５９５の第２端の近傍部分に対して、所定の間隔を開けて隣接している。導体層５９４の第１端は、導体層５９６の第２端の近傍部分に対して、所定の間隔を開けて隣接している。導体層５９３の第２端と導体層５９４の第２端は、所定の間隔を開けて隣接している。導体層５９３の第２端と導体層５９４の第２端との間隔は、導体層５９１の第２端と導体層５９２の第２端との間隔よりも大きい。

図７は、１０層目の誘電体層６０のパターン形成面を示している。誘電体層６０のパターン形成面には、導体層６０１，６０２が形成されている。また、誘電体層６０には、特定のスルーホール６０Ｔ１が形成されている。誘電体層５９に形成された特定のスルーホール５９Ｔ１は、特定のスルーホール６０Ｔ１に接続されている。

図８は、１１層目ないし１６層目の誘電体層６１～６６の各々のパターン形成面を示している。誘電体層６１～６６の各々には、特定のスルーホール６１Ｔ１が形成されている。誘電体層６０に形成された特定のスルーホール６０Ｔ１は、誘電体層６１に形成された特定のスルーホール６１Ｔ１に接続されている。また、誘電体層６１～６６では、上下に隣接する特定のスルーホール６１Ｔ１同士が互いに接続されている。

図９は、１６層目の誘電体層６６のパターン形成面とは反対側の面である端子形成面を示している。誘電体層６６の端子形成面には、端子６６１とグランド用導体層６６２が形成されている。誘電体層６６に形成された特定のスルーホール６１Ｔ１は、端子６６１に接続されている。特定のスルーホール６１Ｔ１を除く誘電体層６６に形成された複数のスルーホールは、グランド用導体層６６２に接続されている。

図２に示した積層体５０は、１層目の誘電体層５１のパターン形成面が積層体５０の底面５０Ａになり、１６層目の誘電体層６６の端子形成面が積層体５０の上面５０Ｂになるように、１層目ないし１６層目の誘電体層５１～６６が積層されて構成される。

図１０は、１層目ないし１６層目の誘電体層５１～６６が積層されて構成された積層体５０の内部を示している。図１０に示したように、積層体５０の内部では、図３ないし図９に示した複数の導体層と複数のスルーホールが積層されている。導体層５９５は、特定のスルーホール５１Ｔ１，５２Ｔ１，５８Ｔ１を介して端子５１１に接続されている。導体層５９６は、特定のスルーホール５９Ｔ１，６０Ｔ１，６１Ｔ１を介して端子６６１に接続されている。グランド用導体層５１２，５９７，６６２は、特定のスルーホール５１Ｔ１，５２Ｔ１，５８Ｔ１，５９Ｔ１，６０Ｔ１，６１Ｔ１を除く複数のスルーホールによって互いに接続されている。

以下、図１に示したフィルタ回路１の構成要素と、図４ないし図８に示した積層体５０の内部の構成要素との対応関係について説明する。第１の共振回路１０の第１の共振器１１は、共振器用導体層５９１によって構成されている。第１の共振回路１０の第１の共振器１２は、共振器用導体層５９２によって構成されている。第２の共振回路２０の第２の共振器２１は、共振器用導体層５９３によって構成されている。第２の共振回路２０の第２の共振器２２は、共振器用導体層５９４によって構成されている。

第１のキャパシタＣ１１は、導体層５８１，５９１，５９５と、これらの導体層の間の誘電体層５８とによって構成されている。第１のキャパシタＣ１２は、導体層５８２，５９２，５９６と、これらの導体層の間の誘電体層５８とによって構成されている。第２のキャパシタＣ２１は、導体層５９３，５９５，６０１と、これらの導体層の間の誘電体層５９とによって構成されている。第２のキャパシタＣ２２は、導体層５９４，５９６，６０２と、これらの導体層の間の誘電体層５９とによって構成されている。

キャパシタＣ１３は、導体層５８３，５９１，５９２と、これらの導体層の間の誘電体層５８とによって構成されている。

次に、本実施の形態におけるフィルタ装置２の構造上の特徴について簡単に説明する。フィルタ装置２では、共振器用導体層５９１～５９４は、グランド用導体層５１２，６６２と複数のスルーホールとによって囲まれた空間内に設けられている。

また、フィルタ装置２では、第２のキャパシタＣ２１，Ｃ２２を構成する導体層６０１，６０２の各々の面積は、第１のキャパシタＣ１１，Ｃ１２を構成する導体層５８１，５８２の各々の面積よりも小さい。

次に、本実施の形態に係るフィルタ回路１の作用および効果について説明する。前述のように、本実施の形態では、第２の共振回路２０と２つのポート３，４との結合は、第１の共振回路１０と２つのポート３，４との結合よりも弱い。これにより、本実施の形態によれば、第２の共振回路２０による効果を抑制しながら、第２の共振回路２０をフィルタ回路１に組み込むことができる。

本実施の形態では特に、第１の共振回路１０はバンドパスフィルタを構成し、第２の共振回路２０はバンドエリミネーションフィルタを構成する。第２の共振回路２０による効果とは、具体的には、フィルタ回路１の挿入損失の周波数特性（バンドパスフィルタの挿入損失の周波数特性）において、第２の共振回路２０によるバンドエリミネーションフィルタの阻止帯域の中心周波数の近傍の周波数領域の挿入損失を大きくすることである。従って、本実施の形態によれば、上記の周波数領域の挿入損失を必要な大きさまで小さくしながら、第２の共振回路２０をフィルタ回路１に組み込むことができる。従って、本実施の形態によれば、第２の共振回路２０によるバンドエリミネーションフィルタの阻止帯域の中心周波数を、第１の共振回路１０によるバンドパスフィルタの通過帯域に近い周波数にすることにより、フィルタ回路１の通過帯域の挿入損失が大きくなることを抑制しながら、フィルタ回路１の通過帯域に近い周波数領域において挿入損失が急峻に変化する特性を得ることができる。

なお、バンドパスフィルタを構成する共振器の数を増やすことによっても、通過帯域に近い周波数領域において挿入損失が急峻に変化する特性を得ることができる。しかし、共振器のＱ値を同じにして比較すると、共振器の数が増加するに従って、通過帯域の挿入損失が大きくなるという問題が発生する。

これに対し、本実施の形態では、第１の共振回路１０に含まれる共振器の数は２つだけである。本実施の形態によれば、バンドパスフィルタを構成する共振器の数を増加させることなく、通過帯域に近い周波数領域において挿入損失が急峻に変化する特性を得ることができる。これにより、本実施の形態によれば、通過帯域の挿入損失の増加を抑制することができる。また、本実施の形態によれば、フィルタ回路１およびフィルタ装置２を小型化することができる。

第２の共振回路２０によるバンドエリミネーションフィルタの阻止帯域の中心周波数は、第１の共振回路１０によるバンドパスフィルタの通過帯域の低域側の周波数領域に存在してもよいし、通過帯域の高域側の周波数領域に存在してもよい。

次に、本実施の形態に係るフィルタ回路１の周波数特性の一例を示す。図１０は、フィルタ回路１の周波数特性の一例を示す特性図である。図１１は、図１０に示した周波数特性の一部、具体的には通過帯域の近傍の周波数領域を拡大して示す特性図である。図１０および図１１において、横軸は周波数を示し、縦軸は減衰量を示している。また、図１０および図１１において、符号９１を付した曲線は挿入損失を示し、符号９２を付した曲線は反射損失を示している。

図１０および図１１に示した例では、第２の共振回路２０によるバンドエリミネーションフィルタの阻止帯域の中心周波数は、第１の共振回路１０によるバンドパスフィルタの通過帯域の低域側の周波数領域に存在する。図１０および図１１に示したように、本実施の形態によれば、通過帯域に近い周波数領域において挿入損失（減衰量）が急峻に変化する特性を得ることができる。また、通過帯域における挿入損失の大きさ（減衰量の絶対値）は、十分に小さな値となっている。

［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。始めに、図１３を参照して、本実施の形態に係るフィルタ回路１が、第１の実施の形態と異なる点について簡単に説明する。図１３は、本実施の形態に係るフィルタ回路１の回路構成を示す回路図である。

本実施の形態では、第１の共振回路１０の第１の共振器１１，１２の各々は、一端が短絡され他端が開放された１／４波長共振器である。第１の共振器１１の第２端１１ｂと第１の共振器１２の第２端１２ｂの各々は、グランドに接続される。図１３において、符号Ｌ１１は、第１の共振器１１，１２とグランドとを接続する線路のインダクタンス成分を示している。

次に、図１４ないし図２０を参照して、本実施の形態におけるフィルタ装置２について説明する。本実施の形態におけるフィルタ装置２の構成は、積層体５０を構成する複数の誘電体層を除いて、第１の実施の形態におけるフィルタ装置２の構成と同じである。本実施の形態では、積層体５０は、第１の実施の形態における誘電体層５１～６６の代わりに、積層された１６層の誘電体層７１～８６を有している。以下、この１６層の誘電体層７１～８６を、下から順に１層目ないし１６層目の誘電体層７１～８６と呼ぶ。図１４ないし図２０において、複数の円は複数のスルーホールを表している。

図１４は、１層目の誘電体層７１のパターン形成面を示している。誘電体層７１のパターン形成面には、端子５１１とグランド用導体層５１２が形成されている。また、誘電体層７１には、端子５１１に接続された特定のスルーホール７１Ｔ１が形成されている。特定のスルーホール７１Ｔ１を除く誘電体層７１に形成された複数のスルーホールは、グランド用導体層５１２に接続されている。グランド用導体層５１２に接続された複数のスルーホールは、特定のスルーホール７１Ｔ２，７１Ｔ３を含んでいる。

図１５は、２層目ないし７層目の誘電体層７２～７７の各々のパターン形成面を示している。誘電体層７２～７７の各々には、特定のスルーホール７２Ｔ１，７２Ｔ２，７２Ｔ３が形成されている。誘電体層７１に形成された特定のスルーホール７１Ｔ１～７１Ｔ３は、それぞれ、誘電体層７２に形成された特定のスルーホール７２Ｔ１～７２Ｔ３に接続されている。また、誘電体層７２～７７では、上下に隣接する同じ符号のスルーホール同士が互いに接続されている。

図１６は、８層目の誘電体層７８のパターン形成面を示している。誘電体層７８のパターン形成面には、導体層７８１，７８２が形成されている。また、誘電体層７８には、特定のスルーホール７８Ｔ１，７８Ｔ２，７８Ｔ３が形成されている。誘電体層７７に形成された特定のスルーホール７２Ｔ１～７２Ｔ３は、それぞれ、特定のスルーホール７８Ｔ１～７８Ｔ３に接続されている。

図１７は、９層目の誘電体層７９のパターン形成面を示している。誘電体層７９のパターン形成面には、共振器用導体層７９１，７９２，７９３，７９４と、導体層７９５，７９６と、グランド用導体層７９７が形成されている。導体層７９１～７９６の各々は、互いに反対側に位置する第１端および第２端を有している。

導体層７９１，７９５の各々は、第１端から第２端に向かって－Ｘ方向に延在している。導体層７９２，７９６の各々は、第１端から第２端に向かってＸ方向に延在している。導体層７９３，７９４の各々は、第１端から第２端に向かって－Ｙ方向に延在している。

また、誘電体層７９には、特定のスルーホール７９Ｔ１，７９Ｔ２，７９Ｔ３が形成されている。特定のスルーホール７９Ｔ１は、導体層７９６の第１端の近傍部分に接続されている。誘電体層７８に形成された特定のスルーホール７８Ｔ１は、導体層７９５の第１端の近傍部分に接続されている。誘電体層７８に形成された特定のスルーホール７８Ｔ２，７８Ｔ３と、特定のスルーホール７９Ｔ２，７９Ｔ３は、グランド用導体層７９７に接続されている。

導体層７９１の第１端の近傍部分は、導体層７９５の第２端の近傍部分に対して、所定の間隔を開けて隣接している。導体層７９２の第１端の近傍部分は、導体層７９６の第２端の近傍部分に対して、所定の間隔を開けて隣接している。導体層７９１，７９２の各々の第２端は、グランド用導体層７９７に接続されている。図１７では、導体層７９１，７９２とグランド用導体層７９７との境界を、点線で示している。

導体層７９３の第１端は、導体層７９５の第２端の近傍部分に対して、所定の間隔を開けて隣接している。導体層７９４の第１端は、導体層７９６の第２端の近傍部分に対して、所定の間隔を開けて隣接している。

図１８は、１０層目の誘電体層８０のパターン形成面を示している。誘電体層８０のパターン形成面には、導体層８０１，８０２が形成されている。また、誘電体層８０には、特定のスルーホール８０Ｔ１，８０Ｔ２，８０Ｔ３が形成されている。誘電体層７９に形成された特定のスルーホール７９Ｔ１～７９Ｔ３は、それぞれ、特定のスルーホール８０Ｔ１～８０Ｔ３に接続されている。

図１９は、１１層目ないし１６層目の誘電体層８１～８６の各々のパターン形成面を示している。誘電体層８１～８６の各々には、特定のスルーホール８１Ｔ１，８１Ｔ２，８１Ｔ３が形成されている。誘電体層８０に形成された特定のスルーホール８０Ｔ１～８０Ｔ３は、それぞれ、誘電体層８１に形成された特定のスルーホール８１Ｔ１～８１Ｔ３に接続されている。また、誘電体層８１～８６では、上下に隣接する同じ符号のスルーホール同士が互いに接続されている。

図２０は、１６層目の誘電体層８６のパターン形成面とは反対側の面である端子形成面を示している。誘電体層８６の端子形成面には、端子８６１とグランド用導体層８６２が形成されている。誘電体層８６に形成された特定のスルーホール８１Ｔ１は、端子６６１に接続されている。誘電体層８６に形成された特定のスルーホール８１Ｔ２，８１Ｔ３を含む誘電体層８６に形成された複数のスルーホール（特定のスルーホール８１Ｔ１を除く）は、グランド用導体層６６２に接続されている。

本実施の形態における積層体５０は、１層目の誘電体層７１のパターン形成面が積層体５０の底面５０Ａになり、１６層目の誘電体層８６の端子形成面が積層体５０の上面５０Ｂになるように、１層目ないし１６層目の誘電体層７１～８６が積層されて構成される。

図２１は、１層目ないし１６層目の誘電体層７１～８６が積層されて構成された積層体５０の内部を示している。図２１に示したように、積層体５０の内部では、図１４ないし図２０に示した複数の導体層と複数のスルーホールが積層されている。導体層７９５は、特定のスルーホール７１Ｔ１，７２Ｔ１，７８Ｔ１を介して端子５１１に接続されている。導体層７９６は、特定のスルーホール７９Ｔ１，８０Ｔ１，８１Ｔ１を介して端子６６１に接続されている。グランド用導体層５１２，６６２，７９７は、特定のスルーホール５１Ｔ１，５２Ｔ１，５８Ｔ１，５９Ｔ１，６０Ｔ１，６１Ｔ１を除く複数のスルーホールによって互いに接続されている。特に、グランド用導体層７９７は、特定のスルーホール７１Ｔ２，７１Ｔ３，７２Ｔ２，７２Ｔ３，７８Ｔ２，７８Ｔ３を介してグランド用導体層５１２に接続され、特定のスルーホール７９Ｔ２，７９Ｔ３，８０Ｔ２，８０Ｔ３，８１Ｔ２，８１Ｔ３を介してグランド用導体層６６２に接続されている。

以下、図１３に示したフィルタ回路１の構成要素と、図１５ないし図１９に示した積層体５０の内部の構成要素との対応関係について説明する。第１の共振回路１０の第１の共振器１１は、共振器用導体層７９１によって構成されている。第１の共振回路１０の第１の共振器１２は、共振器用導体層７９２によって構成されている。第２の共振回路２０の第２の共振器２１は、共振器用導体層７９３によって構成されている。第２の共振回路２０の第２の共振器２２は、共振器用導体層７９４によって構成されている。

第１のキャパシタＣ１１は、導体層７８１，７９１，７９５と、これらの導体層の間の誘電体層７８とによって構成されている。第１のキャパシタＣ１２は、導体層７８２，７９２，７９６と、これらの導体層の間の誘電体層７８とによって構成されている。第２のキャパシタＣ２１は、導体層７９３，７９５，８０１と、これらの導体層の間の誘電体層７９とによって構成されている。第２のキャパシタＣ２２は、導体層７９４，７９６，８０２と、これらの導体層の間の誘電体層７９とによって構成されている。

次に、本実施の形態におけるフィルタ装置２の構造上の特徴について簡単に説明する。フィルタ装置２では、共振器用導体層７９１～７９４は、グランド用導体層５１２，６６２と複数のスルーホールとによって囲まれた空間内に設けられている。

また、フィルタ装置２では、第２のキャパシタＣ２１，Ｃ２２を構成する導体層８０１，８０２の各々の面積は、第１のキャパシタＣ１１，Ｃ１２を構成する導体層７８１，７８２の各々の面積よりも小さい。

特定のスルーホール７１Ｔ２，７１Ｔ３，７２Ｔ２，７２Ｔ３，７８Ｔ２，７８Ｔ３，７９Ｔ２，７９Ｔ３，８０Ｔ２，８０Ｔ３，８１Ｔ２，８１Ｔ３は、グランド用導体層５１２，６６２，７９７に電気的に接続されている。グランド用導体層５１２，６６２，７９７は、グランドに電気的に接続される。以下、特定のスルーホール７１Ｔ２，７１Ｔ３，７２Ｔ２，７２Ｔ３，７８Ｔ２，７８Ｔ３，７９Ｔ２，７９Ｔ３，８０Ｔ２，８０Ｔ３，８１Ｔ２，８１Ｔ３を、グランドに接続された複数の特定のスルーホールと言う。

グランドに接続された複数の特定のスルーホールは、積層方向Ｔと直交する方向に沿って並んだ２つのスルーホールを含んでいる。この２つのスルーホールとは、具体的には、特定のスルーホール７１Ｔ２，７１Ｔ３の組、特定のスルーホール７２Ｔ２，７２Ｔ３の組、特定のスルーホール７８Ｔ２，７８Ｔ３の組、特定のスルーホール７９Ｔ２，７９Ｔ３の組、特定のスルーホール８０Ｔ２，８０Ｔ３の組、特定のスルーホール８１Ｔ２，８１Ｔ３の組である。これらの組に含まれる２つの特定のスルーホールは、後述する共振器用導体層７９１が延在する方向と共振器用導体層７９２が延在する方向の少なくとも一方と直交する方向に沿って並んでいる。本実施の形態では、これらの組に含まれる２つの特定のスルーホールは、Ｙ方向に平行な方向に沿って並んでいる。

共振器用導体層７９１は、グランドに接続された複数の特定のスルーホールから遠ざかる第１の方向に沿って延在している。共振器用導体層７９１は、グランドに接続された複数の特定のスルーホールから遠ざかる第２の方向に沿って延在している。本実施の形態では特に、共振器用導体層７９１，７９２の各々は、グランドに接続された複数の特定のスルーホールに電気的に接続されている。

第１および第２の方向は、積層方向Ｔに直交する方向である。本実施の形態では特に、第１の方向はＸ方向であり、第２の方向は－Ｘ方向である。従って、第１の方向と第２の方向は、互いに反対の方向である。

共振器用導体層７９３，７９４の各々は、細幅部と細幅部の両側に位置する２つの幅広部とを含んでいる。共振器用導体層７９３，７９４によって構成される第２の共振器２１，２２はいずれも、ステップドインピーダンス共振器である。

次に、本実施の形態におけるフィルタ装置２特有の作用および効果について説明する。本実施の形態では、前述のように、共振器用導体層７９１，７９２の各々が、グランドに接続された複数の特定のスルーホールから遠ざかる方向に延在している。そのため、本実施の形態では、製造ばらつきに起因して共振器用導体層７９１，７９２または接続された複数の特定のスルーホールがＸ方向に平行な方向にずれた場合、共振器用導体層７９１，７９２の一方は長くなり、他方は短くなる。これにより、本実施の形態によれば、共振器用導体層の長さの変化に起因する共振器の特性の変化を相殺することができる。その結果、本実施の形態によれば、製造ばらつきに起因する第１の共振回路１０すなわちバンドパスフィルタの特性の変化を抑制することができる。

また、本実施の形態では、前述のように、グランドに接続された複数の特定のスルーホールは、積層方向Ｔと直交し且つ共振器用導体層７９１が延在する方向と共振器用導体層７９２が延在する方向の少なくとも一方と直交する方向に沿って並んだ２つのスルーホールを含んでいる。本実施の形態では特に、上記２つのスルーホールは、共振器用導体層７９１が延在する方向と共振器用導体層７９２が延在する方向の両方と直交する方向に沿って並んでいる。そのため、共振器用導体層７９１，７９２または接続された複数の特定のスルーホールがＹ方向に平行な方向にずれた場合には、共振器用導体層７９１，７９２の各々の長さはほとんど変化しない。これによっても、本実施の形態によれば、製造ばらつきに起因する第１の共振回路１０すなわちバンドパスフィルタの特性の変化を抑制することができる。

以下、シミュレーションの結果を参照して、本実施の形態の上記の効果について説明する。シミュレーションでは、実施例のモデルと比較例のモデルを用いた。実施例のモデルと比較例のモデルは、いずれも、グランド用導体層と、このグランド用導体層から延在する２つの共振器用導体層とを備えたバンドパスフィルタのモデルである。

実施例のモデルでは、本実施の形態におけるフィルタ装置２と同様に、２つの共振器用導体層は、グランド用導体層を挟むように配置され、互いに反対方向に延在している。比較例のモデルでは、２つの共振器用導体層は、グランド用導体層から同じ方向に延在している。なお、シミュレーションでは、共振器用導体層の長手方向（延在方向に平行な方向）を、実施例のモデルと比較例のモデルで同じ方向にした。シミュレーションでは、実施例のモデルにおける２つの共振器用導体層の各々の長さを７００μｍとし、比較例のモデルにおける２つの共振器用導体層の各々の長さを８５５μｍとした。

シミュレーションでは、２つの共振器用導体層を、共振器用導体層の長手方向に１５μｍずらしたときの、通過帯域の下限である低域遮断周波数のずれ量と、通過帯域の上限である高域遮断周波数のずれ量を求めた。実施例のモデルでは、２つの共振器用導体層を、共振器用導体層の長手方向に１５μｍずらすと、２つの共振器用導体層の一方は１５μｍだけ短くなり、他方は１５μｍだけ長くなる。比較例のモデルでは、２つの共振器用導体層を、共振器用導体層の長手方向に１５μｍずらすと、２つの共振器用導体層は、いずれも、１５μｍだけ短くなるか、１５μｍだけ長くなる。シミュレーションでは、２つの共振器用導体層がいずれも長くなるように、２つの共振器用導体層をずらした。

２つの共振器用導体層を上述のようにずらした場合、比較例のモデルでは、低域遮断周波数のずれ量は０．８０％であり、高域遮断周波数のずれ量は１．２５％であった。また、実施例のモデルでは、低域遮断周波数のずれ量は０．１１％であり、高域遮断周波数のずれ量は０．１１％であった。シミュレーションの結果から理解されるように、本実施の形態によれば、製造ばらつきに起因する低域遮断周波数および高域遮断周波数の変化を抑制することができる。

次に、本実施の形態に係るフィルタ回路１の周波数特性の一例を示す。図２２は、フィルタ回路１の周波数特性の一例を示す特性図である。図２３は、図２２に示した周波数特性の一部、具体的には通過帯域の近傍の周波数領域を拡大して示す特性図である。図２２および図２３において、横軸は周波数を示し、縦軸は減衰量を示している。また、図２２および図２３において、符号９３を付した曲線は挿入損失を示し、符号９４を付した曲線は反射損失を示している。

図２２および図２３に示した例では、第２の共振回路２０によるバンドエリミネーションフィルタの阻止帯域の中心周波数は、第１の共振回路１０によるバンドパスフィルタの通過帯域の低域側の周波数領域に存在する。図２２および図２３に示したように、本実施の形態によれば、通過帯域に近い周波数領域において挿入損失（減衰量）が急峻に変化する特性を得ることができる。また、通過帯域における挿入損失の大きさ（減衰量の絶対値）は、十分に小さな値となっている。

本実施の形態におけるその他の構成、作用および効果は、第１の実施の形態と同様である。

［第３の実施の形態］
次に、図２４を参照して、本発明の第３の実施の形態について説明する。図２４は、本実施の形態に係るフィルタ回路１の回路構成を示す回路図である。

本実施の形態に係るフィルタ回路１の構成は、以下の点で第１の実施の形態と異なっている。本実施の形態では、第１の実施の形態における第１のキャパシタＣ１１，Ｃ１２が設けられていない。従って、第１の共振回路１０は、ポート３，４の各々に直結している。具体的には、第１の共振回路１０の第１の共振器１１の第１端１１ａが、ポート３に直結し、第１の共振回路１０の第１の共振器１２の第１端１２ａが、ポート４に直結している。

第１の実施の形態で説明したように、共振回路とポートとの間の結合が容量結合である場合、共振回路とポートとを容量結合させるキャパシタのキャパシタンスが大きくなるに従って、結合が強くなる。ここで、共振回路とポートとを直結させた場合、高周波領域においては、実質的に、無限大のキャパシタンスによって容量結合させた場合と同じになる。そのため、本実施の形態では、第１の共振回路１０とポート３との間および第１の共振回路１０とポート４との間の各々の結合は、第１の実施の形態に比べて強くなる。また、第１の共振回路１０と２つのポート３，４との結合は、第２の共振回路２０と１つのポート３，４との結合よりも強くなる。

なお、第１の共振回路１０の構成は、第２の実施の形態と同じであってもよい。本実施の形態におけるその他の構成、作用および効果は、第１または第２の実施の形態と同様である。

［第４の実施の形態］
次に、図２５を参照して、本発明の第４の実施の形態について説明する。図２５は、本実施の形態に係るフィルタ回路１の回路構成を示す回路図である。

本実施の形態に係るフィルタ回路１の構成は、以下の点で第１の実施の形態と異なっている。本実施の形態では、第２の共振回路２０の第２の共振器２１，２２が互いに磁気結合していない。このような構成は、例えば、第２の共振器２１，２２を構成する２つの共振器用導体層間の距離を大きくすることで実現することができる。

なお、本実施の形態では、第２の共振器２１，２２の一方が設けられていなくてもよい。例えば、第２の共振器２１のみが設けられている場合、第２の共振回路２０は、ポート３のみに結合する。また、第２の共振器２２のみが設けられている場合、第２の共振回路２０は、ポート４のみに結合する。

第１の共振回路１０の構成は、第２の実施の形態と同じであってもよい。また、第３の実施の形態と同様に、第１の共振回路１０は、ポート３，４の各々に直結していてもよい。本実施の形態におけるその他の構成、作用および効果は、第１ないし第３のいずれかの実施の形態と同様である。

なお、本発明は、上記各実施の形態に限定されず、種々の変更が可能である。例えば、第１および第２の共振器の各々の数や構成は、各実施の形態に示したものに限らず、特許請求の範囲を満たすものであればよい。第１および第２の共振器の各々の数は、３つ以上であってもよい。

また、第１の共振回路１０は、バンドパスフィルタに限らず、ローパスフィルタや、ハイパスフィルタ等の他のフィルタを構成するものであってもよい。

１…フィルタ回路、２…フィルタ装置、３，４…ポート、１０…第１の共振回路、１１，１２…第１の共振器、２０…第２の共振回路、２１，２２…第２の共振器、５０…積層体、５１～６６…誘電体層、５１１，６６１…端子、５１２，６６２…グランド用導体層、Ｃ１１，Ｃ１２…第１のキャパシタ、Ｃ１３…キャパシタ、Ｃ２１，Ｃ２２…第２のキャパシタ。

Claims (8)

1. ２つのポートと、
   複数の第１の共振器を含み、回路構成上前記２つのポートの間に設けられ、前記２つのポートの両方に結合された第１の共振回路と、
   複数の第２の共振器を含み、回路構成上前記２つのポートの間に設けられ、前記２つのポートの少なくとも一方に結合された第２の共振回路とを備え、
   前記第２の共振回路と前記２つのポートとの結合は、前記第１の共振回路と前記２つのポートとの結合よりも弱いことを特徴とするフィルタ回路。
2. 更に、前記第１の共振回路と前記２つのポートとを容量結合させる２つの第１のキャパシタと、
   前記第２の共振回路と前記２つのポートとを容量結合させる少なくとも１つの第２のキャパシタとを備え、
   前記少なくとも１つの第２のキャパシタのキャパシタンスは、前記２つの第１のキャパシタの各々のキャパシタンスよりも小さいことを特徴とする請求項１記載のフィルタ回路。
3. 更に、前記第２の共振回路と前記２つのポートとを容量結合させる少なくとも１つの第２のキャパシタを備え、
   前記第１の共振回路は、前記２つのポートの少なくとも一方に直結していることを特徴とする請求項１記載のフィルタ回路。
4. 前記複数の第２の共振器は、第１の特定の共振器と、第２の特定の共振器とを含み、
   前記第１の特定の共振器は、前記２つのポートの一方に結合し、
   前記第２の特定の共振器は、前記２つのポートの他方に結合していることを特徴とする請求項１ないし３のいずれかに記載のフィルタ回路。
5. 前記第１の特定の共振器と前記第２の特定の共振器は、互いに結合することを特徴とする請求項４記載のフィルタ回路。
6. 前記複数の第２の共振器の各々は、両端開放型共振器であることを特徴とする請求項１ないし５のいずれかに記載のフィルタ回路。
7. 前記第１の共振回路は、バンドパスフィルタを構成することを特徴とする請求項１ないし６のいずれかに記載のフィルタ回路。
8. 前記第２の共振回路は、バンドエリミネーションフィルタを構成することを特徴とする請求項１ないし７のいずれかに記載のフィルタ回路。

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