JP7489199B2

JP7489199B2 - 積層型フィルタ

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Publication number: JP7489199B2
Application number: JP2020024560A
Authority: JP
Inventors: 拓也佐藤; 和寛塚本
Original assignee: TDK Corp
Current assignee: TDK Corp
Priority date: 2020-02-17
Filing date: 2020-02-17
Publication date: 2024-05-23
Anticipated expiration: 2040-02-17
Also published as: TWI764567B; US20210257984A1; TW202139595A; US11356073B2; JP2021129274A; CN113271079A

Description

本発明は、積層型フィルタに関する。

従来の積層型フィルタとして、例えば、特許文献１に記載されたものが知られている。特許文献１に記載の積層型フィルタは、素体と、素体の実装面に配置された入力端子電極及び出力端子電極と、を備える。特許文献１の積層型フィルタでは、素体内には、２つのＬＣ並列共振部と、２つのＬＣ並列共振部の間に接続されているＬＣ直列共振部と、が構成されている。

特開２０１７－７９３６２号公報

本発明の一側面は、減衰特性の向上を図ることができる積層型フィルタを提供することを目的とする。

本発明の一側面に係る積層型フィルタは、複数の絶縁体層が積層されて形成されている素体と、素体の外表面に配置されている第１端子及び第２端子と、を備え、素体内には、第１インダクタと第１キャパシタとが並列に接続されて構成されている第１ＬＣ並列共振部と、第２インダクタと第２キャパシタとが並列に接続されて構成されている第２ＬＣ並列共振部と、インダクタ及びキャパシタを含んで構成されているＬＣ回路部と、が構成されており、ＬＣ回路部は、第１端子と第２端子との間の経路において、第１ＬＣ並列共振部と第２ＬＣ並列共振部との間に接続されており、素体内において、第１ＬＣ並列共振部の第１インダクタを構成する導体パターンと、第２ＬＣ並列共振部の第２インダクタを構成する導体パターンと、の間には、ＬＣ回路部のインダクタを構成する導体パターンは配置されておらず、第１ＬＣ並列共振部の第１インダクタと第２ＬＣ並列共振部の第２インダクタとが磁気結合している。

本発明の一側面に係る積層型フィルタでは、素体内において、第１ＬＣ並列共振部の第１インダクタを構成する導体パターンと、第２ＬＣ並列共振部の第２インダクタを構成する導体パターンと、の間には、ＬＣ回路部のインダクタを構成する導体パターンは配置されていない。このように、積層型フィルタでは、第１ＬＣ並列共振部と第２ＬＣ並列共振部との間にＬＣ回路部のインダクタを配置しないため、第１ＬＣ並列共振部と第２ＬＣ並列共振部との間の距離を短くすることができる。これにより、積層型フィルタでは、第１インダクタと第２インダクタとの磁気結合を強くすることができる。そのため、積層型フィルタでは、第１ＬＣ並列共振部の減衰ピーク（減衰極）と第２ＬＣ並列共振部の減衰ピークとの距離を離すことができる。したがって、積層型フィルタでは、減衰を急峻にすることができる。その結果、積層型フィルタでは、減衰特性の向上を図ることができる。

一実施形態においては、ＬＣ回路部は、第３インダクタと第３キャパシタとが直列に接続されて構成されている第１ＬＣ直列共振部と、第４インダクタと第４キャパシタとが直列に接続されて構成されている第２ＬＣ直列共振部と、を含んで構成されており、素体内において、第１ＬＣ直列共振部及び第２ＬＣ直列共振部は、第１ＬＣ並列共振部及び第２ＬＣ並列共振部を間に挟む位置に配置され、第１ＬＣ並列共振部及び第２ＬＣ並列共振部よりも外側に離間して配置されていてもよい。この構成では、第１ＬＣ並列共振部の第１インダクタと第２ＬＣ並列共振部の第２インダクタとの磁気結合に比べて、第１ＬＣ直列共振部の第３インダクタと第２ＬＣ直列共振部の第４インダクタとの磁気結合が弱くなる。これにより、積層型フィルタでは、周波数の狭帯域で減衰が深いフィルタを実現することが可能となる。したがって、積層型フィルタでは、減衰特性の向上を図ることができる。

一実施形態においては、第１インダクタ、第２インダクタ、第３インダクタ及び第４インダクタのそれぞれは、導体パターン及びスルーホール導体で構成されていてもよい。

一実施形態においては、第１ＬＣ並列共振部、第２ＬＣ並列共振部及びＬＣ回路部を含んで構成されているバンドパスフィルタを有するマルチプレクサであってもよい。この構成では、積層型フィルタをマルチプレクサとして機能させることができる。

本発明の一側面によれば、減衰特性の向上を図ることができる。

図１は、一実施形態に係る積層型フィルタの斜視図である。図２は、積層型フィルタの分解斜視図である。図３は、積層型フィルタの等価回路図である。図４は、積層型フィルタの内部構成を示す図である。図５は、減衰特性を示す図である。

以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、図面の説明において同一又は相当要素には同一符号を付し、重複する説明は省略する。

図１に示されるように、積層型フィルタ１は、素体２と、第１端子電極（第１端子）３と、第２端子電極（第２端子）４と、第１グランド電極５と、第２グランド電極６と、第３グランド電極７と、第４グランド電極８と、を備えている。積層型フィルタ１は、特定の周波数帯域の信号を通過させると共に、特定の周波数帯域以外の周波数帯域の信号を通過させない（減衰させる）バントパスフィルタである。積層型フィルタ１は、第１端子電極３及び第２端子電極４がそれぞれ信号ラインに接続されると共に、第１グランド電極５、第２グランド電極６、第３グランド電極７及び第４グランド電極８がそれぞれグランドに接続されるように、電子機器（例えば、回路基板又は電子基板など）に実装される。

素体２は、直方体形状を呈している。素体２は、その外表面として、互いに対向する長方形状の第１主面２ａ及び第２主面２ｂと、互いに対向する第１側面２ｃ及び第２側面２ｄと、互いに対向する第１端面（側面）２ｅ及び第２端面（側面）２ｆと、を有している。素体２の第２主面２ｂは、電子機器に対向する実装面を構成する。

第１端面２ｅと第２端面２ｆとの対向方向、すなわち、素体２の長手方向が、第１方向Ｄ１である。第１側面２ｃと第２側面２ｄとの対向方向、すなわち、素体２の幅方向が、第２方向Ｄ２である。第１主面２ａと第２主面２ｂとの対向方向が、第３方向Ｄ３である。直方体形状には、角部及び稜線部が面取りされている直方体の形状、及び、角部及び稜線部が丸められている直方体の形状が含まれる。素体２は、例えば、長さＬが１．６ｍｍ、幅Ｗが０．８ｍｍ、高さＴが０．７ｍｍ程度である。

図２に示されるように、素体２は、誘電体セラミック（ＢａＴｉＯ_３系セラミック又はガラスセラミック等）からなる。素体２は、複数の誘電体層（絶縁体層）９ａ～９ｓの積層によって構成されている。各誘電体層９ａ～９ｓは、例えば、誘電体材料（ＢａＴｉＯ_３系材料、Ｂａ(Ｔｉ，Ｚｒ)Ｏ_３系材料、（Ｂａ，Ｃａ）ＴｉＯ_３系材料、ガラス材料、又はアルミナ材料など）を含むセラミックグリーンシートの焼結体から構成される。誘電体層９ａ～９ｓのうち、誘電体層９ａ及び９ｓは、保護層として素体２の最表層に配置されている。実際の素体２では、各誘電体層９ａ～９ｓは、層間の境界が視認できない程度に一体化されている。素体２の高さ方向、すなわち第１主面２ａと第２主面２ｂとが対向している方向は、複数の誘電体層９ａ～９ｓが積層されている方向（以下、単に「積層方向」と称する。）と一致する。

誘電体層９ｂには、第１コイル導体（導体パターン）１０と、第２コイル導体１１と、第３コイル導体１２と、第４コイル導体１３と、が配置されている。第１コイル導体１０、第２コイル導体１１、第３コイル導体１２及び第４コイル導体１３は、導電材（例えば、Ａｇ又はＰｄなど）を含んでいる。第１コイル導体１０、第２コイル導体１１、第３コイル導体１２及び第４コイル導体１３は、導電性材料（例えば、Ａｇ粉末又はＰｄ粉末など）を含む導電性ペーストの焼結体として構成される。以下、コイル導体は、同様に形成されている。

第１コイル導体１０は、略直線状（略Ｉ字状）を呈している。第１コイル導体１０は、誘電体層９ｂにおいて素体２の第２端面２ｆ側に配置されている。第１コイル導体１０は、当該第１コイル導体１０の長手方向が素体２の第２方向Ｄ２に沿うように配置されている。第２コイル導体１１は、略直線状を呈している。第２コイル導体１１は、誘電体層９ｂの中央部側に配置されている。第２コイル導体１１は、当該第２コイル導体１１の長手方向が素体２の第２方向Ｄ２に沿うように配置されている。

第３コイル導体１２は、略直線状を呈している。第３コイル導体１２は、誘電体層９ｂの中央部側に配置されている。第３コイル導体１２は、当該第３コイル導体１２の長手方向が素体２の第２方向Ｄ２に沿うように配置されている。第４コイル導体１３は、略直線状を呈している。第４コイル導体１３は、誘電体層９ｂにおいて素体２の第１端面２ｅ側に配置されている。第４コイル導体１３は、当該第４コイル導体１３の長手方向が素体２の第２方向Ｄ２に沿うように配置されている。

誘電体層９ｃには、第５コイル導体１４と、第６コイル導体１５と、第７コイル導体１６と、第８コイル導体１７と、が配置されている。第５コイル導体１４は、第１コイル導体１０と同様の構成を有している。第５コイル導体１４は、積層方向において第１コイル導体１０と重なる位置に配置されている。第５コイル導体１４は、スルーホール導体Ｈ１及びスルーホール導体Ｈ２を介して第１コイル導体１０と電気的に接続されている。

第６コイル導体１５は、第２コイル導体１１と同様の構成を有している。第６コイル導体１５は、積層方向において第２コイル導体１１と重なる位置に配置されている。第６コイル導体１５は、スルーホール導体Ｈ３及びスルーホール導体Ｈ４を介して第２コイル導体１１と電気的に接続されている。

第７コイル導体１６は、第３コイル導体１２と同様の構成を有している。第７コイル導体１６は、積層方向において第３コイル導体１２と重なる位置に配置されている。第７コイル導体１６は、スルーホール導体Ｈ５及びスルーホール導体Ｈ６を介して第３コイル導体１２と電気的に接続されている。

第８コイル導体１７は、第４コイル導体１３と同様の構成を有している。第８コイル導体１７は、積層方向において第４コイル導体１３と重なる位置に配置されている。第８コイル導体１７は、スルーホール導体Ｈ７及びスルーホール導体Ｈ８を介して第４コイル導体１３と電気的に接続されている。

誘電体層９ｄには、第９コイル導体１８と、第１０コイル導体１９と、第１１コイル導体２０と、第１２コイル導体２１と、が配置されている。第９コイル導体１８は、第１コイル導体１０と同様の構成を有している。第９コイル導体１８は、積層方向において第５コイル導体１４と重なる位置に配置されている。第９コイル導体１８は、スルーホール導体Ｈ１及びスルーホール導体Ｈ２を介して第５コイル導体１４と電気的に接続されている。

第１０コイル導体１９は、第２コイル導体１１と同様の構成を有している。第１０コイル導体１９は、積層方向において第６コイル導体１５と重なる位置に配置されている。第１０コイル導体１９は、スルーホール導体Ｈ３及びスルーホール導体Ｈ４を介して第６コイル導体１５と電気的に接続されている。

第１１コイル導体２０は、第３コイル導体１２と同様の構成を有している。第１１コイル導体２０は、積層方向において第７コイル導体１６と重なる位置に配置されている。第１１コイル導体２０は、スルーホール導体Ｈ５及びスルーホール導体Ｈ６を介して第７コイル導体１６と電気的に接続されている。

第１２コイル導体２１は、第４コイル導体１３と同様の構成を有している。第１２コイル導体２１は、積層方向において第８コイル導体１７と重なる位置に配置されている。第１２コイル導体２１は、スルーホール導体Ｈ７及びスルーホール導体Ｈ８を介して第８コイル導体１７と電気的に接続されている。

誘電体層９ｅには、ビア導体２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅ，２２ｆ，２２ｇ，２２ｈが配置されている。ビア導体２２ａは、スルーホール導体Ｈ１と積層方向において重なる位置に配置され、スルーホール導体Ｈ１と電気的に接続されている。ビア導体２２ｂは、スルーホール導体Ｈ２と積層方向において重なる位置に配置され、スルーホール導体Ｈ２と電気的に接続されている。ビア導体２２ｃは、スルーホール導体Ｈ３と積層方向において重なる位置に配置され、スルーホール導体Ｈ３と電気的に接続されている。ビア導体２２ｄは、スルーホール導体Ｈ４と積層方向において重なる位置に配置され、スルーホール導体Ｈ４と電気的に接続されている。

ビア導体２２ｅは、スルーホール導体Ｈ５と積層方向において重なる位置に配置され、スルーホール導体Ｈ５と電気的に接続されている。ビア導体２２ｆは、スルーホール導体Ｈ６と積層方向において重なる位置に配置され、スルーホール導体Ｈ６と電気的に接続されている。ビア導体２２ｇは、スルーホール導体Ｈ７と積層方向において重なる位置に配置され、スルーホール導体Ｈ７と電気的に接続されている。ビア導体２２ｈは、スルーホール導体Ｈ８と積層方向において重なる位置に配置され、スルーホール導体Ｈ８と電気的に接続されている。

誘電体層９ｆには、ビア導体２３ａ，２３ｂ，２３ｃ，２３ｄ，２３ｅ，２３ｆ，２３ｇ，２３ｈが配置されている。誘電体層９ｇには、ビア導体２４ａ，２４ｂ，２４ｃ，２４ｄ，２４ｅ，２４ｆ，２４ｇ，２４ｈが配置されている。誘電体層９ｈには、ビア導体２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅ，２５ｆ，２５ｇ，２５ｈが配置されている。誘電体層９ｉには、ビア導体２６ａ，２６ｂ，２６ｃ，２６ｄ，２６ｅ，２６ｆ，２６ｇ，２６ｈが配置されている。

ビア導体２３ａ，２４ａ，２５ａ，２６ａは、スルーホール導体Ｈ１と積層方向において重なる位置に配置され、スルーホール導体Ｈ１と電気的に接続されている。ビア導体２３ｂ，２４ｂ，２５ｂ，２６ｂは、スルーホール導体Ｈ２と積層方向において重なる位置に配置され、スルーホール導体Ｈ２と電気的に接続されている。ビア導体２３ｃ，２４ｃ，２５ｃ，２６ｃは、スルーホール導体Ｈ３と積層方向において重なる位置に配置され、スルーホール導体Ｈ３と電気的に接続されている。ビア導体２３ｄ，２４ｄ，２５ｄ，２６ｄは、スルーホール導体Ｈ４と積層方向において重なる位置に配置され、スルーホール導体Ｈ４と電気的に接続されている。

ビア導体２３ｅ，２４ｅ，２５ｅ，２６ｅは、スルーホール導体Ｈ５と積層方向において重なる位置に配置され、スルーホール導体Ｈ５と電気的に接続されている。ビア導体２３ｆ，２４ｆ，２５ｆ，２６ｆは、スルーホール導体Ｈ６と積層方向において重なる位置に配置され、スルーホール導体Ｈ６と電気的に接続されている。ビア導体２３ｇ，２４ｇ，２５ｇ，２６ｇは、スルーホール導体Ｈ７と積層方向において重なる位置に配置され、スルーホール導体Ｈ７と電気的に接続されている。ビア導体２３ｈ，２４ｈ，２５ｈ，２６ｈは、スルーホール導体Ｈ８と積層方向において重なる位置に配置され、スルーホール導体Ｈ８と電気的に接続されている。

誘電体層９ｊには、第１内部電極２７と、ビア導体２８ａ，２８ｂ，２８ｃ，２８ｄ，２８ｅ，２８ｆ，２８ｇ，２８ｈが配置されている。第１内部電極２７は、長方形状を呈している。第１内部電極２７は、当該第１内部電極２７の長手方向が素体２の第１方向Ｄ１に沿うように配置されている。第１内部電極２７は、導電材（例えば、Ａｇ又はＰｄなど）を含んでいる。第１内部電極２７は、導電性材料（例えば、Ａｇ粉末又はＰｄ粉末など）を含む導電性ペーストの焼結体として構成される。以下、内部電極は、同様に形成されている。

ビア導体２８ａは、スルーホール導体Ｈ１と積層方向において重なる位置に配置され、スルーホール導体Ｈ１と電気的に接続されている。ビア導体２８ｂは、スルーホール導体Ｈ２と積層方向において重なる位置に配置され、スルーホール導体Ｈ２と電気的に接続されている。ビア導体２８ｃは、スルーホール導体Ｈ３と積層方向において重なる位置に配置され、スルーホール導体Ｈ３と電気的に接続されている。ビア導体２８ｄは、スルーホール導体Ｈ４と積層方向において重なる位置に配置され、スルーホール導体Ｈ４と電気的に接続されている。

ビア導体２８ｅは、スルーホール導体Ｈ５と積層方向において重なる位置に配置され、スルーホール導体Ｈ５と電気的に接続されている。ビア導体２８ｆは、スルーホール導体Ｈ６と積層方向において重なる位置に配置され、スルーホール導体Ｈ６と電気的に接続されている。ビア導体２８ｇは、スルーホール導体Ｈ７と積層方向において重なる位置に配置され、スルーホール導体Ｈ７と電気的に接続されている。ビア導体２８ｈは、スルーホール導体Ｈ８と積層方向において重なる位置に配置され、スルーホール導体Ｈ８と電気的に接続されている。

誘電体層９ｋには、ビア導体２９ａ，２９ｂ，２９ｃ，２９ｄ，２９ｅ，２９ｆ，２９ｇ，２９ｈが配置されている。誘電体層９ｌには、ビア導体３０ａ，３０ｂ，３０ｃ，３０ｄ，３０ｅ，３０ｆ，３０ｇ，３０ｈが配置されている。

ビア導体２９ａ，３０ａは、スルーホール導体Ｈ１と積層方向において重なる位置に配置され、スルーホール導体Ｈ１と電気的に接続されている。ビア導体２９ｂ，３０ｂは、スルーホール導体Ｈ２と積層方向において重なる位置に配置され、スルーホール導体Ｈ２と電気的に接続されている。ビア導体２９ｃ，３０ｃは、スルーホール導体Ｈ３と積層方向において重なる位置に配置され、スルーホール導体Ｈ３と電気的に接続されている。ビア導体２９ｄ，３０ｄは、スルーホール導体Ｈ４と積層方向において重なる位置に配置され、スルーホール導体Ｈ４と電気的に接続されている。

ビア導体２９ｅ，３０ｅは、スルーホール導体Ｈ５と積層方向において重なる位置に配置され、スルーホール導体Ｈ５と電気的に接続されている。ビア導体２９ｆ，３０ｆは、スルーホール導体Ｈ６と積層方向において重なる位置に配置され、スルーホール導体Ｈ６と電気的に接続されている。ビア導体２９ｇ，３０ｇは、スルーホール導体Ｈ７と積層方向において重なる位置に配置され、スルーホール導体Ｈ７と電気的に接続されている。ビア導体２９ｈ，３０ｈは、スルーホール導体Ｈ８と積層方向において重なる位置に配置され、スルーホール導体Ｈ８と電気的に接続されている。

誘電体層９ｍには、第２内部電極３１と、第３内部電極３２と、ビア導体３３ａ，３３ｂ，３３ｃ，３３ｄ，３３ｅ，３３ｆと、が配置されている。第２内部電極３１は、誘電体層９ｍにおいて第２端面２ｆ側で且つ第２側面２ｄ側に配置されている。第２内部電極３１は、本体部３１ａと、本体部３１ａの一端から延在する引出部３１ｂと、を有している。本体部３１ａは、略矩形状を呈している。引出部３１ｂは、本体部３１ａの一辺から素体２の第２端面２ｆに向かって延在している。本体部３１ａは、スルーホール導体Ｈ４と積層方向において重なる位置に配置され、スルーホール導体Ｈ４と電気的に接続されている。

第３内部電極３２は、誘電体層９ｍにおいて第１端面２ｅ側で且つ第２側面２ｄ側に配置されている。第３内部電極３２は、本体部３２ａと、本体部３２ａの一端から延在する引出部３２ｂと、を有している。本体部３２ａは、略矩形状を呈している。引出部３２ｂは、本体部３２ａの一辺から素体２の第１端面２ｅに向かって延在している。本体部３２ａは、スルーホール導体Ｈ６と積層方向において重なる位置に配置され、スルーホール導体Ｈ６と電気的に接続されている。

ビア導体３３ａは、スルーホール導体Ｈ１と積層方向において重なる位置に配置され、スルーホール導体Ｈ１と電気的に接続されている。ビア導体３３ｂは、スルーホール導体Ｈ２と積層方向において重なる位置に配置され、スルーホール導体Ｈ２と電気的に接続されている。ビア導体３３ｃは、スルーホール導体Ｈ３と積層方向において重なる位置に配置され、スルーホール導体Ｈ３と電気的に接続されている。ビア導体３３ｄは、スルーホール導体Ｈ４と積層方向において重なる位置に配置され、スルーホール導体Ｈ４と電気的に接続されている。ビア導体３３ｅは、スルーホール導体Ｈ５と積層方向において重なる位置に配置され、スルーホール導体Ｈ５と電気的に接続されている。ビア導体３３ｆは、スルーホール導体Ｈ６と積層方向において重なる位置に配置され、スルーホール導体Ｈ６と電気的に接続されている。

誘電体層９ｎには、第４内部電極３４と、第５内部電極３５と、ビア導体３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅ，３６ｆと、が配置されている。第４内部電極３４は、誘電体層９ｎにおいて第２端面２ｆ側に配置されている。第４内部電極３４は、略矩形状を呈している。第４内部電極３４は、スルーホール導体Ｈ３と積層方向において重なる位置に配置され、スルーホール導体Ｈ３と電気的に接続されている。第５内部電極３５は、誘電体層９ｎにおいて第１端面２ｅ側に配置されている。第５内部電極３５は、略矩形状を呈している。第５内部電極３５は、スルーホール導体Ｈ５と積層方向において重なる位置に配置され、スルーホール導体Ｈ５と電気的に接続されている。

ビア導体３６ａは、スルーホール導体Ｈ１と積層方向において重なる位置に配置され、スルーホール導体Ｈ１と電気的に接続されている。ビア導体３６ｂは、スルーホール導体Ｈ２と積層方向において重なる位置に配置され、スルーホール導体Ｈ２と電気的に接続されている。ビア導体３６ｃは、第２内部電極３１の引出部３１ｂと積層方向において重なる位置に配置され、スルーホール導体Ｈ９によって第２内部電極３１と電気的に接続されている。ビア導体３６ｄは、スルーホール導体Ｈ７と積層方向において重なる位置に配置され、スルーホール導体Ｈ７と電気的に接続されている。ビア導体３６ｅは、スルーホール導体Ｈ８と積層方向において重なる位置に配置され、スルーホール導体Ｈ８と電気的に接続されている。ビア導体３６ｆは、第３内部電極３２の引出部３２ｂと積層方向において重なる位置に配置され、スルーホール導体Ｈ１０によって第３内部電極３２と電気的に接続されている。

誘電体層９ｏには、第６内部電極３７と、第７内部電極３８と、ビア導体３９ａ，３９ｂ，３９ｃ，３９ｄ，３９ｅ，３９ｆと、が配置されている。第６内部電極３７は、誘電体層９ｏにおいて第２端面２ｆ側に配置されている。第６内部電極３７は、全体として略Ｌ字形状を呈している。第６内部電極３７は、第１電極部３７ａと、第１電極部３７ａの一端から延在する第２電極部３７ｂと、第１電極部３７ａの一端から延在する引出部３７ｃと、を有している。引出部３７ｃは、スルーホール導体Ｈ２と積層方向において重なる位置に配置され、スルーホール導体Ｈ２と電気的に接続されている。

第７内部電極３８は、誘電体層９ｏにおいて第１端面２ｅ側に配置されている。第７内部電極３８は、全体として略Ｌ字形状を呈している。第７内部電極３８は、第１電極部３８ａと、第１電極部３８ａの一端から延在する第２電極部３８ｂと、第１電極部３８ａの一端から延在する引出部３７ｃと、を有している。引出部３８ｃは、スルーホール導体Ｈ８と積層方向において重なる位置に配置され、スルーホール導体Ｈ８と電気的に接続されている。

ビア導体３９ａは、スルーホール導体Ｈ１と積層方向において重なる位置に配置され、スルーホール導体Ｈ１と電気的に接続されている。ビア導体３９ｂは、スルーホール導体Ｈ９と積層方向において重なる位置に配置され、スルーホール導体Ｈ９と電気的に接続されている。ビア導体３９ｃは、スルーホール導体Ｈ１１と積層方向において重なる位置に配置され、スルーホール導体Ｈ１１によって第４内部電極３４と電気的に接続されている。ビア導体３９ｄは、スルーホール導体Ｈ１２と積層方向において重なる位置に配置され、スルーホール導体Ｈ１２によって第５内部電極３５と電気的に接続されている。ビア導体３９ｅは、スルーホール導体Ｈ１０と積層方向において重なる位置に配置され、スルーホール導体Ｈ１０と電気的に接続されている。ビア導体３９ｆは、スルーホール導体Ｈ７と積層方向において重なる位置に配置され、スルーホール導体Ｈ７と電気的に接続されている。

誘電体層９ｐには、第８内部電極４０と、第９内部電極４１と、第１０内部電極４２と、第１１内部電極４３と、ビア導体４４ａ，４４ｂ，４４ｃ，４４ｄと、が配置されている。第８内部電極４０は、誘電体層９ｐにおいて第２端面２ｆ側で且つ第１側面２ｃ側に配置されている。第８内部電極４０は、凸形状を呈している。第８内部電極４０は、スルーホール導体Ｈ１１と積層方向において重なる位置に配置され、スルーホール導体Ｈ１１と電気的に接続されている。第９内部電極４１は、誘電体層９ｐにおいて第１端面２ｅ側で且つ第１側面２ｃ側に配置されている。第９内部電極４１は、凸形状を呈している。第９内部電極４１は、スルーホール導体Ｈ１２と積層方向において重なる位置に配置され、スルーホール導体Ｈ１２と電気的に接続されている。

第１０内部電極４２は、誘電体層９ｐにおいて第２側面２ｄ側に配置されている。第１０内部電極４２は、略Ｌ字形状を呈している。第１０内部電極４２の端部は、第７内部電極３８の第１電極部３８ａと積層方向において重なる位置に配置され、スルーホール導体Ｈ１３によって第７内部電極３８と電気的に接続されている。第１１内部電極４３は、誘電体層９ｐにおいて第２側面２ｄ側に配置されている。第１１内部電極４３は、略Ｌ字形状を呈している。第１１内部電極４３の端部は、第６内部電極３７の第１電極部３７ａと積層方向において重なる位置に配置され、スルーホール導体Ｈ１４によって第６内部電極３７と電気的に接続されている。

ビア導体４４ａは、スルーホール導体Ｈ１と積層方向において重なる位置に配置され、スルーホール導体Ｈ１と電気的に接続されている。ビア導体４４ｂは、スルーホール導体Ｈ９と積層方向において重なる位置に配置され、スルーホール導体Ｈ９と電気的に接続されている。ビア導体４４ｃは、スルーホール導体Ｈ７と積層方向において重なる位置に配置され、スルーホール導体Ｈ７と電気的に接続されている。ビア導体４４ｄは、スルーホール導体Ｈ１０と積層方向において重なる位置に配置され、スルーホール導体Ｈ１０と電気的に接続されている。

誘電体層９ｑには、第１２内部電極４５と、第１３内部電極４６と、第１４内部電極４７と、ビア導体４８ａ，４８ｂと、が配置されている。第１２内部電極４５は、誘電体層９ｑにおいて第１側面２ｃ側に配置されている。第１２内部電極４５は、素体２の第１方向Ｄ１に沿って延在している。第１２内部電極４５は、スルーホール導体Ｈ１及びスルーホール導体Ｈ７と積層方向において重なる位置に配置され、スルーホール導体Ｈ１及びスルーホール導体Ｈ７と電気的に接続されている。第１３内部電極４６は、誘電体層９ｑにおいて第２端面２ｆ側で且つ第２側面２ｄ側に配置されている。第１３内部電極４６は、矩形状を呈している。第１４内部電極４７は、誘電体層９ｑにおいて第１端面２ｅ側で且つ第２側面２ｄ側に配置されている。第１４内部電極４７は、矩形状を呈している。

ビア導体４８ａは、スルーホール導体Ｈ９と積層方向において重なる位置に配置され、スルーホール導体Ｈ９と電気的に接続されている。ビア導体４８ｂは、スルーホール導体Ｈ１０と積層方向において重なる位置に配置され、スルーホール導体Ｈ１０と電気的に接続されている。

誘電体層９ｒには、第１接続導体４９と、第２接続導体５０と、第３接続導体５１と、ビア導体５２ａ，５２ｂと、が配置されている。第１接続導体４９は、誘電体層９ｒにおいて第２端面２ｆ側で且つ第１側面２ｃ側に配置されている。第１接続導体４９は、直線状を呈している。第１接続導体４９は、第１２内部電極４５と積層方向において重なる位置に配置され、スルーホール導体Ｈ１５によって第１２内部電極４５と電気的に接続されている。第１接続導体４９は、第３グランド電極７と積層方向において重なる位置に配置され、スルーホール導体Ｈ１７によって第３グランド電極７と電気的に接続されている。

第２接続導体５０は、誘電体層９ｒにおいて第１端面２ｅ側で且つ第１側面２ｃ側に配置されている。第２接続導体５０は、直線状を呈している。第２接続導体５０は、第１２内部電極４５と積層方向において重なる位置に配置され、スルーホール導体Ｈ１６によって第１２内部電極４５と電気的に接続されている。第２接続導体５０は、第４グランド電極８と積層方向において重なる位置に配置され、スルーホール導体Ｈ１８によって第４グランド電極８と電気的に接続されている。

第３接続導体５１は、誘電体層９ｒにおいて第２側面２ｄ側に配置されている。第３接続導体５１は、長方形状を呈している。第３接続導体５１は、第１３内部電極４６及び第１グランド電極５と積層方向において重なる位置に配置され、スルーホール導体Ｈ１９によって第１３内部電極４６及び第１グランド電極５と電気的に接続されている。第３接続導体５１は、第１４内部電極４７及び第２グランド電極６と積層方向において重なる位置に配置され、スルーホール導体Ｈ２０によって第１４内部電極４７及び第２グランド電極６と電気的に接続されている。

ビア導体５２ａは、スルーホール導体Ｈ９と積層方向において重なる位置に配置され、スルーホール導体Ｈ９と電気的に接続されている。ビア導体５２ａは、スルーホール導体Ｈ９によって、第１端子電極３と電気的に接続されている。ビア導体５２ｂは、スルーホール導体Ｈ１０と積層方向において重なる位置に配置され、スルーホール導体Ｈ１０と電気的に接続されている。ビア導体５２ｂは、スルーホール導体Ｈ１０によって、第２端子電極４と電気的に接続されている。

図１に示されるように、第１端子電極３及び第２端子電極４は、素体２の第２主面２ｂに配置されている。第１端子電極３及び第２端子電極４のそれぞれは、長方形状を呈している。第１端子電極３は、第２主面２ｂの第２端面２ｆ側に位置し、当該第１端子電極３の長手方向が素体２の第２方向Ｄ２に沿うように配置されている。第２端子電極４は、第２主面２ｂの第１端面２ｅ側に位置し、当該第２端子電極４の長手方向が素体２の第２方向Ｄ２に沿うように配置されている。第１端子電極３と第２端子電極４とは、素体２の第１方向Ｄ１において所定の間隔をあけて配置されている。

第１グランド電極５、第２グランド電極６、第３グランド電極７及び第４グランド電極８は、素体２の第２主面２ｂに配置されている。第１グランド電極５、第２グランド電極６、第３グランド電極７及び第４グランド電極８のそれぞれは、長方形状を呈している。第１グランド電極５及び第２グランド電極６は、第１端子電極３と第２端子電極４との間に配置されている。第１グランド電極５及び第２グランド電極６は、第２主面２ｂの第２側面２ｄ側に配置されている。第１グランド電極５は、第２主面２ｂの第２端面２ｆ側に配置されている。第２グランド電極６は、第２主面２ｂの第１端面２ｅ側に配置されている。第１グランド電極５と第２グランド電極６とは、素体２の第１方向Ｄ１において所定の間隔をあけて配置されている。

第３グランド電極７及び第４グランド電極８は、第１端子電極３と第２端子電極４との間に配置されている。第３グランド電極７及び第４グランド電極８は、第２主面２ｂの第１側面２ｃ側に配置されている。第３グランド電極７は、第２主面２ｂの第２端面２ｆ側に配置されている。第３グランド電極７は、第１グランド電極５と素体２の第２方向Ｄ２において所定の間隔をあけて配置されている。第４グランド電極８は、第２主面２ｂの第１端面２ｅ側に配置されている。第４グランド電極８は、第２グランド電極６と素体２の第２方向Ｄ２において所定の間隔をあけて配置されている。第３グランド電極７と第４グランド電極８とは、素体２の第１方向Ｄ１において所定の間隔をあけて配置されている。

第１端子電極３、第２端子電極４、第１グランド電極５、第２グランド電極６、第３グランド電極７及び第４グランド電極８は、導電材（例えば、Ａｇ又はＰｄなど）を含んでいる。第１端子電極３、第２端子電極４、第１グランド電極５、第２グランド電極６、第３グランド電極７及び第４グランド電極８は、導電性材料（例えば、Ａｇ粉末又はＰｄ粉末など）を含む導電性ペーストの焼結体として構成される。第１端子電極３、第２端子電極４、第１グランド電極５、第２グランド電極６、第３グランド電極７及び第４グランド電極８の表面にはめっき層が形成されている。めっき層は、例えば電気めっきにより形成される。めっき層は、Ｃｕめっき層、Ｎｉめっき層、及びＳｎめっき層からなる層構造、又は、Ｎｉめっき層及びＳｎめっき層からなる層構造などを有する。

図３に示されるように、積層型フィルタ１は、信号が入出力される第１ポートＰｏｒｔ１と、信号が入出力される第２ポートＰｏｒｔ２と、第１ＬＣ並列共振部ＲＰ１と、第２ＬＣ並列共振部ＲＰ２と、第１ＬＣ直列共振部（ＬＣ回路部）ＲＳ１と、第２ＬＣ直列共振部（ＬＣ回路部）ＲＳ２と、を含んでいる。積層型フィルタ１は、グランドＧｎｄ１と、グランドＧｎｄ２と、グランドＧｎｄ３と、グランドＧｎｄ４と、グランドＧｎｄ５と、グランドＧｎｄ６と、を含んでいる。各共振部は、共振器又は共振回路と言い換えることもできる。

第１ポートＰｏｒｔ１は、第１端子電極３により構成されている。第２ポートＰｏｒｔ２は、第２端子電極４により構成されている。グランドＧｎｄ１は、第３グランド電極７により構成されている。グランドＧｎｄ２は、第３グランド電極７により構成されている。グランドＧｎｄ３は、第４グランド電極８により構成されている。グランドＧｎｄ４は、第４グランド電極８により構成されている。グランドＧｎｄ５は、第１グランド電極５により構成されている。グランドＧｎｄ６は、第２グランド電極６により構成されている。

第１ＬＣ並列共振部ＲＰ１は、第１インダクタＬｉｎ１及び第１キャパシタＣｉｎ１を含んで構成されている。第１インダクタＬｉｎ１と第１キャパシタＣｉｎ１とは、並列に接続されている。第１ＬＣ並列共振部ＲＰ１の一端部は、第１ポートＰｏｒｔ１に接続されている。第１インダクタＬｉｎ１は、第２コイル導体１１、第６コイル導体１５、第１０コイル導体１９、ビア導体２２ｃ，２３ｃ，２４ｃ，２５ｃ，２６ｃ，２８ｃ，２９ｃ，３０ｃ、ビア導体２２ｄ，２３ｄ，２４ｄ，２５ｄ，２６ｄ，２８ｄ，２９ｄ，３０ｄ、及び、スルーホール導体Ｈ３及びＨ４を含んで構成されている。第１キャパシタＣｉｎ１は、第２内部電極３１及び第４内部電極３４により構成されている。

第２ＬＣ並列共振部ＲＰ２は、第２インダクタＬｉｎ２及び第２キャパシタＣｉｎ２を含んで構成されている。第２インダクタＬｉｎ２と第２キャパシタＣｉｎ２とは、並列に接続されている。第２ＬＣ並列共振部ＲＰ２の一端部は、第２ポートＰｏｒｔ２に接続されている。第２インダクタＬｉｎ２は、第３コイル導体１２、第７コイル導体１６、第１１コイル導体２０、ビア導体２２ｅ，２３ｅ，２４ｅ，２５ｅ，２６ｅ，２８ｅ，２９ｅ，３０ｅ，３３ｄ、ビア導体２２ｆ，２３ｆ，２４ｆ，２５ｆ，２６ｆ，２８ｆ，２９ｆ，３０ｆ、及び、スルーホール導体Ｈ５及びＨ６を含んで構成されている。第２キャパシタＣｉｎ２は、第３内部電極３２及び第５内部電極３５により構成されている。

第１ＬＣ直列共振部ＲＳ１は、第３インダクタＬｇ１及び第３キャパシタＣｇ１を含んで構成されている。第１ＬＣ直列共振部ＲＳ１の一端部は、グランドＧｎｄ２に接続されており、第１ＬＣ直列共振部ＲＳ１の他端部は、グランドＧｎｄ５に接続されている。第３インダクタＬｇ１と第３キャパシタＣｇ１とは、直列に接続されている。

第３インダクタＬｇ１は、第１コイル導体１０、第５コイル導体１４、第９コイル導体１８、ビア導体２２ａ，２３ａ，２４ａ，２５ａ，２６ａ，２８ａ，２９ａ，３０ａ，３３ａ，３６ａ，３９ａ，４４ａ、ビア導体２２ｂ，２３ｂ，２４ｂ，２５ｂ，２６ｂ，２８ｂ，２９ｂ，３０ｂ，３３ｂ，３６ｂ、及び、スルーホール導体Ｈ１及びＨ２を含んで構成されている。第３キャパシタＣｇ１は、第１１内部電極４３及び第１４内部電極４７により構成されている。

第２ＬＣ直列共振部ＲＳ２は、第４インダクタＬｇ２及び第４キャパシタＣｇ２を含んで構成されている。第２ＬＣ直列共振部ＲＳ２の一端部は、グランドＧｎｄ３に接続されており、第２ＬＣ直列共振部ＲＳ２の他端部は、グランドＧｎｄ６に接続されている。第４インダクタＬｇ２と第４キャパシタＣｇ２とは、直列に接続されている。

第４インダクタＬｇ２は、第４コイル導体１３、第８コイル導体１７、第１２コイル導体２１、ビア導体２２ｇ，２３ｇ，２４ｇ，２５ｇ，２６ｇ，２８ｇ，２９ｇ，３０ｇ，３３ｅ，３６ｄ，３９ｆ，４４ｃ、ビア導体２２ｈ，２３ｈ，２４ｈ，２５ｈ，２６ｈ，２８ｈ，２９ｈ，３０ｈ，３３ｆ，３６ｅ、及び、スルーホール導体Ｈ７及びＨ８を含んで構成されている。第４キャパシタＣｇ２は、第１０内部電極４２及び第１３内部電極４６により構成されている。

キャパシタＣｔ１は、第１ＬＣ並列共振部ＲＰ１とグランドＧｎｄ１との間に配置されている。キャパシタＣｔ１は、第８内部電極４０及び第１２内部電極４５により構成されている。キャパシタＣｔ２は、第２ＬＣ並列共振部ＲＰ２とグランドＧｎｄ２との間に配置されている。キャパシタＣｔ２は、第９内部電極４１及び第１２内部電極４５により構成されている。

キャパシタＣｌ１は、第１ＬＣ並列共振部ＲＰ１と第１ＬＣ直列共振部ＲＳ１との間に配置されている。キャパシタＣｌ１は、第４内部電極３４及び第６内部電極３７により構成されている。キャパシタＣｌ２は、第２ＬＣ並列共振部ＲＰ２と第２ＬＣ直列共振部ＲＳ２との間に配置されている。キャパシタＣｌ２は、第５内部電極３５及び第７内部電極３８により構成されている。

キャパシタＣｍ１及びキャパシタＣｍ２は、第１ＬＣ直列共振部ＲＳ１と第２ＬＣ直列共振部ＲＳ２との間に配置されている。キャパシタＣｍ１とキャパシタＣｍ２とは、並列に接続されている。キャパシタＣｍ１は、第６内部電極３７及び第１０内部電極４２により構成されている。キャパシタＣｍ２は、第７内部電極３８及び第１１内部電極４３により構成されている。

キャパシタＣｂ１及びキャパシタＣｂ２は、第１ＬＣ並列共振部ＲＰ１と第２ＬＣ並列共振部ＲＰ２との間に配置されている。キャパシタＣｂ１とキャパシタＣｂ２とは、直列に接続されている。キャパシタＣｂ１は、第１内部電極２７及び第４内部電極３４により構成されている。キャパシタＣｂ２は、第１内部電極２７及び第５内部電極３５により構成されている。

積層型フィルタ１では、第１ポートＰｏｒｔ１と第２ポートＰｏｒｔ２との間の信号の経路において、第１ＬＣ並列共振部ＲＰ１と第２ＬＣ並列共振部ＲＰ２との間に、第１ＬＣ直列共振部ＲＳ１及び第２ＬＣ直列共振部ＲＳ２が設けられている。積層型フィルタ１では、第１ＬＣ並列共振部ＲＰ１の第１インダクタＬｉｎ１と第２ＬＣ並列共振部ＲＰ２の第２インダクタＬｉｎ２とが互いに磁気結合する。積層型フィルタ１では、第１ＬＣ直列共振部ＲＳ１の第３インダクタＬｇ１と第２ＬＣ直列共振部ＲＳ２の第４インダクタＬｇ２とが互いに磁気結合する。積層型フィルタ１では、第１ＬＣ並列共振部ＲＰ１の第１インダクタＬｉｎ１と第２ＬＣ並列共振部ＲＰ２の第２インダクタＬｉｎ２との磁気結合の方が、第１ＬＣ直列共振部ＲＳ１の第３インダクタＬｇ１と第２ＬＣ直列共振部ＲＳ２の第４インダクタＬｇ２との磁気結合よりも強い。

積層型フィルタ１では、素体２内において、第１ＬＣ並列共振部ＲＰ１の第１インダクタＬｉｎ１を構成する導体パターンと、第２ＬＣ並列共振部ＲＰ２の第２インダクタＬｉｎ２を構成する導体パターンとの間には、第１ＬＣ直列共振部ＲＳ１を構成する第３インダクタＬｇ１を構成する導体パターン及び第２ＬＣ直列共振部ＲＳ２を構成する第４インダクタＬｇ２を構成する導体パターンは配置されていない。

具体的には、図４に示されるように、第１ＬＣ並列共振部ＲＰ１の第１インダクタＬｉｎ１を構成する第２コイル導体１１、第６コイル導体１５、第１０コイル導体１９、ビア導体２２ｃ，２３ｃ，２４ｃ，２５ｃ，２６ｃ，２８ｃ，２９ｃ，３０ｃ、ビア導体２２ｄ，２３ｄ，２４ｄ，２５ｄ，２６ｄ，２８ｄ，２９ｄ，３０ｄ、及び、スルーホール導体Ｈ３及びＨ４と、第２ＬＣ並列共振部ＲＰ２の第２インダクタＬｉｎ２を構成する第３コイル導体１２、第７コイル導体１６、第１１コイル導体２０、ビア導体２２ｅ，２３ｅ，２４ｅ，２５ｅ，２６ｅ，２８ｅ，２９ｅ，３０ｅ，３３ｄ、ビア導体２２ｆ，２３ｆ，２４ｆ，２５ｆ，２６ｆ，２８ｆ，２９ｆ，３０ｆ、及び、スルーホール導体Ｈ５及びＨ６との間には、第１ＬＣ直列共振部ＲＳ１の第３インダクタＬｇ１を構成する第１コイル導体１０、第５コイル導体１４、第９コイル導体１８、ビア導体２２ａ，２３ａ，２４ａ，２５ａ，２６ａ，２８ａ，２９ａ，３０ａ，３３ａ，３６ａ，３９ａ，４４ａ、ビア導体２２ｂ，２３ｂ，２４ｂ，２５ｂ，２６ｂ，２８ｂ，２９ｂ，３０ｂ，３３ｂ，３６ｂ、及び、スルーホール導体Ｈ１及びＨ２と、第２ＬＣ直列共振部ＲＳ２の第４インダクタＬｇ２を構成する第４コイル導体１３、第８コイル導体１７、第１２コイル導体２１、ビア導体２２ｇ，２３ｇ，２４ｇ，２５ｇ，２６ｇ，２８ｇ，２９ｇ，３０ｇ，３３ｅ，３６ｄ，３９ｆ，４４ｃ、ビア導体２２ｈ，２３ｈ，２４ｈ，２５ｈ，２６ｈ，２８ｈ，２９ｈ，３０ｈ，３３ｆ，３６ｅ、及び、スルーホール導体Ｈ７及びＨ８と、が配置されていない。

積層型フィルタ１では、素体２内において、第１ＬＣ直列共振部ＲＳ１及び第２ＬＣ直列共振部ＲＳ２は、第１ＬＣ並列共振部ＲＰ１及び第２ＬＣ並列共振部ＲＰ２を間に挟む位置に配置され、第１ＬＣ並列共振部ＲＰ１及び第２ＬＣ並列共振部ＲＰ２よりも外側に離間して配置されている。これにより、積層型フィルタ１では、素体２内において、第１ＬＣ並列共振部ＲＰ１の第１インダクタＬｉｎ１を構成する導体パターンと第２ＬＣ並列共振部ＲＰ２の第２インダクタＬｉｎ２を構成する導体パターンとの間の素体２の第１方向Ｄ１における距離は、第１ＬＣ直列共振部ＲＳ１の第３インダクタＬｇ１を構成する導体パターンと第２ＬＣ直列共振部ＲＳ２の第４インダクタＬｇ２を構成する導体パターンとの間の距離よりも短い。すなわち、積層型フィルタ１では、素体２内において、第１ＬＣ直列共振部ＲＳ１の第３インダクタＬｇ１を構成する導体パターンと第２ＬＣ直列共振部ＲＳ２の第４インダクタＬｇ２を構成する導体パターンとは、第１ＬＣ並列共振部ＲＰ１の第１インダクタＬｉｎ１を構成する導体パターンと第２ＬＣ並列共振部ＲＰ２の第２インダクタＬｉｎ２を構成する導体パターンとよりも、素体２の第１方向Ｄ１において離間して配置されている。

以上説明したように、本実施形態に係る積層型フィルタ１では、素体２内において、第１ＬＣ並列共振部ＲＰ１の第１インダクタＬｉｎ１を構成する導体パターンと、第２ＬＣ並列共振部ＲＰ２の第２インダクタＬｉｎ２を構成する導体パターンと、の間には、第１ＬＣ直列共振部ＲＳ１及び第２ＬＣ直列共振部ＲＳ２を構成するインダクタを構成する導体パターンは配置されていない。このように、積層型フィルタ１では、第１ＬＣ並列共振部ＲＰ１と第２ＬＣ並列共振部ＲＰ２との間に第１ＬＣ直列共振部ＲＳ１及び第２ＬＣ直列共振部ＲＳ２のインダクタを配置しないため、第１ＬＣ並列共振部ＲＰ１と第２ＬＣ並列共振部ＲＰ２との間の物理的な距離を短くすることができる。これにより、積層型フィルタ１では、第１インダクタＬｉｎ１と第２インダクタＬｉｎ２との磁気結合を強くすることができる。そのため、積層型フィルタ１では、第１ＬＣ並列共振部ＲＰ１の減衰ピーク（減衰極）と第２ＬＣ並列共振部ＲＰ２の減衰ピークとの距離を離すことができる。したがって、積層型フィルタ１では、減衰を急峻にすることができる。その結果、積層型フィルタ１では、減衰特性の向上を図ることができる。

図５では、従来の積層型フィルタの減衰特性を破線、本実施形態に係る積層型フィルタ１の減衰特性を実線で示している。図５では、横軸を周波数［ＧＨｚ］、縦軸を絶対値［ｄＢ］としている。従来の積層型フィルタは、素体内において、第１ＬＣ並列共振部の第１インダクタを構成する導体パターンと、第２ＬＣ並列共振部の第２インダクタを構成する導体パターンと、の間に、第１ＬＣ直列共振部及び第２ＬＣ直列共振部のそれぞれを構成する導体パターンが配置されている。図５では、積層型フィルタ１の第１ＬＣ並列共振部ＲＰ１の減衰ピークＦｒ１及び第２ＬＣ並列共振部ＲＰ２の減衰ピークＦｒ２を破線で囲んでいる。同様に、従来の積層型フィルタの第１ＬＣ並列共振部の減衰ピークＦｒ１１及び第２ＬＣ並列共振部の減衰ピークＦｒ２２を破線で囲んでいる。

図５に示されるように、積層型フィルタ１では、第１ＬＣ並列共振部ＲＰ１と第２ＬＣ並列共振部ＲＰ２との磁気結合を強くできるため、第１ＬＣ並列共振部ＲＰ１の減衰ピークＦｒ１を低周波側にシフトさせることができると共に、第２ＬＣ並列共振部ＲＰ２の減衰ピークＦｒ２を高周波側にシフトさせることができる。これにより、積層型フィルタ１では、高周波側の周波数帯域において、従来の積層型フィルタの減衰ピークＦｒ１１及び減衰ピークＦｒ２２に比べて、第１ＬＣ並列共振部ＲＰ１の減衰ピークＦｒ１と第２ＬＣ並列共振部ＲＰ２の減衰ピークＦｒ２との距離を離すことができる。これにより、積層型フィルタ１では、高周波側の周波数帯域において、減衰を急峻にすることができる。したがって、積層型フィルタでは、減衰特性の向上を図ることができる。

本実施形態に係る積層型フィルタ１は、第３インダクタＬｇ１と第３キャパシタＣｇ１とが直列に接続されて構成されている第１ＬＣ直列共振部ＲＳ１と、第４インダクタＬｇ２と第４キャパシタＣｇ２とが直列に接続されて構成されている第２ＬＣ直列共振部ＲＳ２と、を含んでいる。素体２内において、第１ＬＣ直列共振部ＲＳ１及び第２ＬＣ直列共振部ＲＳ２は、第１ＬＣ並列共振部ＲＰ１及び第２ＬＣ並列共振部ＲＰ２を間に挟む位置に配置され、第１ＬＣ並列共振部ＲＰ１及び第２ＬＣ並列共振部ＲＰ２よりも外側に離間して配置されている。この構成では、第１ＬＣ並列共振部ＲＰ１の第１インダクタＬｉｎ１と第２ＬＣ並列共振部ＲＰ２の第２インダクタＬｉｎ２との磁気結合に比べて、第１ＬＣ直列共振部ＲＳ１の第３インダクタＬｇ１と第２ＬＣ直列共振部ＲＳ２の第４インダクタＬｇ２との磁気結合が弱くなる。これにより、積層型フィルタ１では、周波数の狭帯域で減衰が深いフィルタを実現することが可能となる。したがって、積層型フィルタ１では、減衰特性の向上を図ることができる。

以上、本発明の実施形態について説明してきたが、本発明は必ずしも上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で様々な変更が可能である。

上記実施形態では、ＬＣ回路部が第１ＬＣ直列共振部ＲＳ１及び第２ＬＣ直列共振部ＲＳ２である形態を一例に説明した。しかし、ＬＣ回路部は、平衡ローパスフィルタ等であってもよい。

上記実施形態では、積層型フィルタ１が、第１ＬＣ並列共振部ＲＰ１、第２ＬＣ並列共振部ＲＰ２、第１ＬＣ直列共振部ＲＳ１及び第２ＬＣ直列共振部ＲＳ２を含んで構成されているバンドパスフィルタである形態を一例に説明した。しかし、積層型フィルタは、当該バンドパスフィルタを有するマルチプレクサであってもよい。この構成では、積層型フィルタは、端子電極を更に備える。

上記実施形態では、第１ＬＣ直列共振部ＲＳ１及び第２ＬＣ直列共振部ＲＳ２を備える形態を一例に説明した。しかし、ＬＣ直列共振部を更に備えていてもよい。

上記実施形態では、第１インダクタＬｉｎ１が、第２コイル導体１１、第６コイル導体１５、第１０コイル導体１９、ビア導体２２ｃ，２３ｃ，２４ｃ，２５ｃ，２６ｃ，２８ｃ，２９ｃ，３０ｃ、及び、ビア導体２２ｄ，２３ｄ，２４ｄ，２５ｄ，２６ｄ，２８ｄ，２９ｄ，３０ｄで構成されている形態を一例に説明した。しかし、第１インダクタＬｉｎ１は、第２コイル導体１１、第６コイル導体１５及び第１０コイル導体１９で構成されていてもよい。すなわち、第１インダクタＬｉｎ１は、導体パターンのみで構成されていてもよい。第２インダクタＬｉｎ２、第３インダクタＬｇ１及び第４インダクタＬｇ２についても同様である。

上記実施形態では、第１端子電極３、第２端子電極４、第１グランド電極５、第２グランド電極６、第３グランド電極７及び第４グランド電極８が、素体２の第２主面２ｂに配置されている形態を一例に説明した。しかし、各電極の配置はこれに限定されない。

１…積層型フィルタ、２…素体、３…第１端子電極（第１端子）、４…第２端子電極（第２端子）、９ａ～９ｓ…誘電体層（絶縁体層）、Ｃｇ１…第３キャパシタ、Ｃｇ２…第４キャパシタ、Ｃｉｎ１…第１キャパシタ、Ｃｉｎ２…第２キャパシタ、Ｌｇ１…第３インダクタ、Ｌｇ２…第４インダクタ、Ｌｉｎ１…第１インダクタ、Ｌｉｎ２…第２インダクタ、ＲＳ１…第１ＬＣ直列共振部（ＬＣ回路部）、ＲＳ２…第２ＬＣ直列共振部（ＬＣ回路部）、ＲＰ１…第１ＬＣ並列共振部、ＲＰ２…第２ＬＣ並列共振部。

Claims

複数の絶縁体層が積層されて形成されている素体と、
前記素体の外表面に配置されている第１端子及び第２端子と、を備え、
前記素体内には、
第１インダクタと第１キャパシタとが並列に接続されて構成されている第１ＬＣ並列共振部と、
第２インダクタと第２キャパシタとが並列に接続されて構成されている第２ＬＣ並列共振部と、
インダクタ及びキャパシタを含んで構成されているＬＣ回路部と、が構成されており、
前記ＬＣ回路部は、前記第１端子と前記第２端子との間の経路において、前記第１ＬＣ並列共振部と前記第２ＬＣ並列共振部との間に二つ以上接続されており、
前記素体内において、前記第１ＬＣ並列共振部の前記第１インダクタを構成する導体パターンと、前記第２ＬＣ並列共振部の前記第２インダクタを構成する導体パターンと、の間には、前記ＬＣ回路部の前記インダクタを構成する導体パターンは配置されておらず、
前記素体内において、前記第１インダクタを構成する前記導体パターン及び前記第２インダクタを構成する前記導体パターンのそれぞれの軸心方向は、複数の前記絶縁体層の積層方向に直交する方向であり、
前記第１ＬＣ並列共振部の前記第１インダクタと前記第２ＬＣ並列共振部の前記第２インダクタとが磁気結合している、積層型フィルタ。
前記ＬＣ回路部は、
第３インダクタと第３キャパシタとが直列に接続されて構成されている第１ＬＣ直列共振部と、
第４インダクタと第４キャパシタとが直列に接続されて構成されている第２ＬＣ直列共振部と、を含んで構成されており、
前記素体内において、前記第１ＬＣ直列共振部及び前記第２ＬＣ直列共振部は、前記第１ＬＣ並列共振部及び前記第２ＬＣ並列共振部を間に挟む位置に配置され、前記第１ＬＣ並列共振部及び前記第２ＬＣ並列共振部よりも外側に離間して配置されている、請求項１に記載の積層型フィルタ。
前記第１インダクタ、前記第２インダクタ、前記第３インダクタ及び前記第４インダクタのそれぞれは、導体パターン及びスルーホール導体で構成されている、請求項２に記載の積層型フィルタ。
前記第１ＬＣ並列共振部、前記第２ＬＣ並列共振部及び前記ＬＣ回路部を含んで構成されているバンドパスフィルタを有するマルチプレクサである、請求項１～３のいずれか一項に記載の積層型フィルタ。