JP6380321B2 - Ｌｃ並列共振器および積層帯域通過フィルタ - Google Patents

Description

この発明は、ＬＣ並列共振器、および当該ＬＣ並列共振器を複数備える積層帯域通過フィルタに関する。

従来、小型化、低コスト化に適した高周波の帯域通過フィルタとして、積層帯域通過フィルタが知られている。積層帯域通過フィルタの一例が国際公開第２００７／１１９３５６号パンフレット（特許文献１）に記載されている。この積層帯域通過フィルタは、複数の誘電体層が積層された積層体の内部に複数のＬＣ並列共振器を備えるものである。各ＬＣ並列共振器においては、線路電極と各層間接続導体（ビア電極）とにより、キャパシタ電極との接続点を始点とするループ形状のインダクタ電極が構成される。この積層帯域通過フィルタにおいては、各ＬＣ並列共振器のインダクタ電極がなすループによって囲まれる領域（以下ではループ面ともいう。）同士が重なっている。そのため、隣接するＬＣ並列共振器のインダクタ電極間の磁気結合を強めることができ、広帯域化を図ることができる。

国際公開第２００７／１１９３５６号パンフレット

複数のＬＣ並列共振器を備える積層帯域通過フィルタでは、所望の特性を得るためには、インダクタ電極の寄生抵抗を低減させ、積層帯域通過フィルタの挿入損失を低減させる必要がある。

互いに隣接するＬＣ並列共振器同士の間の磁気結合を弱める方法として、たとえば、隣接するＬＣ並列共振器を誘電体層の積層方向にずらしてループ面同士の重なりを小さくするという方法、あるいは積層方向からみて線路電極と重なるように配置されたキャパシタ電極を有する誘電体層（容量層）を挿入する方法などがある。

ＬＣ並列共振器同士の間の磁気結合を弱められたとしても、積層方向のサイズが大きなってしまうと、信号の通過経路が長くなってビア電極の寄生抵抗が大きくなり、Ｑ値が悪化し得る。その結果、挿入損失が大きくなり得る。

本発明の目的は、挿入損失を低減することができるＬＣ並列共振器、および当該ＬＣ並列共振器を複数備える積層帯域通過フィルタを提供することである。

本発明の一実施形態によるＬＣ並列共振器は、積層されている複数の誘電体層と、キャパシタ電極と、インダクタ電極とを備える。インダクタ電極は、キャパシタ電極との接続点を始点とするループを形成している。インダクタ電極は、第１の線路電極と、１本または複数本の第１のビア電極と、１本または複数本の第２のビア電極とを含む。第１の線路電極は、誘電体層の積層方向に対して垂直方向に延びる。並列に設けられている第１のビア電極は、誘電体層の積層方向に通り、キャパシタ電極と線路電極とを接続する。並列に設けられている第２のビア電極は、誘電体層の積層方向に通り、第１の線路電極に接続される。第１のビア電極の本数と第２のビア電極の本数との和は３本以上である。

本発明の他の態様の実施形態による積層帯域通過フィルタは、３つ以上の複数のＬＣ並列共振器を備える。複数のＬＣ並列共振器は、上記したＬＣ並列共振器を含む。複数のＬＣ並列共振器のうち隣接するＬＣ並列共振器のインダクタ電極によるループの面をインダクタ電極の配列方向に見たとき、ループの面同士は少なくとも一部で重なっている。

本発明によれば、第１のビア電極の本数と第２のビア電極の本数との和を３本以上とすることにより、インダクタ電極の寄生抵抗を低減することができる。その結果、Ｑ値が改善され、挿入損失を低減することができる。

第１の実施の形態による積層帯域通過フィルタの分解斜視図である。 図１の積層帯域通過フィルタの各誘電体層を個別に示した平面図である。 第１の実施の形態による積層帯域通過フィルタの挿入損失（Ｓ２１）を示す図である。 比較例の積層帯域通過フィルタのビア電極の配置を示す図である。 図４の積層帯域通過フィルタの挿入損失（Ｓ２１）を示す図である。 第２の実施の形態による積層帯域通過フィルタの分解斜視図である。 図６の積層帯域通過フィルタの各誘電体層を個別に示した平面図である。 第２の実施の形態による積層帯域通過フィルタの挿入損失（Ｓ２１）を示す図である。 第３の実施の形態による積層帯域通過フィルタの分解斜視図である。 図９の積層帯域通過フィルタの各誘電体層を個別に示した平面図である。 第３の実施の形態による積層帯域通過フィルタの分解斜視図である。 図１１の積層帯域通過フィルタの各誘電体層を個別に示した平面図である。 比較例および各実施の形態における、線路電極の枚数、ビア電極の配置、Ｓ２１のピーク値をまとめた表を示す図である。 ビア電極の配置の他の例を示す図である。 ビア電極の配置の他の例を示す図である。 ビア電極の配置の他の例を示す図である。 ビア電極の配置の他の例を示す図である。 積層帯域通過フィルタのタイプが「１０１」の例を示す図である。 積層帯域通過フィルタのタイプが「１０１０１」の例を示す図である。 積層帯域通過フィルタのタイプが「１０１１０１」の例を示す図である。

以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。

［第１の実施の形態］
図１は、第１の実施の形態による積層帯域通過フィルタ１００の分解斜視図である。図２は、図１の積層帯域通過フィルタ１００の各誘電体層を個別に示した平面図である。

図１に示されるように、積層帯域通過フィルタ１００は、誘電体層１０１〜１０９を備える。誘電体層１０１には、入出力電極１２８，１３０と、接地電極１２９とが形成されている。誘電体層１０２には、線路電極１２５，１２７と、接地電極１２６とが形成されている。誘電体層１０３には、キャパシタ電極１２４が形成されている。誘電体層１０４には、キャパシタ電極１２２，１２３が形成されている。誘電体層１０５には、接地電極１２０と、線路電極１１９，１２１とが形成されている。誘電体層１０６には、キャパシタ電極１１７，１１８が形成されている。誘電体層１０７には、線路電極１１１，１１４，１１５，１１６が形成されている。誘電体層１０８には、線路電極１１２，１１３が形成されている。

積層帯域通過フィルタ１００は、ビア電極１３１〜１３４，１４１〜１４４，１５１〜１５４，１６１〜１６４，および１７１〜１７３を備える。

積層帯域通過フィルタ１００は、第１〜第４ＬＣ並列共振器を備える。
第１ＬＣ並列共振器は、キャパシタ電極１２２と、第１インダクタ電極とを含む。第１インダクタ電極は、線路電極１１１（第１の線路電極）と、ビア電極１３１，１３２（第１のビア電極）と、ビア電極１３３，１３４（第２のビア電極）とを備える。

ビア電極１３１は、キャパシタ電極１２２と線路電極１１１の接続点１１１Ａとを接続する。ビア電極１３２は、キャパシタ電極１２２と線路電極１１１の接続点１１１Ｂとを接続する。

ビア電極１３１は、さらにキャパシタ電極１２２と線路電極１２５とを接続する。ビア電極１３２は、さらにキャパシタ電極１２２と線路電極１２５とを接続する。ビア電極１７１は、線路電極１２５と入出力電極１２８とを接続する。すなわち、第１ＬＣ並列共振器は、入出力電極１２８に接続されている。

ビア電極１３３は、接地電極１２６と線路電極１１１の接続点１１１Ｃとを接続する。ビア電極１３４は、接地電極１２６と線路電極１１１の接続点１１１Ｄとを接続する。

図２に示されるように、誘電体層１０７に配置された線路電極１１１において、ビア電極１３１，１３２（第１のビア電極）との接続点である接続点１１１Ａ，１１１Ｂ（第１の接続点）は、仮想線Ｈ３１（第１の仮想線）に沿って配置されている。ビア電極１３３，１３４（第２のビア電極）との接続点である接続点１１１Ｃ，１１１Ｄ（第２の接続点）は、仮想線Ｈ３２（第２の仮想線）に沿って配置されている。仮想線Ｈ３１は第１〜第４ＬＣ並列共振器の配列方向と平行である。仮想線Ｈ３１と仮想線Ｈ３２とは平行である。第１の接続点と第２の接続点とは、仮想線Ｈ３１と仮想線Ｈ３２とから等距離にある仮想線Ｈ３３（第３の仮想線）に関して線対称である。このように第１の接続点と第２の接続点とを線対称に配置することにより電流分布の偏りを低減することができる。以下では、第１の接続点と第２の接続点とのこのような配置を「平行配置」と呼ぶ。

図１に示されるように、第１インダクタ電極は、ビア電極１３１，１３２（第１のビア電極）とキャパシタ電極１２２との接続点を始点として、ビア電極１３１，１３２（第１のビア電極）、線路電極１１１、ビア電極１３３，１３４（第２のビア電極）との接続経路をたどり、ビア電極１３３，１３４と接地電極１２６との接続点を終点とするループを形成している。

第１インダクタ電極がなすループを入出力電極１２８から入出力電極１３０へ見たときの、始点から、ビア電極１３１，１３２（第１のビア電極）、線路電極１１１、ビア電極１３３，１３４（第２のビア電極）との接続経路をたどって終点まで到達する回り方向を、以下では「１」と表す。この回り方向とは逆回りの回り方向を以下では「０」と表す。

第２ＬＣ並列共振器は、キャパシタ電極１１７と、第２インダクタ電極とを含む。第２インダクタ電極は、線路電極１１２（第１の線路電極）と、ビア電極１４１，１４２（第１のビア電極）と、ビア電極１４３，１４４（第２のビア電極）とを含む。第２ＬＣ並列共振器は、第１インダクタ電極に隣接している。

ビア電極１４１は、キャパシタ電極１１７と線路電極１１２の接続点１１２Ａとを接続する。ビア電極１４２は、キャパシタ電極１１７と線路電極１１２の接続点１１２Ｂとを接続する。

ビア電極１４３は、接地電極１２０と線路電極１１２の接続点１１２Ｃとを接続する。ビア電極１４４は、接地電極１２０と線路電極１１２の接続点１１２Ｄとを接続する。

図２に示されるように、誘電体層１０８に配置された線路電極１１２において、ビア電極１４１，１４２（第１のビア電極）との接続点である接続点１１２Ａ，１１２Ｂ（第１の接続点）は、仮想線Ｈ４１（第１の仮想線）に沿って配置されている。ビア電極１４３，１４４（第２のビア電極）との接続点である接続点１１２Ｃ，１１２Ｄ（第２の接続点）は、仮想線Ｈ４２（第２の仮想線）に沿って配置されている。仮想線Ｈ４２は第１〜第４ＬＣ並列共振器の配列方向と平行である。仮想線Ｈ４１と仮想線Ｈ４２とは平行である。第１の接続点と第２の接続点とは、仮想線Ｈ４１と仮想線Ｈ４２とから等距離にある仮想線Ｈ４３（第３の仮想線）に関して線対称である。第１の接続点と第２の接続点との配置は平行配置である。

図１に示されるように、第２インダクタ電極は、ビア電極１４１，１４２（第１のビア電極）とキャパシタ電極１１７との接続点を始点として、ビア電極１４１，１４２（第１のビア電極）、線路電極１１２、ビア電極１４３，１４４（第２のビア電極）との接続経路たどり、ビア電極１４３，１４４と接地電極１２０との接続点を終点とするループを形成している。

第２インダクタ電極がなすループを入出力電極１２８から入出力電極１３０へ見たときの、始点からビア電極１４１，１４２（第１のビア電極）、線路電極１１２、ビア電極１４３，１４４（第２のビア電極）との接続経路をたどって終点まで到達する回り方向は、第１インダクタ電極がなすループの回り方向と逆方向であるから、「０」である。

第３ＬＣ並列共振器は、キャパシタ電極１１８と、第３インダクタ電極とを含む。第３インダクタ電極は、線路電極１１３（第１の線路電極）と、ビア電極１５１，１５２（第１のビア電極）と、ビア電極１５３，１５４（第２のビア電極）とを含む。第３ＬＣ並列共振器は、第１ＬＣ並列共振器とは反対側で第２ＬＣ並列共振器と隣接している。すなわち、第１ＬＣ並列共振器と第３ＬＣ並列共振器との間に第２ＬＣ並列共振器が配置されている。

ビア電極１５１は、キャパシタ電極１１８と線路電極１１３の接続点１１３Ａとを接続する。ビア電極１５２は、キャパシタ電極１１８と線路電極１１３の接続点１１３Ｂとを接続する。

ビア電極１５３は、接地電極１２０と線路電極１１３の接続点１１３Ｃとを接続する。ビア電極１５４は、接地電極１２０と線路電極１１３の接続点１１３Ｄとを接続する。

図２に示されるように、誘電体層１０８に配置された線路電極１１３において、ビア電極１５１，１５２（第１のビア電極）との接続点である接続点１１３Ａ，１１３Ｂ（第１の接続点）は、仮想線Ｈ５１（第１の仮想線）に沿って配置されている。ビア電極１５３，１５４（第２のビア電極）との接続点である接続点１１３Ｃ，１１３Ｄ（第２の接続点）は、仮想線Ｈ５２（第２の仮想線）に沿って配置されている。仮想線Ｈ５２は第１〜第４ＬＣ並列共振器の配列方向と平行である。仮想線Ｈ５１と仮想線Ｈ５２とは平行である。第１の接続点と第２の接続点とは、仮想線Ｈ５１と仮想線Ｈ５２とから等距離にある仮想線Ｈ５３（第３の仮想線）に関して線対称である。第１の接続点と第２の接続点との配置は平行配置である。

図１に示されるように、第３インダクタ電極は、ビア電極１５１，１５２（第１のビア電極）とキャパシタ電極１１８との接続点を始点として、ビア電極１５１，１５２（第１のビア電極）、線路電極１１３、ビア電極１５３，１５４（第２のビア電極）との接続経路たどり、ビア電極１５３，１５４と接地電極１２０との接続点を終点とするループを形成している。

第３インダクタ電極がなすループを入出力電極１２８から入出力電極１３０へ見たときの、始点からビア電極１５１，１５２（第１のビア電極）、線路電極１１３、ビア電極１５３，１５４（第２のビア電極）との接続経路をたどって終点まで到達する回り方向は、第１インダクタ電極がなすループの回り方向と逆方向であるから、「０」である。

第４ＬＣ並列共振器は、キャパシタ電極１２３と、第４インダクタ電極とを含む。第４インダクタ電極は、線路電極１１４（第１の線路電極）と、ビア電極１６１，１６２（第１のビア電極）と、ビア電極１６３，１６４（第２のビア電極）とを含む。第４ＬＣ並列共振器は、第２ＬＣ並列共振器とは反対側で第３インダクタ電極に隣接している。すなわち、第２ＬＣ並列共振器と第４ＬＣ並列共振器との間に第３ＬＣ並列共振器が配置されている。

ビア電極１６１は、キャパシタ電極１２３と線路電極１１４の接続点１１４Ａとを接続する。ビア電極１６２は、キャパシタ電極１２３と線路電極１１４の接続点１１４Ｂとを接続する。

ビア電極１６１は、さらにキャパシタ電極１２３と線路電極１２７とを接続する。ビア電極１６２は、さらにキャパシタ電極１２３と線路電極１２７とを接続する。ビア電極１７３は、線路電極１２７と入出力電極１３０とを接続する。すなわち、第４ＬＣ並列共振器は、入出力電極１３０に接続されている。

ビア電極１６３は、接地電極１２６と線路電極１１４の接続点１１４Ｃとを接続する。ビア電極１６４は、接地電極１２６と線路電極１１４の接続点１１４Ｄとを接続する。

図２に示されるように、誘電体層１０７に配置された線路電極１１４において、ビア電極１６１，１６２（第１のビア電極）との接続点である接続点１１４Ａ，１１４Ｂ（第１の接続点）は、仮想線Ｈ６１（第１の仮想線）に沿って配置されている。ビア電極１６３，１６４（第２のビア電極）との接続点である接続点１１４Ｃ，１１４Ｄ（第２の接続点）は、仮想線Ｈ６２（第２の仮想線）に沿って配置されている。仮想線Ｈ６１は第１〜第４ＬＣ並列共振器の配列方向と平行である。仮想線Ｈ６１と仮想線Ｈ６２とは平行である。第１の接続点と第２の接続点とは、仮想線Ｈ６１と仮想線Ｈ６２とから等距離にある仮想線Ｈ６３（第３の仮想線）に関して線対称である。第１の接続点と第２の接続点との配置は平行配置である。

図１に示されるように、第４インダクタ電極は、ビア電極１６１，１６２（第１のビア電極）とキャパシタ電極１２３との接続点を始点として、ビア電極１６１，１６２（第１のビア電極）、線路電極１１４、ビア電極１６３，１６４（第２のビア電極）との接続経路をたどり、ビア電極１６３，１６４と接地電極１２６との接続点を終点とするループを形成している。

第４インダクタ電極がなすループを入出力電極１２８から入出力電極１３０へ見たときの、始点からビア電極１６１，１６２（第１のビア電極）、線路電極１１４、ビア電極１６３，１６４（第２のビア電極）との接続経路をたどって終点まで到達する回り方向は、第１インダクタ電極がなすループの回り方向と同方向であるから、「１」である。

ビア電極１７２は、接地電極１２６と接地電極１２９とを接続する。
以下では、積層帯域通過フィルタのタイプを、インダクタ電極のなすループの回り方向を並べることにより表現することとする。たとえば、積層帯域通過フィルタ１００の場合、インダクタ電極のなすループの回り方向について、「１」の第１ＬＣ並列共振器と、「０」の第２ＬＣ並列共振器と、「０」の第３ＬＣ並列共振器と、「１」の第４ＬＣ並列共振器とを配列方向にこの順番で備えるため、積層帯域通過フィルタ１００のタイプを「１００１」と表現することとする。

積層帯域通過フィルタ１００においては、図１に示されるように、線路電極１１１，１１２がそれぞれ異なる誘電体層に配置されている。このことにより、第１インダクタ電極のなすループ面と第２インダクタ電極のなすループ面との重なりが、線路電極１１１，１１２の各々が同一の誘電体層に配置される場合に比べて小さくなる。その結果、第１ＬＣ並列共振器と第２ＬＣ並列共振器との磁気結合を弱めることができる。

同様に、線路電極１１３，１１４がそれぞれ異なる誘電体層に配置されている。このことにより、第３インダクタ電極のなすループ面と第４インダクタ電極のなすループ面との重なりが、線路電極１１３，１１４の各々が同一の誘電体層に配置される場合に比べて小さくなる。その結果、第３ＬＣ並列共振器と第４ＬＣ並列共振器との磁気結合を弱めることができる。

また、第１の実施の形態においては、誘電体層１０４に配置された、インダクタ電極を構成するキャパシタ電極１２２，１２３の一部と、誘電体層１０３に配置されたキャパシタ電極１２４の一部とが、誘電体層の積層方向からみたときに重なっている。このような構成とすることにより、第１ＬＣ並列共振器と第４ＬＣ並列共振器との磁気結合を弱めることができ、第１ＬＣ並列共振器と第４ＬＣ並列共振器との容量結合を強めることができる。また、第１ＬＣ並列共振器と第４ＬＣ並列共振器との間（入出力間）にキャパシタ電極１２４を挿入することで、キャパシタ電極１２４を伝搬する信号と入出力間を伝搬する信号とが逆位相になる。その結果、特定の周波数において減衰極を出現させることができる。

このように隣接するＬＣ並列共振器を誘電体層の積層方向にずらしてループ面同士の重なりを小さくすると、積層方向のサイズが大きなってしまう。あるいはインダクタ電極を構成するキャパシタ電極の一部と重なるように、他のキャパシタ電極を配置した誘電体層を追加した場合も同様である。その結果、信号の通過経路が長くなってビア電極の寄生抵抗が大きくなり、Ｑ値が悪化し得る。その結果、挿入損失が大きくなり得る。

このような問題に鑑み、第１の実施の形態においては、インダクタ電極が含む第１，第２のビア電極の本数をそれぞれ２本とする。このような構成とすることにより、第１の実施の形態によれば、第１，第２のビア電極がそれぞれ１本である場合と比較して、電流の通過面積を大きくすることによりビア電極の寄生抵抗を低減し、Ｑ値を改善することができる。その結果、挿入損失を低減することができる。

図３は、第１の実施の形態による積層帯域通過フィルタ１００の挿入損失（Ｓ２１）を示す図である。図３に示されるように、積層帯域通過フィルタ１００のＳ２１のピーク値は−０．６７８である。このピーク値が０に近づくほど挿入損失が小さい。

図４は、比較例の積層帯域通過フィルタ１０のビア電極の配置を示す図である。積層帯域通過フィルタ１０の線路電極１１〜１４は、積層帯域通過フィルタ１００の線路電極１１１〜１１４にそれぞれ対応する。図４に示されるように、積層帯域通過フィルタ１０においては、本発明の第１，第２のビア電極に対応するビア電極が各々１本ずつである。図５は、積層帯域通過フィルタ１０の挿入損失（Ｓ２１）を示す図である。図５に示されるように、積層帯域通過フィルタ１０のＳ２１のピーク値は−０．８６５である。

第１の実施の形態による積層帯域通過フィルタ１００と比較例の積層帯域通過フィルタ１０とを比較すると、Ｓ２１のピーク値は積層帯域通過フィルタ１００の方が０に近づいている。したがって、挿入損失は、積層帯域通過フィルタ１００の方が小さい。

以上から、第１の実施の形態による積層帯域通過フィルタ１００によれば、第１のビア電極の本数と第２のビア電極の本数との和を４本とすることにより、インダクタ電極の寄生抵抗を低減することができる。その結果、Ｑ値が改善され、挿入損失を低減することができる。

［第２の実施の形態］
第１の実施の形態においては、線路電極１１１〜１１４における第１の接続点と第２の接続点との配置は平行配置である場合について説明した。線路電極における第１の接続点と第２の接続点との配置は平行配置に限られない。第２の実施の形態においては、線路電極における第１の接続点と第２の接続点との配置がＬ字型である場合について説明する。

第２の実施の形態が第１の実施の形態と異なる点は、線路電極における第１の接続点と第２の接続点との配置がＬ字型であるという点である。これ以外の点については第１の実施の形態と同様であるため説明を繰り返さない。

図６は、第２の実施の形態による積層帯域通過フィルタ２００の分解斜視図である。図７は、図６の積層帯域通過フィルタ２００の各誘電体層を個別に示した平面図である。

図６に示されるように、積層帯域通過フィルタ２００は、誘電体層１０１，２０２〜２０８，１０９を備える。誘電体層２０２は、線路電極１２５，１２７と接地電極２２６とを含む。誘電体層２０３は、キャパシタ電極１２４を含む。誘電体層２０４は、キャパシタ電極１２２，１２３を含む。誘電体層２０５は、接地電極２２０と、線路電極１１９，１２１とを含む。誘電体層２０６は、キャパシタ電極２１７，２１８を含む。誘電体層２０７は、線路電極２１１，２１４，１１５，１１６を含む。誘電体層２０８は、線路電極２１２，２１３を含む。

積層帯域通過フィルタ２００は、ビア電極２３１〜２３４，２４１〜２４４，２５１〜２５４，２６１〜２６４，および１７１〜１７３を備える。

積層帯域通過フィルタ２００は、第１〜第４ＬＣ並列共振器を備える。
第１ＬＣ並列共振器は、キャパシタ電極１２２と、第１インダクタ電極とを含む。第１インダクタ電極は、線路電極２１１（第１の線路電極）と、ビア電極２３１，２３２（第１のビア電極）と、ビア電極２３３，２３４（第２のビア電極）とを備える。

ビア電極２３１は、キャパシタ電極１２２と線路電極２１１の接続点２１１Ａとを接続する。ビア電極２３２は、キャパシタ電極１２２と線路電極２１１の接続点２１１Ｂとを接続する。

ビア電極２３３は、接地電極２２６と線路電極２１１の接続点２１１Ｃとを接続する。ビア電極２３４は、接地電極２２６と線路電極２１１の接続点２１１Ｄとを接続する。

図７に示されるように、誘電体層２０７に配置された線路電極２１１において、ビア電極２３１，２３２（第１のビア電極）との接続点である接続点２１１Ａ，２１１Ｂ（第１の接続点）は、仮想線Ｈ３１（第１の仮想線）に沿って配置されている。ビア電極２３３，２３４（第２のビア電極）との接続点である接続点２１１Ｃ，２１１Ｄ（第２の接続点）は、仮想線Ｖ３２（第２の仮想線）に沿って配置されている。仮想線Ｈ３１は第１〜第４ＬＣ並列共振器の配列方向と平行である。仮想線Ｈ３１と仮想線Ｖ３２とは直交している。第１の接続点と第２の接続点とは、Ｌ字型をなしている。以下では、第１の接続点と第２の接続点とのこのような配置を「Ｌ字配置」と呼ぶ。第２の実施の形態においては、第２の接続点は第３ＬＣ並列共振器がある方向に寄っている。すなわち、第２の接続点は、第１の接続点とＬ字をなすことができる配置のうち、第３ＬＣ並列共振器との距離が近い方の配置をとっている。このように、近接して配置したＬＣ並列共振器の磁束が集中する個所にビア電極を設けることで、低ロスの電流経路を形成することができる。

図６に示されるように、第１インダクタ電極は、ビア電極２３１，２３２（第１のビア電極）とキャパシタ電極１２２との接続点を始点として、ビア電極２３１，２３２（第１のビア電極）、線路電極２１１、ビア電極２３３，２３４（第２のビア電極）との接続経路をたどり、ビア電極２３３，２３４と接地電極２２６との接続点を終点とするループを形成している。

第２ＬＣ並列共振器は、キャパシタ電極２１７と、第２インダクタ電極とを含む。第２インダクタ電極は、線路電極２１２（第１の線路電極）と、ビア電極２４１，２４２（第１のビア電極）と、ビア電極２４３，２４４（第２のビア電極）とを含む。

ビア電極２４１は、キャパシタ電極２１７と線路電極２１２の接続点２１２Ａとを接続する。ビア電極２４２は、線路電極２１２とキャパシタ電極２１７とを接続点２１２Ｂにおいて接続する。

ビア電極２４３は、接地電極２２０と線路電極２１２の接続点２１２Ｃとを接続する。ビア電極２４４は、接地電極２２０と線路電極２１２の接続点２１２Ｄとを接続する。

図７に示されるように、誘電体層２０８に配置された線路電極２１２において、ビア電極２４１，２４２（第１のビア電極）との接続点である接続点２１２Ａ，２１２Ｂ（第１の接続点）は、仮想線Ｖ４１（第１の仮想線）に沿って配置されている。ビア電極２４３，２４４（第２のビア電極）との接続点である接続点２１２Ｃ，２１２Ｄ（第２の接続点）は、仮想線Ｈ４２（第２の仮想線）に沿って配置されている。仮想線Ｈ４２は第１〜第４ＬＣ並列共振器の配列方向と平行である。仮想線Ｖ４１と仮想線Ｈ４２とは直交している。第１の接続点と第２の接続点との配置はＬ字配置である。第２の実施の形態においては、第１の接続点は第３ＬＣ並列共振器がある方向に寄っている。すなわち、第１の接続点は、第２の接続点とＬ字をなすことができる配置のうち、第３ＬＣ並列共振器との距離が近い方の配置をとっている。

図６に示されるように、第２インダクタ電極は、ビア電極２４１，２４２（第１のビア電極）とキャパシタ電極２１７との接続点を始点として、ビア電極２４１，２４２（第１のビア電極）、線路電極２１２、ビア電極２４３，２４４（第２のビア電極）との接続経路をたどり、ビア電極２４３，２４４と接地電極２２０との接続点を終点とするループを形成している。

第３ＬＣ並列共振器は、キャパシタ電極２１８と、第３インダクタ電極とを含む。第３インダクタ電極は、線路電極２１３（第１の線路電極）と、ビア電極２５１，２５２（第１のビア電極）と、ビア電極２５３，２５４（第２のビア電極）とを含む。

ビア電極２５１は、キャパシタ電極２１８と線路電極２１３の接続点２１３Ａとを接続する。ビア電極２５２は、キャパシタ電極２１８と線路電極２１３の接続点２１３Ｂとを接続する。

ビア電極２５３は、接地電極２２０と線路電極２１３の接続点２１３Ｃとを接続する。ビア電極２５４は、接地電極２２０と線路電極２１３の接続点２１３Ｄとを接続する。

図７に示されるように、誘電体層２０８に配置された線路電極２１３において、ビア電極２５１，２５２（第１のビア電極）との接続点である接続点２１３Ａ，２１３Ｂ（第１の接続点）は、仮想線Ｖ５１（第１の仮想線）に沿って配置されている。ビア電極２５３，２５４（第２のビア電極）との接続点である接続点２１３Ｃ，２１３Ｄ（第２の接続点）は、仮想線Ｈ５２（第２の仮想線）に沿って配置されている。仮想線Ｈ５２は第１〜第４ＬＣ並列共振器の配列方向と平行である。仮想線Ｖ５１と仮想線Ｈ５２とは直交している。第１の接続点と第２の接続点との配置はＬ字配置である。第２の実施の形態においては、第１の接続点は第２ＬＣ並列共振器がある方向に寄っている。すなわち、第１の接続点は、第２の接続点とＬ字をなすことができる配置のうち、第２ＬＣ並列共振器との距離が近い方の配置をとっている。

図６に示されるように、第３インダクタ電極は、ビア電極２５１，２５２（第１のビア電極）とキャパシタ電極２１８との接続点を始点として、ビア電極２５１，２５２（第１のビア電極）、線路電極２１３、ビア電極２５３，２５４（第２のビア電極）との接続経路をたどり、ビア電極２５３，２５４と接地電極２２０との接続点を終点とするループを形成している。

第４ＬＣ並列共振器は、キャパシタ電極１２３と、第４インダクタ電極とを含む。第４インダクタ電極は、線路電極２１４（第１の線路電極）と、ビア電極２６１，２６２（第１のビア電極）と、ビア電極２６３，２６４（第２のビア電極）とを含む。

ビア電極２６１は、キャパシタ電極１２３と線路電極２１４の接続点２１４Ａとを接続する。ビア電極２６２は、キャパシタ電極１２３と線路電極２１４の接続点２１４Ｂとを接続する。

ビア電極２６３は、接地電極２２６と線路電極２１４の接続点２１４Ｃとを接続する。ビア電極２６４は、接地電極２２６と線路電極２１４の接続点２１４Ｄとを接続する。

図７に示されるように、誘電体層２０７に配置された線路電極２１４において、ビア電極２６１，２６２（第１のビア電極）との接続点である接続点２１４Ａ，２１４Ｂ（第１の接続点）は、仮想線Ｈ６１（第１の仮想線）に沿って配置されている。ビア電極２６３，２６４（第２のビア電極）との接続点である接続点２１４Ｃ，２１４Ｄ（第２の接続点）は、仮想線Ｖ６２（第２の仮想線）に沿って配置されている。仮想線Ｈ６１は第１〜第４ＬＣ並列共振器の配列方向と平行である。仮想線Ｈ６１と仮想線Ｖ６２とは直交している。第１の接続点と第２の接続点との配置はＬ字配置である。第２の実施の形態においては、第２の接続点は第２ＬＣ並列共振器がある方向に寄っている。すなわち、第２の接続点は、第１の接続点とＬ字をなすことができる配置のうち、第２ＬＣ並列共振器との距離が近い方の配置をとっている。

図６に示されるように、第４インダクタ電極は、ビア電極２６１，２６２（第１のビア電極）とキャパシタ電極１２３との接続点を始点として、ビア電極２６１，２６２（第１のビア電極）、線路電極２１４、ビア電極２６３，２６４（第２のビア電極）との接続経路をたどり、ビア電極２６３，２６４と接地電極２２６との接続点を終点とするループを形成している。

図８は、第２の実施の形態による積層帯域通過フィルタ２００の挿入損失（Ｓ２１）を示す図である。図８に示されるように、積層帯域通過フィルタ２００のＳ２１のピーク値は−０．６７６である。

第２の実施の形態による積層帯域通過フィルタ２００と第１の実施の形態の積層帯域通過フィルタ１００とを比較すると、Ｓ２１のピーク値は積層帯域通過フィルタ２００の方が０に近づいている。したがって、挿入損失は、積層帯域通過フィルタ２００の方が小さい。

以上から、第２の実施の形態による積層帯域通過フィルタ２００によれば、第１のビア電極の本数と第２のビア電極の本数との和を４本とすることにより、インダクタ電極の寄生抵抗を低減することができる。その結果、Ｑ値が改善され、挿入損失を低減することができる。

第２の実施の形態においては、線路電極２１１〜２１４のそれぞれの第２の接続点が積層帯域通過フィルタ２００の中央に寄っている。このような配置とすることにより、エネルギーが流れる箇所にビア電極を多く配置することになり、インダクタ電極の寄生抵抗を低減することができる。その結果、第２の実施の形態は、第１の実施の形態よりも挿入損失をさらに低減することができる。

［第３の実施の形態］
第２の実施の形態においては、各ＬＣ並列共振器のインダクタ電極が含む線路電極が１枚である場合について説明した。インダクタ電極は線路電極を２枚以上含む場合であっても構わない。第３の実施の形態においては、インダクタ電極が線路電極を２枚含む場合について説明する。このような構成とすることで、さらにインダクタ電極の寄生抵抗を低減することができる。

第３の実施の形態が第２の実施の形態と異なる点は、インダクタ電極が線路電極を２枚含むという点である。これ以外の点については第２の実施の形態と同様であるため説明を繰り返さない。

図９は、第３の実施の形態による積層帯域通過フィルタ３００の分解斜視図である。図１０は、図９の積層帯域通過フィルタ３００の各誘電体層を個別に示した平面図である。

図９に示されるように、積層帯域通過フィルタ３００は、誘電体層１０１，２０２〜２０７，３１０，２０８，１０９を備える。誘電体層３１０は、線路電極３１２，３１３を含む。

積層帯域通過フィルタ３００は、第１〜第４ＬＣ並列共振器を備える。
第２ＬＣ並列共振器は、キャパシタ電極２１７と、第２インダクタ電極とを含む。第２インダクタ電極は、線路電極２１２（第１の線路電極）と、線路電極３１２（第２の線路電極）と、ビア電極２４１，２４２（第１のビア電極）と、ビア電極２４３，２４４（第２のビア電極）とを含む。

ビア電極２４１は、キャパシタ電極２１７と線路電極２１２の接続点２１２Ａとを接続する。ビア電極２４１は、線路電極３１２を貫通している。ビア電極２４２は、キャパシタ電極２１７と線路電極２１２の接続点２１２Ｂとを接続する。ビア電極２４２は、線路電極３１２を貫通している。

ビア電極２４３は、接地電極２２０と線路電極２１２の接続点２１２Ｃとを接続する。ビア電極２４３は、線路電極３１２を貫通している。ビア電極２４４は、接地電極２２０と線路電極２１２の接続点２１２Ｄとを接続する。ビア電極２４４は、線路電極３１２を貫通している。

第３ＬＣ並列共振器は、キャパシタ電極２１８と、第３インダクタ電極とを含む。第３インダクタ電極は、線路電極２１３（第１の線路電極）と、線路電極３１３（第２の線路電極）と、ビア電極２５１，２５２（第１のビア電極）と、ビア電極２５３，２５４（第２のビア電極）とを含む。

ビア電極２５１は、キャパシタ電極２１８と線路電極２１３の接続点２１３Ａとを接続する。ビア電極２５１は、線路電極３１３を貫通している。ビア電極２５２は、キャパシタ電極２１８と線路電極２１３の接続点２１３Ｂとを接続する。ビア電極２５２は、線路電極３１３を貫通している。

ビア電極２５３は、接地電極２２０と線路電極２１３の接続点２１３Ｃとを接続する。ビア電極２５３は、線路電極３１３を貫通している。ビア電極２５４は、接地電極２２０と線路電極２１３の接続点２１３Ｄとを接続する。ビア電極２５４は、線路電極３１３を貫通している。

以上から、第３の実施の形態による積層帯域通過フィルタ３００によれば、第１のビア電極の本数と第２のビア電極の本数との和を４本とすることにより、インダクタ電極の寄生抵抗を低減することができる。その結果、Ｑ値が改善され、挿入損失を低減することができる。第３の実施の形態においては、インダクタ電極が線路電極を２枚含むことにより、インダクタ電極の寄生抵抗をさらに低減することができる。

［第４の実施の形態］
第３の実施の形態においては、第１の線路電極と第２の線路電極とが同じ形状である場合について説明した。第１の線路電極と第２の線路電極とは異なる形状であっても構わない。第４の実施の形態のおいては、第１の線路電極の面積が、第２の線路電極の面積よりも小さい場合について説明する。

同じ形状の複数枚の線路電極を積層方向に重ねて形成する場合、線路電極の端部のセラミックスの収縮率と、線路電極を形成する金属層の収縮率とが異なるため、線路電極の端部に歪みが生じやすい。この歪みによる応力により、線路電極にクラックが発生し易くなる。

そこで第４の実施の形態においては、重ねられた複数枚の線路電極のそれぞれの面積を異ならせて、第１の線路電極の面積を、第２の線路電極の面積よりも小さくする。このような構成とすることにより、線路電極の端部の歪みを分散することができる。その結果、端部の歪みによる応力を緩和でき、線路電極におけるクラックの発生を防止することができる。

図１１は、第３の実施の形態による積層帯域通過フィルタ４００の分解斜視図である。図１２は、図１１の積層帯域通過フィルタ３００の各誘電体層を個別に示した平面図である。

図１１に示されるように、積層帯域通過フィルタ４００は、誘電体層１０１，２０２〜２０７，３１０，４０８，１０９を備える。誘電体層４０８は、線路電極４１２，４１３を含む。

積層帯域通過フィルタ４００は、第１〜第４ＬＣ並列共振器を備える。
接続点２１２Ａ，２１２Ｂ（第１の接続点）と接続点２１２Ｃ，２１２Ｄ（第２の接続点）との配置はＬ字配置である。線路電極４１２は、このＬ字配置に合わせて、Ｌ字型となっている。線路電極４１２の面積は線路電極３１２より小さい。

接続点２１３Ａ，２１３Ｂ（第１の接続点）と接続点２１３Ｃ，２１３Ｄ（第２の接続点）との配置はＬ字配置である。線路電極４１３は、このＬ字配置に合わせて、Ｌ字型となっている。線路電極４１３の面積は線路電極３１３より小さい。

第４の実施の形態による積層帯域通過フィルタ４００によれば、第１のビア電極の本数と第２のビア電極の本数との和を４本とすることにより、インダクタ電極の寄生抵抗を低減することができる。その結果、Ｑ値が改善され、挿入損失を低減することができる。

さらに、第４の実施の形態においては、線路電極４１２，４１３（第１の線路電極）の面積を、線路電極３１２，３１３（第２の線路電極）より小さくすることにより、応力が緩和される。その結果、応力によるクラックの発生を防止することができる。

図１３は、比較例および各実施の形態における、線路電極の枚数、ビア電極の配置、Ｓ２１のピーク値をまとめた表を示す図である。図１３に示されるように、第２の実施の形態と第３の実施の形態とを比較した場合、第３の実施の形態においてはインダクタ電極を構成する線路電極の枚数が第２の実施の形態よりも多いため、挿入損失は第３の実施の形態の方が小さい。

第３の実施の形態と第４の実施の形態とを比較した場合、両者の挿入損失はほとんど同じである。第４の実施の形態においては、応力によるクラックの発生が防止できる。そのため、第４の実施の形態は、第３の実施の形態と比べて、挿入損失を同程度に低減しながらも構造信頼性が高いといえる。

第１〜第４の実施の形態において示されたビア電極の配置は、第１〜第４ＬＣ並列共振器において同じである。ビア電極の配置は、第１〜第４ＬＣ並列共振器において同じでなくても構わない。たとえば、図１４に示される積層帯域通過フィルタ５０１および図１５に示される積層帯域通過フィルタ５０２のように、平行配置とＬ字配置とを組み合わせても構わない。

第１〜第４の実施の形態において示されたビア電極の配置に関して、第１の仮想線および第２の仮想線は平行であるか、あるいは直交している。第１の仮想線と第２の仮想線とは平行でなくても構わないし、直交していなくても構わない。たとえば図１６に示される積層帯域通過フィルタ６００の線路電極６１１のように、仮想線Ｌ３１（第１の仮想線）と仮想線Ｌ３２（第２の仮想線）とは平行でなくても構わないし、直交していなくても構わない。

第１の実施の形態において示されたビア電極の配置に関して、第１の仮想線は第１〜第４ＬＣ並列共振器の配列方向に平行である。第１の仮想線はこの配列方向に平行でなくても構わない。たとえば、図１６に示される積層帯域通過フィルタ６００の線路電極６１４のように、仮想線Ｌ６１（第１の仮想線）と仮想線Ｌ６２（第２の仮想線）とが平行である一方、仮想線Ｌ６１は第１〜第４ＬＣ並列共振器の配列方向とは平行でなくても構わない。また、第１の接続点と第２の接続点とは、図１６の線路電極６１４に示されるように、仮想線Ｌ６１と仮想線Ｌ６２とから等距離にある仮想線Ｌ６３（第３の仮想線）に関して線対称でなくても構わない。

第２の実施の形態において示されたビア電極の配置について、第１の仮想線と第２の仮想線とが直交し、第１の接続点と第２の接続点とはＬ字型をなしている。第１の接続点と第２の接続点とはＬ字型をなしていなくても構わない。たとえば、図１６の線路電極６１２，６１３に示されるように、Ｔ字型をなしていても構わない。

第１〜第４の実施の形態において示されたビア電極の本数に関して、第１のビア電極の本数と第２のビア電極の本数とはいずれも２本である。第１のビア電極の本数および第２のビア電極の本数は２本に限定されない。第１のビア電極の本数および第２のビア電極の本数は、インダクタ電極全体での寄生抵抗が低減できれば、どのような本数でも構わない。たとえば、図１７に示される積層帯域通過フィルタ７００の線路電極７１１，７１４のように、第１のビア電極または第２のビア電極の一方が３本以上であっても構わない。あるいは、線路電極７１２，７１３のように、第１のビア電極の本数または第２のビア電極の本数の一方が２本以上であるなら、他方のビア電極の本数は１本であっても構わない。

第１〜第４の実施の形態において示された積層帯域通過フィルタのタイプは、いずれも「１００１」である。実施の形態に従う積層帯域通過フィルタのタイプは「１００１」に限定されない。実施の形態に従う積層帯域通過フィルタのタイプは、たとえば、図１８に示される積層帯域通過フィルタ８００のタイプ「１０１」、図１９に示される積層帯域通過フィルタ９００のタイプ「１０１０１」、あるいは図２０に示される積層帯域通過フィルタ１０００のタイプ「１０１１０１」でも構わない。

第１〜第４の実施の形態において示された各ビア電極の径は同じである。各ビア電極の径は同じでなくても構わない。たとえば、図１７の線路電極７１２，７１３において、第１のビア電極および第２のビア電極のうち、本数が１本の方のビア電極の径を大きくすることで、さらにインダクタ電極全体の寄生抵抗を低減し、挿入損失を低減することができる。ただし、異なる径のビア電極を設ける場合、同じ径の場合よりも製造コストがかかる。挿入損失の低減と製造コストとのバランスから、あるビア電極の径を他のビア電極よりも大きくするか否かを適宜選択することができる。

今回開示された各実施の形態は、適宜組み合わせて実施することも予定されている。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１０，１００，２００，３００，４００，５０１，５０２，６００，７００，８００，９００，１０００ 積層帯域通過フィルタ、１１，１４，１１１〜１１６，１１９，１２１，１２５，１２７，２１１〜２１４，３１２，３１３，４１２，４１３，６１１〜６１４，７１１〜７１４ 線路電極、１０１〜１０９，２０２〜２０８，３１０，４０８ 誘電体層、１１１Ａ〜１１１Ｄ，１１２Ａ〜１１２Ｄ，１１３Ａ〜１１３Ｄ，１１４Ａ〜１１４Ｄ，２１１Ａ〜２１１Ｄ，２１２Ａ〜２１２Ｄ，２１３Ａ〜２１３Ｄ，２１４Ａ〜２１４Ｄ 接続点、１１７，１１８，１２２〜１２５，２１７，２１８ キャパシタ電極、１２０，１２６，１２９，２２０，２２６ 接地電極、１２８，１３０ 入出力電極、１３１〜１３４，１４１〜１４４，１５１〜１５４，１６１〜１６４，１７１〜１７３，２３１〜２３４，２４１〜２４４，２５１〜２５４，２６１〜２６４ ビア電極、Ｈ３１〜Ｈ３３，Ｈ４１〜Ｈ４３，Ｈ５１〜Ｈ５３，Ｈ６１〜Ｈ６３，Ｌ３１，Ｌ３２，Ｌ６１〜Ｌ６３，Ｖ３２，Ｖ４１，Ｖ５１，Ｖ６２ 仮想線。

Claims (9)

1. 積層されている複数の誘電体層と、
   キャパシタ電極と、
   前記キャパシタ電極との接続点を始点とするループを形成しているインダクタ電極とを備え、
   前記インダクタ電極は、
   前記誘電体層の積層方向に対して垂直方向に延びる第１の線路電極と、
   前記積層方向に通り、前記キャパシタ電極と前記第１の線路電極とを接続する、並列に設けられている複数本の第１のビア電極と、
   前記積層方向に通り、前記第１の線路電極に接続される、並列に設けられている複数本の第２のビア電極とを含み、
   前記複数本の第１のビア電極と前記第１の線路電極との複数の第１の接続点は、第１の仮想線に沿って配置され、
   前記複数本の第２のビア電極と前記第１の線路電極との複数の第２の接続点は、第２の仮想線に沿って配置され、
   前記第１の仮想線と前記第２の仮想線とは、非平行である、ＬＣ並列共振器。
2. 前記第１の仮想線は、前記第２の仮想線と垂直である、請求項１に記載のＬＣ並列共振器。
3. 前記複数の第１の接続点と前記複数の第２の接続点とは、Ｌ字型をなしている、請求項２に記載のＬＣ並列共振器。
4. 前記積層方向に対して垂直方向に延び、前記積層方向において前記第１の線路電極と隣接する第２の線路電極をさらに備え、
   前記複数本の第１のビア電極の端部および前記複数本の第２のビア電極の端部は、前記第１の線路電極に接続され、
   前記複数本の第１のビア電極および前記複数本の第２のビア電極は、前記第２の線路電極を貫通している、請求項１に記載のＬＣ並列共振器。
5. 前記第１の線路電極の面積は、前記第２の線路電極よりも小さい、請求項４に記載のＬＣ並列共振器。
6. ３つ以上の複数のＬＣ並列共振器を備え、
   前記複数のＬＣ並列共振器は、請求項１〜５のいずれかに記載のＬＣ並列共振器を含み、
   前記複数のＬＣ並列共振器のうち隣接するＬＣ並列共振器のインダクタ電極によるループの面を前記インダクタ電極の配列方向に見たとき、前記ループの面同士は少なくとも一部で重なっている、積層帯域通過フィルタ。
7. 入力電極と、
   出力電極とをさらに備え、
   前記複数のＬＣ並列共振器は、
   前記入力電極と接続される第１のＬＣ並列共振器と、
   前記第１のＬＣ並列共振器のインダクタ電極に隣接する第２のＬＣ並列共振器と、
   第３のＬＣ並列共振器と、
   前記第３のＬＣ並列共振器のインダクタ電極に隣接し、前記出力電極に接続される第４のＬＣ並列共振器とを含み、
   前記第３のＬＣ並列共振器は、前記第２のＬＣ並列共振器と前記第４のＬＣ並列共振器との間に配置され、
   前記第１のＬＣ並列共振器のインダクタ電極によるループの方向と、前記第２のＬＣ並列共振器のインダクタ電極によるループの方向とが逆であり、
   前記第３のＬＣ並列共振器のインダクタ電極によるループの方向と、前記第４のＬＣ並列共振器のインダクタ電極によるループの方向とが逆である、請求項６に記載の積層帯域通過フィルタ。
8. 前記第２のＬＣ並列共振器および前記第３のＬＣ並列共振器は、請求項１に記載のＬＣ並列共振器であり、
   前記第２のＬＣ並列共振器における第２の仮想線および前記第３のＬＣ並列共振器における第２の仮想線は、前記配列方向に平行である、請求項７に記載の積層帯域通過フィルタ。
9. 前記第２のＬＣ並列共振器および前記第３のＬＣ並列共振器は、請求項３に記載のＬＣ並列共振器であり、
   前記第２のＬＣ並列共振器における複数の第１の接続点は、前記第３のＬＣ並列共振器がある方向に寄っており、
   前記第３のＬＣ並列共振器のおける複数の第１の接続点は、前記第２のＬＣ並列共振器がある方向に寄っている、請求項８に記載の積層帯域通過フィルタ。

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