JP2002009244A - 半導体集積回路および半導体集積回路の設計方法 - Google Patents

半導体集積回路および半導体集積回路の設計方法

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semiconductor integrated
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成典 大竹
Koichi Yokomizo
剛一 横溝
Shiro Kanbara
史朗 蒲原
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Abstract

(57)【要約】 【課題】 内部回路の動作に悪影響を与えることなく電
源電流変動が外部へ伝播してその高周波成分により電磁
波が発生するのを有効に防止することができる半導体集
積回路を実現する。 【解決手段】 複数の電源用パッド（２１１）と複数の
接地電位用パッド（２１２）とを有するＬＳＩにおい
て、上記複数の電源用パッドとＬＳＩ内部の電源ライン
との間にそれぞれ冗長な配線からなり互いにインピーダ
ンスの値がほぼ等しいインダクタ（２５５）を設ける一
方、複数の接地電位用パッドとＬＳＩ内部の接地ライン
との間にはインダクタを設けないようにした。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路技
術さらには電源電流ノイズの低減技術に関し、例えば半
導体チップ上に形成されるデカップリング回路および該
デカップリング回路を構成するインダクタのインダクタ
ンス決定方式に利用して有効な技術に関する。
【０００２】
【従来の技術】半導体集積回路（以下、ＬＳＩと称す
る）を使用したシステムでは、ＬＳＩの電源電流変動が
ＬＳＩ外部へ伝播してその高周波成分により電磁波が発
生することが知られている。かかる電磁放射を抑制する
ための技術としては、図２９に示すように、ＬＳＩ２０
０が搭載されるプリント基板上にインダクタ４３８とバ
イパスコンデンサ４３７とからなるデカップリング回路
を設けたり、チップ内部の電源用パッド２１１とグラン
ドパッド２１２との間にバイパスコンデンサ２５３を設
ける技術が知られている。
【０００３】また、電磁放射を抑制するため、半導体チ
ップ上の電源電圧供給ラインに定電流源素子を設けると
ともに電源電圧ラインと接地ラインとの間に容量手段を
接続するようにした発明が提案されている（特開平６−
３０９０５０号公報）。さらに、半導体集積回路の固定
電位端子から電源の供給を受ける回路までの固定電位ラ
インをチップ上で引き回すことにより寄生インダクタン
ス成分を増加させ、電源電圧の変動を抑えるようにした
発明も提案されている（特開平８−２８８４６２号公
報）。
【０００４】なお、電磁放射とは別に、ＬＳＩ内部の電
源電圧の変動により出力端子から外部回路へ伝播される
ノイズを低減する技術として、ＬＳＩ内部の電源配線を
引き回すことでインダクタンス成分および抵抗成分を大
きくするようにした発明も提案されている（特開平２−
２５０３７１号公報）。
【０００５】
【発明が解決しようとする課題】プリント基板上にイン
ダクタとバイパスコンデンサとからなるデカップリング
回路を設ける技術にあっては、プリント基板に実装され
る部品点数が増加して実装密度が低下するとともに、製
造コストが増加するという問題点がある。また、半導体
チップ上の電源電圧供給ラインに定電流源素子を設ける
とともに電源電圧ラインと接地ラインとの間に容量手段
を接続するようにした発明にあっては、電源電圧供給ラ
イン上の定電流源素子によって内部回路の実質的な電源
電圧レベルが低下するという不具合がある。
【０００６】さらに、固定電位ラインをチップ上で引き
回すことにより寄生インダクタンス成分を増加させ、電
源電圧の変動を抑えるようにした発明にあっては、電源
電圧ラインのみならず接地ラインも引き回すようにして
いるが、接地ラインのインダクタンスを増加させると信
号の応答性が悪くなるので望ましくない。また、ＬＳＩ
内部の電源配線を引き回すことでインダクタンス成分お
よび抵抗成分を大きくするようにした発明にあっては、
電源インピーダンスが増加するので、負荷駆動部分の電
源電圧変動はかえって増加するという不具合がある。
【０００７】この発明の目的は、内部回路の動作に悪影
響を与えることなく電源電流変動が外部へ伝播してその
高周波成分により電磁波が発生するのを有効に防止する
ことができる半導体集積回路を提供することにある。
【０００８】この発明の他の目的は、半導体集積回路の
設計にあたり、電源電流ノイズを所望の値以下に抑える
のに必要な電源インダクタのインダクタンスおよび電源
容量の値をシミュレーションによって容易に決定するこ
とができる設計技術を提供することにある。
【０００９】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【００１１】すなわち、本出願の第１の発明は複数の電
源用パッドと複数の接地電位用パッドとを有するＬＳＩ
において、上記複数の電源用パッドとＬＳＩ内部の電源
ラインとの間にそれぞれ冗長な配線からなり互いにイン
ピーダンスの値がほぼ等しいインダクタを設ける一方、
複数の接地電位用パッドとＬＳＩ内部の接地ラインとの
間にはインダクタを設けないようにしたものである。
【００１２】より、具体的には、複数の第１電源パッド
と、複数の第２電源パッドと、上記複数の第１電源パッ
ドに印加された第１の電源電圧を内部回路に供給するた
めの第１電源ラインと、上記複数の第２電源パッドに印
加された第２の電源電圧を内部回路に供給するための第
２電源ラインと、上記複数の第１電源パッドと上記第１
電源ラインとの間にそれぞれ接続されるとともに上記内
部回路が上記第１電源ラインと接続されるノードまでの
インピーダンスの値が互いにほぼ等しくなるように設定
された冗長な配線によりなる複数のインダクタとを設け
るようにした。
【００１３】上記した手段によれば、複数の外部電源端
子と半導体集積回路内部の電源ラインとの間にそれぞれ
インダクタが設けられているため、インダクタにより電
源電流の変動を抑制することができ、これによって電源
電流ノイズが半導体集積回路の外部へ伝播してその高周
波成分により電磁波が発生するのを有効に防止すること
ができる。また、複数の外部接地端子とＬＳＩ内部の接
地ラインとの間には意図的なインダクタが設けられてい
ないため、信号の応答性が低下することがない。さら
に、複数の外部電源端子と複数のインダクタを有するの
で、外部電源端子とインダクタが一つの場合に比べて、
トータルの電源インダクタンスを大きくしかつ電源イン
ピーダンスを下げることができる。
【００１４】また、望ましくは、上記複数のインダクタ
を構成する配線は、それぞれ半導体チップ周縁部を周回
するように形成され、かつ各配線を流れる電流の向きが
同じになるように対応する電源パッドと第１電源ライン
との間に接続されるように構成したものである。インダ
クタを設けない従来の半導体集積回路に比べてそれほど
チップサイズを増大させることなく所望のインダクタン
スを有するインダクタを形成することができる。
【００１５】さらに、望ましくは、上記各インダクタ
は、半導体チップ上を周回するように形成された第１の
配線層と、該第１の配線層と重なるように形成された第
２の配線層とから構成され、上記第１の配線層の始端は
上記複数の第１電源パッドのいずれかに接続され、上記
第１の配線層の終端は上記第２の配線層の始端に接続さ
れ、上記第２の配線層の終端は上記第１電源ラインに接
続されるようにする。つまり、インダクタを互いに重な
った上下２つの配線層からなる２重のコイルとする。こ
れによって、占有面積を増大させることなくインダクタ
ンスを大きくすることができる。
【００１６】また、上記各インダクタは、半導体チップ
上を周回するように形成された第１の配線層と、該第１
の配線層と重なるように形成された第２の配線層とから
構成され、上記第１の配線層と上記第２の配線層はこれ
らの配線層間を分離する絶縁膜に結成された打ち抜き穴
にて低インピーダンスで接続されるようにしても良い。
つまり、インダクタを互いに重なった上下２つの配線層
を絶縁膜に形成した打ち抜き穴で接続した１重のコイル
とする。これによって、占有面積を増大させることなく
インダクタの抵抗成分を減らし、内部回路の電源電圧を
充分に確保することができる。
【００１７】また、上記各インダクタを構成する配線層
は、半導体チップの上記内部回路が形成されている領域
を囲むように周回形成するようにしてもよい。これによ
って、インダクタを構成する配線層を内部回路の電源ラ
インや信号ラインを構成する配線層で形成することがで
き、プロセスを複雑にすることなくインダクタを形成す
ることができる。
【００１８】さらに、上記各インダクタを構成する配線
層は、半導体チップの上記内部回路が形成されている領
域の上方にて渦巻き状に形成するようにしてもよい。こ
れによって、占有面積を増大させることなくさらにイン
ダクタンスを大きくすることができる。
【００１９】また、上記各インダクタを構成する配線層
は、半導体チップの上記内部回路が形成されている領域
の外側にて渦巻き状に形成するようにしてもよい。これ
によって、インダクタを構成する配線層を内部回路の電
源ラインや信号ラインを構成する配線層で形成すること
ができ、プロセスを複雑にすることなくインダクタを形
成することができる。
【００２０】さらに、上記第１電源ラインおよび第２電
源ラインは、半導体チップの上記内部回路が形成されて
いる領域全体に亘って格子状もしくは網目状に形成する
のが望ましい。これによって、第１電源ラインおよび第
２電源ラインの寄生抵抗を減らすことができ、内部回路
の電源電圧を充分に確保することができる。
【００２１】さらに、上記各インダクタを構成する配線
層と上記第１電源ラインとが並行する部分に、当該イン
ダクタを構成する配線層または上記第１電源ラインを構
成する配線層を容量の一方の電極とし、該一方の電極と
絶縁膜を介して対向するように容量の他方の電極となる
導電層を形成して、バイパスコンデンサを構成するのが
望ましい。これによって、チップサイズを増大させるこ
となく所望の容量値を有するバイパスコンデンサを形成
することができる。
【００２２】また、上記一方の電極と上記他方の電極と
の間の絶縁膜には、これらの電極を構成する導電層とは
別個に形成された導電層を設けて、上記一方の電極と上
記他方の電極との距離がを狭くなるようにするのが良
い。これによって、面積を増大させることなく大きな容
量値を得ることができる。
【００２３】さらに、上記一方の電極と上記他方の電極
との間の絶縁膜には、これらの電極を構成する導電層と
は別個に形成されかつ凹凸を有する導電層を設けて、上
記一方の電極と上記他方の電極との距離を狭くしかつ実
質的な対向面積を大きくすると良い。これによって、面
積を増大させることなくさらに大きな容量値を得ること
ができる。
【００２４】また、本出願の他の発明は、ＬＳＩチップ
に内蔵させる電源インダクタのインダクタンスの値と電
源容量の値を決定するにあたり、チップの電源抵抗をＲ
chip、電源容量をＣchip、外部電圧源の発生電圧をＶCC
0、チップに自身に印加される電源電圧をＶchip、チッ
プ内のすべての電流源に流れる電流を合わせたものをＩ
mac、Ｉmacの時間平均を Ａｖｅ（Ｉmac(t)）、周波数
ωにおける電源電流ノイズ量Ｉｎの最大許容値をＩmax
(ω)、チップの電圧低下量の許容値をΔＶとしたとき
に、次の２つ式
【００２５】
【数３】
【００２６】
【数４】 を満足するように電源インダクタのインダクタンスの値
と電源容量の値を選択するようにしたものである。な
お、上記式（数４）において、Ｇは、Ｇ＝Ｒchip／√
｛（Ｌpackage＋Ｌchip）／Ｃchip｝で表わされる変数
である。また、電源電流ノイズとは、ＬＳＩチップから
外部に漏れる電流のノイズすなわちＬＳＩチップに電流
を流しているときにチップの電源端子を外部から観測し
た場合に見えるノイズである。一方、電圧低下量の許容
値とは、チップに電流Ｉmacを流したときに電源電圧に
生じる電圧低下でＬＳＩが誤動作しないのを保証する限
界の電圧値である。
【００２７】上記した手段によれば、電源電流ノイズを
所望の値以下に抑えるのに必要な電源インダクタのイン
ダクタンスおよび電源容量の値をシミュレーションによ
って容易に決定することができる。
【００２８】
【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。
【００２９】図１は本発明を適用した半導体集積回路の
概略構成を示すものである。図１において、２１０は半
導体集積回路が形成される単結晶シリコンのような半導
体チップ、２１１はチップ２１０の周縁部に設けられた
電源用パッド、２１２は接地電位用パッド、２１３は内
部回路、２１４は内部回路に接続された電源ライン、２
１５は内部回路に接続されたグランドラインであり、チ
ップ上には複数の電源用パッド２１１と複数の接地電位
用パッド２１２が設けられており、各電源用パッド２１
１と電源ライン２１４との間にはそれぞれインダクタ２
５５が設けられている。一方、接地電位用パッド２１２
とグランドライン２１５とはインダクタを介さずに直接
接続されている。また、上記電源ライン２１４とグラン
ドライン２１５との間には、バイパスコンデンサ２５３
が設けられている。
【００３０】なお、２４１は内部回路２１３に入力され
る信号用の入力パッド、２４２は内部回路２１３より出
力される信号用の出力パッドである。図１には電源用パ
ッド２１１と接地電位用パッド２１２がそれぞれ２個ず
つ示されているが、パッドの数は２個に限定されず何個
あってもよい。また、電源用パッド２１１の数と接地電
位用パッド２１２の数は同一でなくても良い。さらに、
入力パッド２４１と出力パッド２４２も図にはそれぞれ
１つが代表的に示されているが、実際の回路ではそれぞ
れ複数個設けられる。バイパスコンデンサ２５３は、チ
ップ上にて積極的に容量を付けるようにしても良いが、
もともと電源ライン２１４とグランドライン２１５間に
存在するカップリング容量で充分な場合には積極的に設
けるのを省略することも可能である。
【００３１】次に、図２〜図１０を用いて半導体チップ
上において各電源用パッド２１１と電源ライン２１４と
の間に設けられるインダクタ２５５の具体的な構成例を
説明する。
【００３２】図２においては、３個の電源用パッド２１
１ａ，２１１ｂ，２１１ｃがチップ周縁部に設けられ、
電源用パッド２１１ａにはチップの周縁をほぼ１周する
ように形成された配線層Ｌａ１〜Ｌａ５からなるインダ
クタが、引出し線Ｌａ０を介して接続されている。上記
配線層のうち縦方向の配線層Ｌａ１，Ｌａ３，Ｌａ５が
第５層目の配線層で形成され、横方向の配線層Ｌａ０お
よびＬａ２，Ｌａ４は第４層目の配線層で形成されてい
る。同様に、電源用パッド２１１ｂにはチップの周縁を
ほぼ１周するように形成された配線層Ｌｂ１〜Ｌｂ５か
らなるインダクタが、引出し線Ｌｂ０を介して接続さ
れ、電源用パッド２１１ｃにはチップの周縁をほぼ１周
するように形成された配線層Ｌｃ１〜Ｌｃ５からなるイ
ンダクタが、引出し線Ｌｃ０を介して接続されている。
しかも、これらのインダクタを構成する配線層は、その
インピーダンスが高くならないように、比較的広い幅を
有するように形成されている。幅を広げる代わりに、厚
みを厚くして配線層の断面積を大きくするようにしても
良い。
【００３３】そして、各インダクタを構成する配線層Ｌ
ａ５，Ｌｂ５，Ｌｃ５の終端は、内部回路の電源ライン
２１４に接続されている。このように、図２の実施例に
おいては、各電源用パッド２１１ａ，２１１ｂ，２１１
ｃから内部回路の電源ライン２１４までの長さが同一に
すなわち各パッドに接続されるインダクタのインダクタ
ンスが同一になるように構成されていると共に、各電源
用パッドからそれぞれチップの中央部を中心として同一
の向きに電流が流れるように電源用パッドとインダクタ
を構成する配線層との接続がなされている。
【００３４】また、各インダクタを構成する配線層Ｌａ
５，Ｌｂ５，Ｌｃ５の終端に接続される内部回路の電源
ライン２１４は、図３に示すように横方向の４層目の配
線層Ｌ１１，Ｌ１２，Ｌ１３，Ｌ１４，Ｌ１５と、縦方
向の５層目の配線層Ｌ２１，Ｌ２２，Ｌ２３，Ｌ２４，
Ｌ２５とが格子状に形成されることにより、チップ上の
内部回路に対する電源配線抵抗ができるだけ均一になる
ようにされている。
【００３５】一方、接地電位用パッド２１２に関して
は、図２に示されているように、電源用パッド２１１と
同様に３個設けられているものの、各接地電位用パッド
２１２ａ，２１２ｂ，２１２ｃは直接的に内部回路のグ
ランドライン２１５を構成する配線層に接続されてい
る。そして、内部回路のグランドライン２１５は、図３
に示されているように、内部回路の電源ライン２１４と
同様、横方向の４層目の配線層Ｌ３１，Ｌ３２，Ｌ３
３，Ｌ３４，Ｌ３５と、縦方向の５層目の配線層Ｌ４
１，Ｌ４２，Ｌ４３，Ｌ４４，Ｌ４５とから格子状に形
成されている。
【００３６】さらに、電源ライン２１４とグランドライ
ン２１５が並行している部位の適当な箇所にはバイパス
コンデンサを構成する容量領域２５３ａ，２５３ｂ，２
５３ｃ，２５３ｄ，２５３ｅ，２５３ｆが設けられてい
る。なお、バイパスコンデンサを構成する容量は、上記
容量領域２５３ａ，２５３ｂ，２５３ｃ，２５３ｄ，２
５３ｅ，２５３ｆ以外にも、電源ライン２１４を構成す
る配線層とグランドライン２１５を構成する配線層とが
交差する箇所にも形成される。
【００３７】図４は、電源インダクタ２５５の第２の実
施例を示す。図２の実施例においては内部回路の電源ラ
イン２１４の外側に電源インダクタを構成する配線層を
形成しているため、従来のＬＳＩに比べてチップサイズ
が若干大きくなるという不具合があるので、この第２の
実施例においては、内部回路の格子状電源ライン２１４
の外枠部分に当たる配線層の上方に、第６層目の配線層
を使用して電源インダクタ２５５を構成するようにして
いる。
【００３８】また、図２の実施例においては電源インダ
クタ２５５を構成する配線層を第４層と第５層の２層で
形成しているため、層間接続のためのスルーホールＴＨ
の分だけ抵抗が高くなるが、この第２の実施例において
は、第６層目の配線層のみで電源インダクタ２５５を構
成することができるため、スルーホールが不用になり、
その分図２の実施例よりも抵抗を減らすことができると
いう利点もある。なお、図４においては、図面を簡略化
するために１つの電源用パッド２１１とそれに接続され
た電源インダクタ２５５を構成する配線層のみを図示し
ているが、図２と同様に、複数の電源用パッドとそれぞ
れに接続された電源インダクタが設けられる。
【００３９】図５は、電源インダクタ２５５の第３の実
施例を示す。この実施例は、図４の実施例において、電
源インダクタ２５５を構成する第６層目の配線層Ｌ６の
上にさらに第７層目の配線層Ｌ７を形成し、この配線層
Ｌ７の始端を電源用パッド２１１に接続すると共に、配
線層Ｌ７の終端を配線層Ｌ６の始端に接続して２重のコ
イルを経た後、配線層Ｌ６の終端を内部回路の電源ライ
ン２１４に接続するようにしたものである。図６に図５
のＡ−Ａ線に沿った断面構造が示されている。この実施
例によれば、占有面積を増やすことなく電源インダクタ
２５５のインダクタンスを図４の実施例の約２倍にする
ことができる。
【００４０】図７は、電源インダクタ２５５の第４の実
施例を示す。この実施例は、図４の実施例において、電
源インダクタ２５５を構成する第６層目の配線層Ｌ６の
上にさらに第７層目の配線層Ｌ７を形成し、この配線層
Ｌ７とその下の配線層Ｌ６とを多数のスルーホールＴＨ
１、ＴＨ２、ＴＨ３……で接続するようにしたものであ
る。なお、図７に図５のＡ−Ａ線に沿った断面構造を示
す図６と同一箇所の断面を示す。この実施例によれば、
占有面積を増やすことなく電源インダクタ２５５の寄生
抵抗を図４の実施例の約１／２にすることができる。
【００４１】図８は、電源インダクタ２５５の第５の実
施例を示す。この実施例は、図５の実施例において、電
源インダクタ２５５を構成する第６層目の配線層Ｌ６の
上にさらに第７層目の配線層Ｌ７を形成して２重のコイ
ルを構成する代わりに、配線層Ｌ６を渦巻き状に形成し
て電源インダクタ２５５のインダクタンスを高くしたも
のである。この実施例では、配線層Ｌ６からなる渦巻き
パターンの内端が第７層目の配線層からなる引出し線Ｌ
７１を介して電源用パッド２１１に接続されていると共
に、配線層Ｌ６からなる渦巻きパターンの外側の終端が
内部回路の電源ライン２１４に接続されている。この実
施例によれば、占有面積を増やすことなく電源インダク
タ２５５のインダクタンスをさらに増加させることがで
きる。
【００４２】図９は、電源インダクタ２５５の第６の実
施例を示す。この実施例は、図８の実施例において、電
源インダクタ２５５を構成する渦巻き状の第６層目の配
線層Ｌ６上にさらに第７層目の配線層からなる渦巻きパ
ターンＬ７２を形成して電源インダクタ２５５のインダ
クタンスをさらに高くしたものである。なお、この実施
例では、配線層Ｌ６からなる渦巻きパターンと第７層目
の配線層からなる渦巻きパターンＬ７２は渦の巻き方向
が同一すなわちそれぞれ渦巻きパターンを流れる電流の
向きが同じになるように各配線層の接続がなされてい
る。それぞれの渦巻きパターンに流れる電流の向きが逆
であるとインダクタンスが小さくなるためである。この
実施例では、第７層目の配線層からなる渦巻きパターン
Ｌ７２の外側の始端が電源用パッド２１１に接続されて
いると共に、配線層Ｌ６からなる渦巻きパターンの外側
の終端が内部回路の電源ライン２１４に接続されてい
る。この実施例によれば、占有面積を増やすことなく電
源インダクタ２５５のインダクタンスを図８の実施例の
約２倍にすることができる。
【００４３】図１０は、電源インダクタ２５５の第７の
実施例を示す。この実施例は、内部回路形成領域の外側
にインダクタ形成領域を設けて、第４配線層（または第
５配線層）からなる渦巻きパターンを形成してインダク
タとしたものである。渦巻きパターンの一端は内部回路
の電源ライン２１４に接続され、他端は第５層目（また
は第４層目）の配線層からなる引出し線Ｌａ１０により
電源用パッド２１１に接続される。この実施例によれ
ば、占有面積は増加するが、配線層を追加することなく
電源インダクタ２５５を形成することができる。
【００４４】図１１には、図３に示されている容量領域
２５３ａ〜２５３ｆや、電源ライン２１４を構成する配
線層とグランドライン２１５を構成する配線層とが交差
する箇所に形成されるバイパスコンデンサを構成する容
量の具体的な構造の一例を示す。なお、図１１は図３に
Ｂ−Ｂ線で示されているような箇所を断面したものであ
る。
【００４５】図１１において、４０１は第４層目の配線
層からなるキャパシタの一方の電極、５０１は第５層目
の配線層からなるキャパシタの他方の電極、６０１は第
４層目の配線層と第５層目の配線層とを絶縁する絶縁膜
である。キャパシタの一方の電極４０１にはスルーホー
ル６０４を介して電源ライン２１４を構成する配線層が
電気的に接続される。この実施例においては、電極４０
１と５０１との間の絶縁膜６０１に穴を形成してタング
ステンなどの高融点金属を埋めてなる接続用プラグ６０
２を設け、この接続用プラグ６０２から絶縁膜６０１上
にかけて誘電率の高い窒化シリコンのような絶縁膜６０
３を形成することで、単位面積あたりの容量値の高いキ
ャパシタを得るようにしている。
【００４６】図１２は、バイパスコンデンサを構成する
容量の他の構造例を示す。この実施例は、図１１の実施
例において電極４０１と５０１との間の絶縁膜６０１に
形成された穴に埋設されている接続用プラグ６０２に更
に複数の溝を形成し、このプラグ６０２の溝内から絶縁
膜６０１上にかけて絶縁膜６０３を形成することで、電
極４０１と５０１の実質的な対向面積を増加させてさら
に単位面積あたりの容量値の高いキャパシタを得るよう
にしたものである。
【００４７】図１３は、バイパスコンデンサを構成する
容量のさらに他の構造例を示す。この実施例は、近年の
ダイナミックＲＡＭにおけるキャパシタ形成技術を利用
してバイパスコンデンサを構成するキャパシタを構成す
るようにしたものである。図１３の実施例において、６
１１は半導体チップ２１０の表面に形成された絶縁膜、
４１１は絶縁膜６１１上に形成された第1層目の配線
層、６１２は配線層４１１上に形成された層間絶縁膜、
４１２は層間絶縁膜６１２上に形成された第２層目の配
線層である。この実施例においては、絶縁膜４１１に２
段の溝が形成され、この溝の内壁にポリシリコン層６２
１がＣＶＤ法などにより形成され、さらにそのポリシリ
コン層６２１の表面に薄い窒化シリコン膜６２２が形成
され、その中にチタンナイトライドのような金属６２３
が充填されて第２層目の配線層４１２が接続された構造
を有する。
【００４８】図１４は、電源インダクタ２５５の第８の
実施例を示す。この実施例は、ＷＰＰ（ウェハ・プロセ
ス・パッケージ）構造のＬＳＩに適用する場合の一実施
例である。この実施例では、半導体チップ２１０の周縁
部に沿って形成された電源用パッド２１１を含む複数の
パッドが形成されており、チップの中央部分のパッシベ
ーション膜上には適当なピッチで多数の導電性バンプ７
００がマトリックス状に並んで設けられ、チップ周縁部
のパッド２１１等と対応するバンプ７００とがパッシベ
ーション膜上に形成された導電層からなる配線７１０に
よって電気的に接続されている。上記バンプ７００は、
ピングリッドアレイのようなパッケージに設けられてい
る各リードピンの内端部に導電性ボールにて結合される
ことでリードピンとの電気的接続が図られる。
【００４９】この実施例では、電源用パッド２１１と対
応する電源用バンプ７０１とを接続する配線７１１がチ
ップ２１０の周縁部に沿って１周するように形成されて
おり、これによって電源インダクタが構成されている。
なお、図１４には、１つの電源用パッドに関してのみ電
源インダクタとなる配線７１１が示されているが、電源
用パッドが複数ある場合には、他の電源用パッドに関し
ても同様な引回し配線からなる電源インダクタが設けら
れる。
【００５０】図１５は、ＷＰＰ構造のＬＳＩにおける電
源インダクタ２５５の他の実施例を示す。この実施例
は、半導体チップに複数の電源用パッドがありかつ配線
層を１層にしたい場合などに有効な実施例であり、電源
用パッド２１１ａ〜２１１ｄからそれぞれ引き出された
電源インダクタとなる配線７１１ａ〜７１１ｄは、チッ
プの１辺に沿ってそれぞれ同一回わり方向に延設されて
からチップの対角線に沿ってチップ中心部に延設され、
中心部でＵターンするように方向転換して対応する電源
用バンプ７０１ａ〜７０１ｄに接続されている。
【００５１】図１６は、ＷＰＰ構造のＬＳＩにおける電
源インダクタ２５５の他の実施例を示す。この実施例
は、半導体チップに複数の電源用パッドがありかつパッ
ドとバンプ７００との間のスペースに余裕がある場合に
有効な実施例であり、各電源用パッド２１１ａ，２１１
ｂから引き出された電源インダクタとなる配線７１１
ａ，７１１ｂがそれぞれ渦巻き状に形成されることで、
インダクタンスが高くされている。
【００５２】図１７には、更にインダクタンスを高くし
たい場合に有効な電源インダクタとなる配線７１１の例
を示す。ただし、この実施例の場合には電源用バンプ７
０１がチップの中心部付近に設けられていることが条件
となる。なお、図１７には、１つの電源用パッドに関し
てのみ電源インダクタとなる配線７１１が示されている
が、電源用パッドが複数ある場合には、他の電源用パッ
ドに関しても同様な渦巻き状の引回し配線からなる電源
インダクタが設けられる。
【００５３】次に、半導体チップ上に形成される上記実
施例のデカップリング回路を構成するインダクタのイン
ダクタンスとバイパスコンデンサの容量値の決定の仕方
について説明する。
【００５４】本発明者らは、半導体チップ上のデカップ
リング回路を構成するインダクタのインダクタンスとバ
イパスコンデンサの容量値は、ＬＳＩの電源インピーダ
ンス（内部抵抗Ｒchipと寄生容量Ｃchip）と電源電流
（＝消費電流）が分かればシミュレーションにより決定
できるのではないかと考えた。そこで、先ず、標準的な
ＬＳＩの電源インピーダンスと電源電流を知るために、
図１８のような測定用ボードを製作した。図において、
４００はプリント基板、２００は測定対象となるＬＳ
Ｉ、４０１はプリント基板に設けられた電源電圧Ｖｃｃ
の給電端子、４０２は接地電位ＧＮＤの給電端子、４０
３は電源電圧Ｖｃｃの給電端子４０１とＬＳＩの外部電
源端子２２１，２２２，２２３とを接続する電源ライ
ン、４０４は接地電位ＧＮＤの給電端子４０２とＬＳＩ
の外部接地端子２３１，２３２，２３３とを接続するグ
ランドライン、４０５はグランドライン４０４の途中に
設けられたＳＭＡコネクタである。
【００５５】次に、図１８のボードを用いてＬＳＩの電
源電流を測定するため、図１９に示すように、ＳＭＡコ
ネクタ４０５に１Ω内蔵ＳＭＡコネクタプローブ４２２
を介してデジタルオシロスコープ５２０を、また電源電
圧Ｖｃｃの給電端子４０１と接地電位ＧＮＤの給電端子
４０２に安定化電源４２０を、また給電端子４０１，４
０２間にボード上の電源ライン４０３，４０４や電源接
続ケーブルのインピーダンス成分による電圧変動を抑え
るためのバイパスコンデンサ４２１を接続して電源電流
測定装置を構成し、定常状態でＬＳＩより流れ出る電源
電流Ｉ０を測定した。図１９の測定装置の等価回路は、
図２１のようになる。ここで、４１２は電源４２０を接
続するケーブルのインダクタンス、Ｌboardはボード上
の電源ライン４０３のインダクタンス、４２１は給電端
子４０１，４０２間のバイパスコンデンサであるが、Ｄ
Ｃ電源電流の測定ではインダクタンス４１２はゼロ、バ
イパスコンデンサ４２１は無限大つまりないのと同じで
ある。また、高周波では、バイパスコンデンサ４２１は
ショートとみなすことができる。よって、上記測定で得
られた電流値Ｉ０から、ＬＳＩ２００内の電流源２５４
の電流値Ｉｍａｃが分かる。すなわち、平均電流で表わ
すとＩmac＝Ｉ０である。また、周波数特性を考える必
要がある場合には、電源電流Ｉ０の時間波形Ｉ０(t)を
フーリエ変換して算出した周波数特性Ｉ０(ω)を用い
て、次式（数５）
【００５６】
【数５】 にて表わすことができる。
【００５７】また、測定電流Ｉ０の直流成分を除いた交
流成分から電源電流ノイズ量が分かる。あるいは、図１
９のディジタルオシロスコープの代わりにスペクトルア
ナライザを接続することにより、電源電流Ｉ０の交流周
波数すなわち電源電流ノイズ量を測定することも可能で
ある。
【００５８】なお、ここで、Ｉmacは、ＬＳＩ２００内
のすべての電流源に流れる電流を合わせたものを、仮想
的な１つの電流源２５４に流される電流として表わした
ものである。また、抵抗４５２は、ＳＭＡコネクタプロ
ーブ４２２の内蔵抵抗ｒ（＝１Ω）で、デジタルオシロ
スコープ５２０はこの抵抗４５２の両端子間電圧Ｖ０を
測定することで電流値Ｉ０を、Ｉ０＝Ｖ０／ｒより得る
ことができる。２５１はボード上の電源配線とＬＳＩパ
ッケージのリード端子やボンディングワイヤなどのイン
ダクタンス成分である（チップ内の配線のインダクタン
ス成分は相対的に小さいので無視することとした）。従
って、図２１において、破線２００で囲まれた部分がＬ
ＳＩの等価回路である。また、図１９の測定装置では、
実際のシステムボードに比べるとボード上の配線を短く
してあるので、パッケージのインダクタンスに比べると
ボード上の配線のインダクタンスは無視できるほど小さ
くなる。従って、図２０のインダクタ２５１は実質的に
パッケージのインダクタンス成分とみなすことができ
る。
【００５９】さらに、図１８のボードを用いてＬＳＩの
電源インピーダンスを測定するため、図２０のように、
ＳＭＡコネクタ４０５に短絡用の部品４１１を挿入して
グランドライン４０２を短絡し、電源電圧Ｖｃｃの給電
端子４０１と接地電位ＧＮＤの給電端子４０２との間に
インピーダンスアナライザ５１０と電源４２０を接続し
てインピーダンス測定装置を構成して、インピーダンス
アナライザ５１０で電源４２０の発生電圧ＶCC0に交流
波形を重畳し、ＬＳＩ２００のインピーダンスを測定し
た。
【００６０】なお、電源４２０のＶｃｃ側はフェライト
ビーズ４１２を介して給電端子４０１に接続してインピ
ーダンスを高くすることで、インピーダンスアナライザ
５１０が電源４２０のインピーダンスを含まずＬＳＩの
インピーダンスのみを測定できるようにした。図１９の
測定装置ではバイパスコンデンサ４２１を給電端子４０
１と４０２との間に接続しているのに対して、図２０の
測定装置ではバイパスコンデンサを設けていないのは、
図１９の測定装置ではＬＳＩに交流を印加するので、バ
イパスコンデンサを入れるとインピーダンスが下がって
しまうからである。
【００６１】そして、図２０の測定装置の等価回路は図
２２のようになるので、図２０の装置で測定されたＬＳ
Ｉの電源インピーダンスと、図１９の測定装置で測定さ
れたＬＳＩの電源電流値Ｉ０とから、ボード上の電源ラ
イン４０３，４０４のインダクタンスＬboard（パッケ
ージのインダクタンスを含む）と、ＬＳＩの内部抵抗Ｒ
chipと寄生容量Ｃchipとを、回路方程式により算出し
た。なお、図２２において、４１２はフェライトビーズ
のインダクタンス成分（電源ケーブルのインダクタンス
成分を含む）、５１１は図２０のインピーダンスアナラ
イザ５１０で、このインピーダンスアナライザ５１０内
にＬＳＩに高周波成分を印加する交流電源で含まれてい
る。インピーダンスアナライザ５１０には交流電源の他
に、プローブや接続ケーブルのインピーダンス、入力抵
抗も含まれているが、それらはプローブの先端でオープ
ン（抵抗＝∞）、ショート（抵抗＝０）、サンプル負荷
（例えば５０Ωの抵抗）について測定を行なって知るこ
とができるので、それに基づいて上記計算値を補正し
た。
【００６２】次に、回路シミュレータにより、図１９の
測定装置をモデル化した図２１の等価回路のシミュレー
ションを行なって、４０〜４８０ＭＨｚの範囲で４０Ｍ
ＨｚおきごとのＬＳＩ２００の電源電流Ｉ０の交流成分
（電源電流ノイズ量）を求め、ＬＳＩ２００の電源電流
周波数特性を調べた。また、図１９の測定装置を使用し
てデジタルオシロスコープ５２０の代わりにスペクトル
アナライザを用いて、ＬＳＩ２００の電源電流Ｉ０の周
波数特性を測定した。
【００６３】図２３には、上記のようにしてシミュレー
ションで算出された電源電流ノイズ量が○印で、また図
１９の測定装置により測定された電源電流ノイズ量が×
印で示されている。図２３の○印と×印を比較すると明
らかなように、シミュレーションにより得られた電源電
流ノイズ量の値と実験で測定された電源電流ノイズ量の
値とは極めて近い値となっており、２００ＭＨｚ以下の
周波数におけるシミュレーション結果と実測値との差は
最大で１．３ｄＢであり、一般的なＬＳＩの動作周波数
帯で充分な精度が得られている。これより、図２１のモ
デル化は正しいことが確認された。
【００６４】次に、ＬＳＩに内蔵させる電源インダクタ
のインダクタンスの値とバイパスコンデンサの値を決定
するために、図２４の等価回路についてシミュレーショ
ンを行なった。図２４において、２５５はＬＳＩチップ
２１０の電源ラインに挿入される前記実施例で説明した
ような配線パターンからなるインダクタ（Ｌchip）であ
る。また、２５１はＬＳＩパッケージのインダクタンス
成分（Ｌpackage）、２５３’はＬＳＩチップの電源配
線に寄生する容量と前記実施例において電源配線間に設
けたバイパスコンデンサの容量との和（Ｃchip）であ
る。ここで、ＬＳＩチップの電源配線に寄生する抵抗Ｒ
chipと、電源容量Ｃchipのうち電源配線の寄生容量の大
きさは、図２２の等価回路のシミュレーションから分か
るので、それを使用した。図２５に電源インダクタンス
がない場合のＬＳＩの等価回路を示す。
【００６５】図２４には図２１の抵抗４５２がないの
で、図２５の等価回路におけるチップ内電流源２５４の
電流Ｉchipを求める際には、抵抗４５２での電圧降下分
を考慮して図２１の回路のシミュレーションで得られた
電流Ｉmacの代わりに、Ｉchip＝Ｉmac（ＶCC−ＶSS）／
Ｖchip0で表わされる電流Ｉchipを使用した。ここでＶc
hip0は、チップ内電流源２５４の両端子間の電圧を意味
しており、Ｖchip0＝ＶCC0−Ｖ０で表わせる。なお、Ｖ
CC0は電源４２０の発生電圧、Ｖ０は抵抗４５２の両端
子間電圧で１Ω×（Ｉmacの時間平均）である。
【００６６】シミュレーションでは、ＬＳＩの電源容量
Ｃchipおよび電源インダクタンスＬchipをパラメータと
して、それぞれのパラメータの値を色々変えたときの定
常状態での電源電流ノイズ量と、図２６（Ａ）のように
電源電流Ｉ０を立ち上げたときに図２６（Ｂ）のように
チップの電源電圧Ｖｃｃが変動するときの電圧低下量Δ
Ｖを求めた。なお、ここでの電源電流ノイズ量は、図２
３から４０〜４８０ＭＨｚの範囲で最もノイズ量の大き
な周波数４０ＭＨｚでのノイズ量とした。
【００６７】図２７に上記シミュレーション結果をグラ
フで示す。図２７には、チップの電源容量Ｃchipがそれ
ぞれ１ｎＦ，３ｎＦ，１０ｎＦ，３０ｎＦであるときに
電源インダクタンスＬchipを１×１０-9〜１×１０-6Ｈ
の範囲で変化させたときの電源電流ノイズ量の変動の特
性が実線Ａ，Ｂ，Ｃ，Ｄにより示されている。また、チ
ップの電源容量Ｃchipがそれぞれ３ｎＦ，１０ｎＦ，３
０ｎＦであるときに電源インダクタンスＬchipを１×１
０-9〜１×１０-6Ｈの範囲で変化させたときのチップの
電圧低下量の変動の特性が破線ｂ，ｃ，ｄにより示され
ている。図２７において、左側の縦軸は電源電流ノイズ
量のスケールを、また右側の縦軸は電圧低下量のスケー
ルを示す。
【００６８】実際にＬＳＩを設計するに当たっては、上
記電源電流ノイズ量と電圧低下量がそれぞれの最大許容
値を超えないようにＬＳＩの電源インダクタンスと電源
容量を決定してやる必要がある。電圧低下量に関して
は、それがある値を超えるとＬＳＩが誤動作するおそれ
がある場合に、その許容値が最大許容値とされる。ま
た、電源電流ノイズ量に関しては、ボード上の電源配線
からの電磁放射量をある値以下にするため、予め設計段
階である値以上大きな電源電流ノイズをＬＳＩチップか
ら外部に漏らしたくない場合に、規制値として設定され
るノイズ量が最大許容値とされる。
【００６９】以下、図２７を利用して具体的にＬＳＩの
電源インダクタンスと電源容量値を決定する場合の手順
を説明する。例えば設計しようとするＬＳＩの電源電流
ノイズ量の最大許容値が６０ｄＢμＡであるときに電源
容量値として１０ｎＦ程度は確保できそうであれば、図
２７の左側の電源電流ノイズ量のスケールで６０ｄＢμ
Ａのポイントと交わる横罫線Ｘ１と電源容量１０ｎＦで
の電源電流ノイズ量特性を示す実線Ｃとの交点から、電
源インダクタンスを求める。図２７の場合には、電源イ
ンダクタンスを約１×１０-7Ｈとすればよいことが分か
る。
【００７０】一方、電圧低下量の最大許容値が０．３Ｖ
であるときに容量値として１０ｎＦ程度は確保できそう
であれば、図２７の右側の電圧低下量のスケールで０．
３Ｖのポイントと交わる横罫線Ｘ２と電源容量１０ｎＦ
での電圧低下量特性を示す破線ｃとの交点から、電源イ
ンダクタンスを求める。図２７の場合には、電源インダ
クタンスを約８×１０-8Ｈとすればよいことが分かる。
したがって、電源電流ノイズ量の最大許容値６０ｄＢμ
Ａと電圧低下量の最大許容値０．３Ｖの両方を満足させ
るには、電源容量１０ｎＦのときで電源インダクタンス
は電源電流ノイズ量に対して余裕のある１×１０-7Ｈと
すればよい。上記とは逆に電源インダクタンスを先に決
めてから図２７より電源容量値を決定することも可能で
ある。
【００７１】なお、上述した電源インダクタンスと電源
容量値の決定の仕方は、電源電流ノイズ量の最大許容値
または電圧低下量の最大許容値をぎりぎり満足するよう
に決定する場合であり、もっと余裕を持たせて電源イン
ダクタンスと容量値を決定するようにしても良い。
【００７２】本発明者らは、図２７に示すようなシミュ
レーション結果に基づいて、電源電流ノイズ量の最大許
容値または電圧低下量の両方を満足する電源インダクタ
ンスと容量値の組合せをグラフ上にて容易に決定できる
ようにするため、図２８に示すように横軸を電源インダ
クタンス、縦軸を容量値とするグラフを作成し、電源電
流ノイズ量Ｉｎの最大許容値（６０ｄＢμＡ）を満足す
る電源インダクタンスと電源容量の組合せを○印で、ま
た電圧低下量ΔＶの最大許容値（０．３Ｖ）を満足する
電源インダクタンスと電源容量の組合せを×印で示し
た。このグラフにおいて、ハッチングが付されている領
域が電源電流ノイズ量の最大許容値と電圧低下量の最大
許容値の両方を満足する電源インダクタンスと電源容量
の組合せの領域である。このグラフを用いることによ
り、容易に電源電流ノイズ量の最大許容値と電圧低下量
の最大許容値の両方を満足する電源インダクタンスと電
源容量の組合せを決定することができる。
【００７３】さらに、本発明者らは、上記グラフに一般
性を与えることができないかと考え、○印をプロットし
た点を結ぶ曲線Ｅ１と×印をプロットした点を結ぶ曲線
Ｅ２の式について検証した。その結果、周波数ωにおけ
る電源電流ノイズの最大許容値をＩmax(ω)、チップの
電圧低下量の許容値をΔＶとすると、上記曲線Ｅ１は次
式（数６）により、また曲線Ｅ２は次式（数７）により
近似できることが分かった。
【００７４】
【数６】
【００７５】
【数７】
【００７６】なお、これらの式はシミュレーションの過
程で用いられた式を変形したものである。そして、式
（数７）の中のＡve{Ｉmac(t)}はＩmacの時間平均を、
また式（数６）の中のＶchip0は図２１における電流源
２５４（Ｉmac）の両端子間電圧の意味しており、Ｖchi
p0＝ＶCC0−１Ω×Ａve{Ｉmac(t)}で表わすことができ
る。さらに、Ｉmac(ω)は、図２１（図１９の等価回
路）の測定系におけるシミュレーションにより得られた
電源電流Ｉ０の時間波形Ｉ０(t)をフーリエ変換して算
出した周波数特性Ｉ０(ω)を用いて、前述の式（数５）
で表わしたものである。また、上記式（数７）におい
て、Ｇは、Ｇ＝Ｒchip／√｛（Ｌpackage＋Ｌchip）／
Ｃchip｝で表わされる定数である。
【００７７】しかも、この式を用いると電源電流ノイズ
量の最大許容値と電圧低下量の最大許容値が６０ｄＢμ
Ａと０．３Ｖ以外の場合における電源電流ノイズ量の最
大許容値または電圧低下量の最大許容値を満足する電源
インダクタンスと電源容量の組合せの臨界曲線も表わせ
る。
【００７８】従って、図２８においてハッチングで示し
た電源インダクタンスと電源容量の許容範囲は、次の不
等式（数８），（数９）にて表わすことができる。
【００７９】
【数８】
【００８０】
【数９】
【００８１】よって、上記不等式を満足するように電源
インダクタのインダクタンスおよび電源容量の値を選択
してやれば、電源電流ノイズを所望の値以下に抑えるの
に必要な電源インダクタのインダクタンスおよび電源容
量の値をシミュレーションによって容易に決定すること
ができる。
【００８２】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば半導
体チップ上に形成される電源インダクタや電源容量は、
前記実施例で示した具体例に限定されるものでなく、他
の構造やチップに外付けされる素子として設けることも
可能である。また、前記実施例では電源電圧端子と電源
インダクタが複数個ある半導体集積回路について説明し
たが、本発明に係る半導体集積回路の設計方法は、電源
インダクタが１つの半導体集積回路に対しても適用する
ことができる。
【００８３】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００８４】すなわち、本発明に従うと、内部回路の動
作に悪影響を与えることなく電源電流変動が外部へ伝播
してその高周波成分により電磁波が発生するのを有効に
防止できる半導体集積回路を実現することができる。
【００８５】また、本発明の半導体集積回路の設計方法
に従うと、電源電流ノイズを所望の値以下に抑えるのに
必要な電源インダクタのインダクタンスおよび電源容量
の値をシミュレーションによって容易に決定することが
できるようになる。
【図面の簡単な説明】
【図１】本発明を適用した半導体集積回路の概略構成を
示す回路構成図である。
【図２】電源用パッドと電源ラインとの間に設けられる
インダクタの具体的な構成例を示す平面図である。
【図３】内部回路に電源を供給する電源ラインとグラン
ドラインの具体的な構成例を示す平面図である。
【図４】電源用パッドと電源ラインとの間に設けられる
インダクタの他の構成例を示す平面図である。
【図５】電源インダクタの第３の実施例を示す平面図で
ある。
【図６】図５の電源インダクタの断面構成を示す断面図
である。
【図７】電源インダクタの第４の実施例を示す断面図で
ある。
【図８】電源インダクタの第５の実施例を示す平面図で
ある。
【図９】電源インダクタの第６の実施例を示す平面図で
ある。
【図１０】電源インダクタの第７の実施例を示す平面図
である。
【図１１】バイパスコンデンサの一部を構成する電源容
量の具体例を示す断面図である。
【図１２】バイパスコンデンサの一部を構成する電源容
量の第２の実施例を示す断面図である。
【図１３】バイパスコンデンサの一部を構成する電源容
量の第３の実施例を示す断面図である。
【図１４】本発明をＷＰＰ構造のＬＳＩに適用した場合
の電源インダクタの実施例を示す平面図である。
【図１５】本発明をＷＰＰ構造のＬＳＩに適用した場合
の電源インダクタの他の実施例を示す平面図である。
【図１６】本発明をＷＰＰ構造のＬＳＩに適用した場合
の電源インダクタの他の実施例を示す平面図である。
【図１７】本発明をＷＰＰ構造のＬＳＩに適用した場合
の電源インダクタのさらに他の実施例を示す平面図であ
る。
【図１８】標準的なＬＳＩの電源インピーダンスと電源
電流を知るために作成した測定用ボードの概略構成を示
す斜視図である。
【図１９】図１８の測定用ボードを使用してＬＳＩの電
源電流を測定する電流測定装置の概略構成を示す斜視図
である。
【図２０】図１８の測定用ボードを使用してＬＳＩの電
源インピーダンスを測定するインピーダンス測定装置の
概略構成を示す斜視図である。
【図２１】図１９の電流測定装置の等価回路を示す回路
図である。
【図２２】図２０のインピーダンス測定装置の等価回路
を示す回路図である。
【図２３】シミュレーションで算出された電源電流ノイ
ズ量の特性と、図１９の測定装置により測定された電源
電流ノイズ量の特性を示す電源電流ノイズ特性図であ
る。
【図２４】インダクタンスを入れたＬＳＩのパッケージ
を含んだ等価回路を示す回路図である。
【図２５】インダクタンスのないＬＳＩの等価回路を示
す回路図である。
【図２６】ＬＳＩにおける電圧低下量ΔＶを算出する際
にＬＳＩチップの流す電流とＬＳＩチップの電源電圧の
変化の様子を示す波形図である。
【図２７】シミュレーションにより電源インダクタンス
を変化させたときの電源電流ノイズ量の変動の特性と、
チップの電圧低下量の変動の特性を示す特性図である。
【図２８】本発明方法における電源電流ノイズ量Ｉｎの
最大許容値と電圧低下量ΔＶの最大許容を満足する電源
インダクタンスと電源容量の組合せの設定可能な範囲を
表わしたグラフである。
【図２９】電源電流ノイズ対策を施した従来のプリント
基板の構成例を示す斜視図である。
【符号の説明】
２００ パッケージ状態のＬＳＩ（半導体集積回路） ２１０ 半導体チップ ２１１ 電源用パッド ２１２ 接地電位用パッド ２１４ 内部回路の電源ライン ２１５ 内部回路のグランドライン ２２１〜２２３ 外部電源端子 ２３１〜２３３ 外部接地端子 ２４１ 信号入力端子 ２４２ 信号出力端子 ２５１ パッケージのインダクタンス ２５２ 電源抵抗 ２５３ 電源容量 ２５４ チップ内電流源 ２５５ チップの電源インダクタ ４２０ 外部電源
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/82 Ｈ０１Ｌ 21/82 Ｃ 27/04 Ｄ (72)発明者 蒲原 史朗 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5B046 AA08 BA04 JA04 JA10 5F038 AC10 AC14 AZ06 BH03 BH19 CD02 CD14 EZ09 EZ10 EZ20 5F064 EE43 EE44 EE45 EE52 HH06 HH09

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 複数の第１外部端子と、複数の第２外部
    端子と、上記複数の第１外部端子に印加された第１の電
    源電圧を内部回路に供給するための第１電源ラインと、
    上記複数の第２外部端子に印加された第２の電源電圧を
    内部回路に供給するための第２電源ラインと、上記複数
    の第１外部端子と上記第１電源ラインとの間にそれぞれ
    接続されかつインピーダンスの値が互いにほぼ等しい複
    数のインダクタとを備えたことを特徴とする半導体集積
    回路。
  2. 【請求項２】 上記第１電源ラインと上記第２電源ライ
    ンとの間にはバイパスコンデンサが接続されていること
    を特徴とする請求項１に記載の半導体集積回路。
  3. 【請求項３】 複数の第１電源パッドと、複数の第２電
    源パッドと、上記複数の第１電源パッドに印加された第
    １の電源電圧を内部回路に供給するための第１電源ライ
    ンと、上記複数の第２電源パッドに印加された第２の電
    源電圧を内部回路に供給するための第２電源ラインと、
    上記複数の第１電源パッドと上記第１電源ラインとの間
    にそれぞれ接続されるとともに上記内部回路が上記第１
    電源ラインと接続されるノードまでのインピーダンスの
    値が互いにほぼ等しくなるように設定された冗長な配線
    によりなる複数のインダクタとを備えてなることを特徴
    とする半導体集積回路。
  4. 【請求項４】 上記複数のインダクタを構成する配線
    は、それぞれ半導体チップ周縁部を周回するように形成
    され、かつ各配線を流れる電流の向きが同じになるよう
    に対応する電源パッドと第１電源ラインとの間に接続さ
    れていることを特徴とする請求項３に記載の半導体集積
    回路。
  5. 【請求項５】 上記各インダクタは、半導体チップ上を
    周回するように形成された第１の配線層と、該第１の配
    線層と重なるように形成された第２の配線層とから構成
    され、上記第１の配線層の始端は上記複数の第１電源パ
    ッドのいずれかに接続され、上記第１の配線層の終端は
    上記第２の配線層の始端に接続され、上記第２の配線層
    の終端は上記第１電源ラインに接続されていることを特
    徴とする請求項４に記載の半導体集積回路。
  6. 【請求項６】 上記各インダクタは、半導体チップ上を
    周回するように形成された第１の配線層と、該第１の配
    線層と重なるように形成された第２の配線層とから構成
    され、上記第１の配線層と上記第２の配線層はこれらの
    配線層間を分離する絶縁膜に形成された打ち抜き穴にて
    低インピーダンスで接続されていることを特徴とする請
    求項４に記載の半導体集積回路。
  7. 【請求項７】 上記各インダクタを構成する配線層は、
    半導体チップの上記内部回路が形成されている領域を囲
    むように周回形成されていることを特徴とする請求項
    ４、５または６に記載の半導体集積回路。
  8. 【請求項８】 上記各インダクタを構成する配線層は、
    半導体チップの上記内部回路が形成されている領域の上
    方にて渦巻き状に形成されていることを特徴とする請求
    項４に記載の半導体集積回路。
  9. 【請求項９】 上記各インダクタを構成する配線層は、
    半導体チップの上記内部回路が形成されている領域の外
    側にて渦巻き状に形成されていることを特徴とする請求
    項３に記載の半導体集積回路。
  10. 【請求項１０】 上記第１電源ラインおよび第２電源ラ
    インは、半導体チップの上記内部回路が形成されている
    領域全体に亘って格子状もしくは網目状に形成されてい
    ることを特徴とする請求項３または４に記載の半導体集
    積回路。
  11. 【請求項１１】 上記第１電源ラインを構成する配線層
    を容量の一方の電極とし、該一方の電極と絶縁膜を介し
    て対向するように容量の他方の電極となる導電層が形成
    されて、バイパスコンデンサを構成していることを特徴
    とする請求項３または４に記載の半導体集積回路。
  12. 【請求項１２】 上記一方の電極と上記他方の電極との
    間の絶縁膜には、これらの電極を構成する導電層とは別
    個に形成された導電層が設けられて、上記一方の電極と
    上記他方の電極との距離が狭くされていることを特徴と
    する請求項１１に記載の半導体集積回路。
  13. 【請求項１３】 上記一方の電極と上記他方の電極との
    間の絶縁膜には、これらの電極を構成する導電層とは別
    個に形成されかつ凹凸を有する導電層が設けられて、上
    記一方の電極と上記他方の電極との距離が狭くされかつ
    実質的な対向面積が大きくされていることを特徴とする
    請求項１２に記載の半導体集積回路。
  14. 【請求項１４】 第１外部端子と、第２外部端子と、
    前記第１外部端子に印加された第１の電源電圧を内部回
    路に供給するための第１電源ラインと、上記第２外部端
    子に印加された第２の電源電圧を内部回路に供給するた
    めの第２電源ラインと、上記第１外部端子と上記第１電
    源ラインとの間に接続されたインダクタとを備えた半導
    体集積回路を設計するにあたり、 上記第１電源ラインと上記第２電源ラインとの間に存在
    する電源抵抗をＲchip、電源容量をＣchip、上記第１外
    部端子に接続される外部電源の電圧をＶCC0、半導体チ
    ップに印加される電源電圧がＶchipの場合、半導体チッ
    プ内のすべての電流源に流れる電流を合わせたものをＩ
    mac、Ｉmacの時間平均を Ａｖｅ（Ｉmac(t)）、周波数
    ωにおける電源電流ノイズ量Ｉｎの最大許容値をＩmax
    (ω)、チップの電圧低下量の許容値をΔＶとしたとき
    に、次の２つ式 【数１】 【数２】 ただし、Ｇ＝Ｒchip／√｛（Ｌpackage＋Ｌchip）／Ｃc
    hip｝を満足するように上記インダクタのインダクタン
    スの値と電源容量の値を選択するようにしたことを特徴
    とする半導体集積回路の設計方法。
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