KR20020000126A

KR20020000126A - 반도체집적회로 및 그 설계방법

Info

Publication number: KR20020000126A
Application number: KR1020010035041A
Authority: KR
Inventors: 오타케시게노리; 요코미조고이치; 카모하라시로
Original assignee: 가나이 쓰토무; 가부시키가이샤 히타치세이사쿠쇼
Priority date: 2000-06-21
Filing date: 2001-06-20
Publication date: 2002-01-04
Also published as: US20020011606A1; US6600181B2; TW541683B; JP2002009244A

Abstract

본 발명은 반도체집적회로 및 그 설계방법에 관한 것으로서 제 1 전원 라인(214)과 제 2 전원라인(215)을 갖는 반도체내부회로(213)와 제 1 전원의 복수의 단자(211a, 211b)에 접속되는 소정의 인덕턴스를 갖는 배선층(255) 및 제 2 전원의 복수단자(212a, 212b)에 접속되는 작은 인덕턴스를 갖는 배선층을 갖는 반도체집적회로와 배선층(255)은 내부회로를 둘러싸는 인덕턴스를 갖는 기술이 제시된다.

Description

반도체집적회로 및 그 설계방법{SEMICONDUCTOR INTEGRATED CIRCUIT AND DESIGNING METHOD THEREOF}

본 발명은 반도체집적회로에 있어서의 전원전류노이즈의 저감기술에 관한여 도한 반도체칩상에 형성되는 감결합(Decoupling)회로 및 상기 감결합회로를 구성하는 인덕터의 인덕턴스결정방식에 이용하기에 유효한 기술에 관한 것이다.

반도체집적회로(이하, LSI로 명기)를 사용한 시스템에서는 LSI내의 전류변동이 고주파성분이지만 전자파를 발생하는 것으로 알려져 있다. 전자방사를 억제하기 위하여 다음과 같은 기술이 알려져 있다. 일본국 특개평6-309050 명세서에 개시된 반도체장치의 반도체기판상에는 내부회로에 전원전압을 공급하는 전원전압공급라인에 개설된 정전류원 소자와 내부회로에 접지전압을 공급하는 접지전압공급라인과 전원전압공급라인과 접속된 용량수단이 형성되어 있다.

일본국특개평8-288462명세서에는 CPU를 포함하는 회로군과 회로군을 포위하도록 배선된 버스와 버스의 외측에 배치된 단자패드를 구비한 반도체집적회로장치가 개시되어 있다. 상기 기생인덕턴스를 증가시키는 포위된 부분을 갖는 고정전위의 단자패드로부터 회로군에 이르는 고정전위라인을 구비하고 있다.

일본국특개평2-25037의 명세서에는 LSI내부에 상기 LSI내부에 있어서 전압하강을 크게 하기 위하여 포위한 인덕턴스성분 및 저항성분을 부가한 것을 특징으로 하는 반도체장치가 개시되어 있다.

프린트기판에 인덕터와 바이패스콘덴서로 이루어지는 감결합회로를 설치하는기술에 있어서는 프린트기판에 실장되는 부품점수가 증가하여 실장밀도가 저하하면서 제조코스트가 증가하는 문제점이 있다. 또한, 반도체칩상의 전원전압공급라인에 정전류원소자를 설치하고 전원전압라인과 접지라인과의 사이에 용량수단을 접속하도록 한 기술은 전원전압공급라인상의 정전류원소자에 의해 내부회로의 실질적인 전원전압레벨이 저하한다는 불합리가 있다.

또한, 고정전위라인 즉 전원전압라인과 접지전위라인을 칩상에서 감싸도록 하는 것에 의해 기생인덕턴스성분을 증가시켜 전원전압의 변동을 억제하도록 한 기술은 신호의 응답성이 악화되므로 바람직하지 않다. 또한, LSI내부의 전원배선을 감싸는 것으로 인덕턴스성분 및 저항성분을 크게하도록 한 기술은 내부부하 혹은 전원인피던스가 증가하므로 내부회로의 전원전압변동은 증가하는 불합리가 있다.

본 발명의 목적은 내부회로의 동작에 대한 악영향을 감소시키는 것과 전원전류변동의 고주파성분이 전자파를 발생하는 것을 유효하게 방지하는 것이 가능한 반도체집적회로를 제공하는 것이다.

본 발명의 다른 목적은 반도체집적회로의 설계부근에 전원전류노이즈를 소망값이하로 억제하기에 필요한 전원인덕터의 인덕턴스 및 전원용량값을 시뮬레이션에 의해 용이하게 설정하는 것이 가능한 설계기술을 제공하는 것이다.

본 발명의 상기 및 그 외의 목적과 신규특징에 대해서는 본 명세서의 기술및 첨부도면에서 명확해질 것이다.

본원에 있어서 개시되는 발명가운데 대표적인것의 개요를 설명하면 하기와같다. 즉, 본 출원의 발명은 복수의 전원용패드와 복수의 접지전위용패드를 갖는 LSI에 있어서 상기 복수의 전원용패드와 LSI내부의 전원라인과의 사이에 각각 상호 인피던스값이 거의 비등한 배선을 설치하도록 한 것이다.

또한, 구체적으로는 복수의 제 1전원패드와 복수의 제 2 전원패드와 상기 복수의 제 1 전원패드에 인가되는 제 1전원전압을 내부회로에 공급하기 위한 제 1 전원라인과 상기 복수의 제 2 전원패드에 인가된 제 2의 전원전압을 내부회로에 공급하기위한 제 2 전원라인과 상기 복수의 제 1 전원패드와 상기 제 1 전원라인과의 사이에 각각 접속되면서 상기 내부회로가 상기 제 1 전원라인과 접속되는 노이드까지의 인피던스값이 상호 거의 비등해지도록 설정된 말굽형, U자형, 프레임형, 혹은 루프형의 배선에 의해 내부회로의 주위를 3/4회 혹은 그 이상 선회한다.

상기한 구성에 의하면 복수의 외부전원단자와 반도체집적회로내부의 전원라인과의 사이에 각각 배선 혹은 인덕터가 설치되어 있기 때문에 인덕터를 간섭하는 전원전류의 변동을 억제하는 것이 가능하고 상기에 의해 전원전류노이즈가 반도체집적회로의 외부로 전달하여 그 고주파성분에 의해 전자파가 발생하는 것을 유효하게 방지하는 것이 가능하다. 또한, 복수의 외부접지단자와 LSI내부의 접지라인과의 사이에는 감겨진 배선 혹은 인덕터가 설치되어 있지 않기 때문에 신호의 응답성이 저하하지 않는다. 또한, 복수의 외부전원단자에 각각 접속된 복수의 인덕터는 총전원인덕턴스를 크게한다. 또한, 복수의 인덕터의 배열접속은 내부회로에 관한 것이다. 또한, 전원인피던스를 내리는 것이 가능하다.

또한, 상기 복수의 인덕터를 구성하는 배선은 각각 반도체칩 주변부를 선회하도록 형성되고 또한, 각배선을 흐르는 전류의 방향이 동일해지도록 대응하는 전원패드와 제 1 전원라인과의 사이에 접속되도록 구성한 것이다. 역방향으로 전류가 흐르는 복수라인의 평행배치는 인덕턴스를 내리기위한 것이다. 인덕터를 설치하지 않는 종래의 반도체집적회로에 비하여 그다지 칩사이즈의 증대없이 원하는 인덕턴스를 가지는 인덕터를 형성하는 것이 가능하다.

또한, 상기 인덕터는 반도체칩상을 선회하도록 형성된 제 1의 배선층과 상기 제 1의 배선층과 겹쳐지도록 형성된 제 2의 배선층으로 구성되고 상기 제 1의 배선층의 개시단은 상기 복수의 제 1 전원패드의 임의 하나에 접속되고 상기 제 1 배선층의 종단은 상기 제 2 배선층의 개시단에 접속되고 상기 제 2의 배선층의 종단은 상기 제 1 전원라인에 접속되도록 한다. 즉, 인덕터를 상호 겹치게 하여 상하 2개의 배선층으로 이루는 2중코일로 한다. 상기에 의해 내부회로의 점유면적을 증대시키지 않고 인덕턴스를 크게하는 것이 가능하다.

또한, 상기 인덕터는 반도체칩상을 선회하도록 형성된 제 1의 배선층과 상기 제 1의 배선층과 겹쳐지도록 형성된 제 2의 배선층으로 구성되고 상기 제 1의 배선층과 상기 제 2의 배선층은 상기의 배선층간을 분리하는 절연막으로 결성된 관통구에서 저인피던스로 접속되도록 하여도 좋다. 즉, 인덕터를 상호 겹치게 하여 상하 2개의 배선층을 절연막으로 형성한 관통구를 통하여 접속한 2중코일이다. 상기에 의해 점유면적을 증대시키는 경우 없이 인덕터의 저항성분을 저감하고 내부회로의 전원전압을 충분하게 확보하는 것이 가능 하다.

또한, 상기 각 인덕터를 구성하는 배선층은 반도체칩의 상기 내부회로가 형성되어 있는 영역을 둘러싸도록 하여 선회형성하도록 하여도 좋다. 상기에 의해 인덕터를 구성하는 배선층을 내부회로의 전원라인과 신호라인을 구성하는 배선층으로 형성하는 것이 가능하고 프로세스를 복잡하게 하지 않고 인덕터를 형성하는 것이 가능 하다.

또한, 상기 각 인덕터를 구성하는 배선층은 반도체칩의 상기 내부회로가 형성되어 있는 영역의 위쪽에 내부회로의 점유면적과 동일한 정도로 혹은 그보다 약간 작은 면적을 둘러쌓도록 하여 배치된 U자형, 프레임형, 나선형 또는 루프형으로 형성하도록 하여도 좋다. 상기에 의해 점유면적을 증대시키지 않고 또한 인덕턴스를 크게하는 것이 가능하다.

또한, 상기 각 인덕터를 구성하는 배선층은 반도체 칩의 상기 내부회로가 형성되어 있는 영역의 외측에서 나선형으로 형성하도록 하여도 좋다. 상기에 의해 인덕터를 구성하는 배선층을 내부회로의 전원라인과 신호라인을 구성하는 배선층으로 형성하는 것이 가능하고 프로세스를 복잡하게 하지 않고 인덕터를 형성하는 것이 가능 하다.

또한, 상기 제 1 전원라인 및 제 2 전원라인은 반도체칩의 상기 내부회로가 형성되어 있는 영역전체에 걸쳐서 격자형 혹은 망사형으로 형성하는 것이 바람직하다. 상기에 의해 제 1 전원라인 및 제 2 전원라인의 저항을 저감하는 것이 가능 하고 내부회로의 전원전압을 충분하게 확보하는 것이 가능하다.

또한, 상기 각 인덕터를 구성하는 배선층과 상기 제1 전원라인이 배열되는 부분에 상기 인덕터를 구성하는 배선층 또는, 상기 제 1 전원라인을 구성하는 배선층을 용량의 한편의 전극으로 하고 상기 한편의 전극과 절연막을 매개하여 대향하도록 용량의 다른편이 전극으로 이루어지는 도전층을 형성하여 바이패스콘덴서를 구성하는 것이 바람직하다. 상기에 의해 칩사이즈를 증대시키지 않고 원하는 용량값을 갖는 바이패스콘덴서를 형성하는 것이 가능하다.

또한, 상기 한편의 전극과 상기 다른편의 전극과의 사이의 절연막에는 상기 전극을 구성하는 도전층과는 별개로 형성된 도전층을 설치하여 상기 한편의 전극과 상기 다른편의 전극과의 거리가 좁아지도록 하는 것이 좋다. 상기에 의해 면적을 증대하지 않고 대용량값을 구하는 것이 가능하다.

또한, 상기 한편의 전극과 상기 다른편의 전극과의 사이의 절연막에는 상기 전극을 구성하는 도전층과는 별개로 형성되며 또한 요철을 가지는 도전층을 설치하여 상기 한편의 전극과 다른편의 전극과의 거리를 좁게하고 또한 실질적인 대향면적을 크게하면 좋다. 상기에 의해 면적을 증대시키지 않고도 또한 대용량값을 구하는 것이 가능하다.

또한, 본 출원의 다른 발명은 LSI칩에 내장시키는 전원인덕터의 인덕턴스값 L칩과 전원용량값을 결정하는 부분에 하나 또는 복수의 칩을 가지는 인덕턴스패키지를 Lpackage로 하고 하나 또는 복수의 패키지를 가지는 보드인덕턴스를 Lboard로하고 칩의 전원저항을 Rchip, 전원용량을 Cchip, 외부전압원의 발생전압을 VCCO, 칩에 칩자체가 인가되는 전원전압을 Vchip, 칩내 전체의 전류원에 흐르는 전류를 합친것을 Imac(w), Imac의 시간평균을 Ave(Imac(t)), 주파수(ω)에 있어서 전원노이즈전류(In)의 최대허용치를 Imac(ω), 칩의 전압저하량의 허용치를 △V로 할경우에 다음의 2개의 식,

을 만족하도록 전원인덕터의 인덕턴스의 값과 전원용량값을 선택하도록 한 것이다. 또한, 상기 식(수학식 2)에 있어서 G는 G=Rchip/√{(Lpackage + Lchip)/Cchip}으로 나타내는 변수이다. 또한, 전원노이즈전류(In)은 LSI칩으로부터 외부에 누설되는 전류의 노이즈 즉 LSI칩에 전류가 흐르고 있는 경우에 칩의 전원단자를 외부로부터 관측한 경우 나타나는 노이즈이다. 한편, 전압저하량의 허용값(△V)은 칩에 전류 Imac(ω)를 흐르게 할 경우에 전원전압에 발생하는 전압저하로 LSI가 오동작하지 않는 것을 보증하는 한계의 전압값이다.

상기한 구성에 의하면 전원전류노이즈를 원하는 값이하로 억제하기에 필요한 전원인덕터의 인덕턴스 및 전원용량값을 시뮬레이션에 의해 용이하게 결정하는 방법을 제공하는 것이 가능하다.

도 1 은 본 발명을 적용한 반도체집적회로의 개략구성을 나타내는 회로구성도이다.

도 2 는 전원용패드와 전원라인과의 사이에 설치되는 인덕터의 구체적인 구성예를 나타내는 평면도이다.

도 3 은 내부회로에 전원을 공급하는 전원라인과 그랜드라인의 구체적인 구성예를 나타내는 평면도이다.

도 4 는 전원용패드와 전원라인과의 사이에 설치되는 인덕터외의 구성예를 나타내는 평면도이다.

도 5 는 전원인덕터의 제 3의 실시예를 나타내는 평면도이다.

도 6 은 제 5의 전원인덕터의 단면구성을 나타내는 단면도이다.

도 7 은 전원인덕터의 제 4의 실시예를 나타내는 단면도이다.

도 8 은 전원인덕터의 제 5의 실시예를 나타내는 단면도이다.

도 9 는 전원인덕터의 제 6의 실시예를 나타내는 단면도이다.

도 10 은 전원인덕터의 제 7의 실시예를 나타내는 단면도이다.

도 11 은 바이패스콘덴서의 일부를 구성하는 전원용량의 구체적 예를 나타내는 단면도이다.

도 12 는 바이패스콘덴서의 일부를 구성하는 전원용량의 제 2의 실시예를 나타내는 단면도이다.

도 13 은 바이패스콘덴서의 일부를 구성하는 전원용량의 제 3의 실시예를 나타내는 단면도이다.

도 14 는 본 발명을 WPP구조의 LSI에 적용한 경우의 전원인덕터의 실시예를 나타내는 평면도이다.

도 15 는 본 발명을 WPP구조의 LSI에 적용한 경우의 전원인덕터의 다른 실시예를 나타내는 평면도이다.

도 16 은 본 발명을 WPP구조의 LSI에 적용한 경우의 전원인덕터의 다른 실시예를 나타내는 평면도이다.

도 17 는 본 발명을 WPP구조의 LSI에 적용한 경우의 전원인덕터의 또 다른 실시예를 나타내는 평면도이다.

도 18 은 표준적인 LSI의 전원인피던스와 전원전류를 알기 위하여 작성한 측정용보드의 개략구성을 나타내는 사시도이다.

도 19 는 도 18의 측정용보드를 사용하여 LSI의 전원전류를 측정하는 전류측정장치의 개략구성을 나타내는 사시도이다.

도 20 은 도 18의 측정용보드를 사용하여 LSI의 전원인피던스를 측정하는 인피던스측정장치의 개략구성을 나타내는 사시도이다.

도 21 은 도 19의 전류측정장치의 등가회로를 나타내는 회로도이다.

도 22 는 도 20의 인피던스측정장치의 등가회로를 나타내는 회로도이다.

도 23 은 시뮬레이션에서 산출된 전원전류노이즈량의 특성과 도 19의 측정장치에 의해 측정된 전원전류노이즈량의 특성을 나타내는 전원전류노이즈 특성도이다.

도 24 는 인덕턴스를 삽입한 LSI의 패키지를 포함한 등가회로를 나타내는 회로도이다.

도 25 는 인덕턴스가 없는 LSI의 등가회로를 나타내는 회로도이다.

도 26A 26B 는 LSI에 있어서 전압저하량(ΔV)를 산출할 때 LSI칩이 흐르는 전류와 LSI칩의 전류전압의 변화의 상태를 나타내는 파형도이다.

도 27 은 시뮬레이션에 의해 전원인덕턴스를 변화시킬 때 전원전류노이즈량의 변동특성과 칩의 전압저하량의 변동특성을 나타내는 특성도이다.

도 28 은 본 발명방법에 있어서 전원전류노이즈량(In)의 최대허용치와 전압저하량(ΔV)의 최대허용을 만족하는 전원인덕턴스와 전원용량의 조합이 설정가능한 범위를 나타낸 그래프이다.

<주요부분에 대한 도면부호의 설명>

200 : 패키지상태의 LSI(반도체집적회로)

210 : 반도체 칩 211a, 211b : 전원용 패드

212a, 212b : 접지전위용 패드 213 : 내부회로

214 : 전원라인 241 : 입력패드

242 : 출력패드 255a, 255b : 인덕터

이하 본 발명의 적절한 실시예를 도면에 의거하여 설명한다.

도 1은 본 발명을 적용한 반도체집적회로의 개략구성을 나타내는 것이다. 도 1에 있어서, 210은 반도체집적회로가 형성되는 단결정실리콘과 같은 반도체 칩, 211은 칩(210)의 주변부에 설치된 전원용패드, 212는 접지전위용패드, 213은 내부회로, 214는 내부회로에 접속된 전원라인, 215는 내부회로에 접속된 접지라인이고 칩상에는 복수의 전원용패드(211)와 복수의 접지전위용패드(212)가 설치되어 있고 각 전원용패드(211)와 전원라인(214)과의 사이에는 각각 인덕터(255)가 설치되어 있다. 한편, 접지전위용패드(212)와 접지라인(215)와는 인덕턴스를 매개하지 않고 직접접속되어 있다. 또한, 상기 전원라인(214)과 접지라인(215)과의 사이에는 바이패스콘덴서(253)가 설치되어 있다.

또한, 241은 내부회로(213)에 입력된 신호용의 입력패드, 242는 내부회로(213)에서 출력되는 신호용의 출력패드이다. 도 1에는 전원용패드(211)와 접지전위용패드(212)가 각각 2개씩 나타나 있지만, 패드의 수는 2개로 한정되지 않고 다수이어도 좋다. 또한, 전원용패드(211)의 수와 접지전위용패드(212)의수는 동일하지 않아도 좋다. 또한, 입력패드(241)와 출력패드(242)도 도에는 각각 하나씩 대표적으로 나타나 있지만 실제회로에서는 각각 복수개 설치되어 있다. 바이패스콘덴서(253)는 칩상에서 적극적으로 용량을 부가하도록 하여도 좋지만, 근본적으로 전원라인(214)과 접지라인(215)간에 존재하는 결합용량으로 충분한 경우에는 적극적으로 설치하는 것을 생략하는 것도 가능하다.

다음으로 도 2 ~ 도 10을 이용하여 반도체 칩상에 있어서 각 전원용패드(211)와 전원라인(214)과의 사이에 설치되는 인덕터(255)의 구체적인 구성예를 설명한다.

도 2에 있어서는 3개의 전원용본딩패드(211a, 211b, 211c)가 칩 주변부에 설치되고 전원용패드(211a)에는 칩의 주변을 거의 일회 선회하도록 형성된 배선층(La1 ~ La5)으로 이루어지는 인덕터가 인출선(La0)을 매개하여 접속되어 있다. 상기 배선층 가운데 도 2의 방향의 배선층(La1, La3, La5)가 하나의 배선층으로 형성되고 한각도로 교차하는 별도방향의 배선층(La0, La2, La4)은 별도의 배선층으로 형성되어 있다. 동일한 형태로 전원용패드(211b)에는 칩의 주변을 거의 일주하도록 형성된 배선층(Lb1 ~ Lb5)으로 이루어지는 인덕터가 인출선(Lb0)을 매개하여 접속되고 전원용패드(211c)에는 칩의 주변을 거의 일주하도록 형성된 배선층(Lc1 ~ Lc5)으로 이루어지는 인덕터가 인출선(Lc0)을 매개하여 접속되어 있다. 그런데, 상기 인덕터를 구성하는 배선층은 상기 인피던스가 높아지지 않도록 비교적 광폭을 갖도록 형성되어 있다. 폭을 넓히는 대신으로 두께를 두껍게 하여 배선층의 단면적을 크게 하도록 하여도 좋다.

그리고, 각 인덕터를 구성하는 배선층(La5, Lb5, Lc5)의 종단은 내부회로의 전원라인(214)에 접속되어 있다. 이와 같이 도 2의 실시예에 있어서는 각 전원용패드(211a, 211b, 211c)에서 내부회로의 전원라인(214)까지의 길이가 동일하게 즉 각 패드에 접속되는 인덕터의 인덕턴스가 거의 동일해지도록 구성되어 있으면서 각 전원용패드에서 각각 칩(210)의 중앙부를 중심으로 하여 거의 동일한 방향으로 전류가 흐르도록 전원용패드와 인덕터를 구성하는 배선층과의 접속이 이루어져 있다.

또한, 각 인덕터를 구성하는 배선층(La5, Lb5, Lc5)의 종단에 접속되는 내부회로의 전원라인(214)은 도 3에 나타나는 바와 같이 임의 한 방향의 하나의 배선층(L11, L12, L13, L14, L15)와 별도방향의 하나의 배선층(L21, L22, L23, L24, L25)가 격자형으로 형성되는 것에 의해 칩상의 내부회로에 대한 전원배선저항이 가능한 균일하게 이루어지도록 되어 있다. 배선층 L11, L31을 묶어 C형의 마크5는 상호 배선층의 인덕턴스를 높이기 위하여 근접배치하여 동일한 방향으로 전류가 흐르도록 설계하는 것이 바람직한 것을 나타낸다.

한편 제 2 전원 혹은 접지전위용패드(212)에 관해서는 도 2에 나타나 있는 바와 같이 전원용패드(211)와 동일하게 3개 설치되어 있고 각 접지전위용패드(212a, 212b, 212c)는 직접적으로 내부회로의 접지라인(214)을 구성하는 배선층에 접속되어 있다. 그리고 내부회로의 접지라인(215)은 도3에 나타나 있는 바와 같이 내부회로의 전원라인(214)과 동일하게 임의 한 방향의 배선층(L31, L32, L33, L34, L35)과 별도방향의 배선층(L41, L42, L43, L44, L45)에서 격자형으로 형성되어 있다.

또한, 전원라인(214)과 접지라인(215)이 배열되어 있는 부위의 적당한 개소에는 바이패스콘덴서를 구성하는 용량영역(253a, 253b, 253C, 253d, 253e, 253f)가 설치되어 있다. 또한, 바이패스콘덴서를 구성하는 용량은 상기 용량영역(253a, 253b, 253C, 253d, 253e, 253f) 이외에도 전원라인(214)을 구성하는 배선층과 접지라인(215)을 구성하는 배선층이 교차하는 개소에도 형성된다.

도 4에는 전원인덕터(255)의 제 2 실시예를 나타낸다. 도 2의 실시예에 있어서는 내부회로의 전원라인(214)의 루프외측으로 전원인덕터를 구성하는 배선층을형성하고 있기 때문에 종래의 LSI에 비하여 칩사이즈가 약각 커지게 되는 불합리가 있기 때문에 상기 제 2의 실시예에서는 내부회로의 격자형전원라인(214)에서 절연되어 도에서 나타나는 바와 같이 위쪽에 겹쳐지도록 전원인덕터(255)를 구성하도록 하고 있다.

또한, 도 2의 실시예에 있어서는 2층의 전원인덕터(255)(예를들면 La7, La2)의 층간접속을 위한 관통구(TH) 분만큼 저항이 높아지지만 상기 제 2의 실시예에 있어서는 하나의 배선층의 전원인덕터(255)를 구성하는 것이 가능하기 때문에 관통구가 불필요해지고 상기 분만큼 도 2의 실시예보다도 저항을 저감하는 것이 가능한 이점이 있다. 또한, 도 4에 있어서는 도면을 간략화 하기 위하여 하나의 전원용패드(211)와 상기에 접속된 전원인덕터(255)를 구성하는 배선층만을 나타내고 있지만 도 2와 동일하게 복수의 전원용패드와 각각에 접속된 전원인덕터가 설치된다.

도 5는 전원인덕터(255)의 제 3의 실시예를 나타낸다. 상기 실시예는 도 4의 실시예의 전원인덕터(255)를 구성하는 배선층(L6)상에 또한 배선층(L7)을 형성하고 상기 배선층(L7)의 개시단을 전원용패드(211)에 접속하면서 배선층(L7)의 종단을 배선층(L6)의 개시단에 접속하여 2중코일을 감은 후 배선층(L6)의 종단을 내부회로의 전원라인(214)에 접속하도록 한 것이다. 도 6에 도 5의 A-A선에 따른 단면구조가 나타나 있다. 상기 실시예에 의하면 점유면적을 증가하지 않고 전원인덕터(255)의 인덕턴스를 도4의 실시예의 약 2배로 하는 것이 가능하다.

도 7은 전원인덕터(255)의 제 4 실시예를 나타낸다. 상기 실시예는 도 4의 실시예의 전원인덕터(255)를 구성하는 배선층(L6)상에 또한 배선층(L7)을 형성하고상기 배선층(L7)과 그 아래의 배선층(L6)을 다수의 관통구(TH1, TH2, TH3 …)로 접속하도록 한 것이다. 또한, 도 7에 도 5의 A-A선에 따른 단면구조를 나타내는 도 6과 동일한 개소의 단면을 나타낸다. 상기 실시예에 의하면 점유면적을 증가하지 않고 전원인덕터(255)의 저항을 도 4의 실시예의 약1/2으로 하는 것이 가능하다.

도 8은 전원인덕터(255)의 제 5의 실시예를 나타낸다. 상기 실시예는 도 5의 실시예에 있어서 전원인덕터(255)를 구성하는 배선층(L6)상에 또한 배선층(L7)을 형성하여 2중코일을 구성하는 대신에 배선층(L6)을 나선형으로 형성하여 전원인덕터(255)의 인덕턴스를 높게한 것이다. 상기 실시예에서는 배선층(L6)으로 이루어지는 나선패턴의 내측단이 배선층(L7)으로 이루어지는 인출선(L71)을 매개하여 전원용패드(211)에 접속되어 있으면서 배선층(L6)으로 이루어지는 나선패턴의 외측의 종단이 내부회로의 전원라인(214)에 접속되어 있다. 상기 실시예에 의하면 점유면적을 증가하지 않고 전원인덕터(255)의 인덕턴스를 또한 증가시키는 것이 가능하다.

도 9는 전원인덕터(255)의 제 6 실시예를 나타낸다. 상기 실시예는 도 8의 실시예에 있어서 전원인덕터(255)를 구성하는 나선형의 배선층(L6)상에 또한 나선패턴의 배선층(L7)을 형성하여 전원인덕터(255)의 인덕턴스를 또한 높게 한 것이다. 또한, 상기 실시예에서는 배선층(L6)으로 이루어지는 나선패턴과 나선패턴(L72)은 나선방향이 동일한 즉 각각 나선 패턴을 흐르는 전류의 방향이 동일해지도록 각 배선층의 접속이 이루어지고 있다. 각각의 나선패선에 흐르는 전류의 방향이 반대이면 인덕턴스가 작아지기 위한 것이다. 상기 실시예에서는 배선층으로이루어지는 나선패턴(L72)의 외측개시단이 전원용패드(211)에 접속되어 있으면서 배선층(L6)으로 이루어지는 나선패턴의 외측의 종단이 내부회로의 전원라인(214)에 접속되어 있다. 상기 실시예에 의하면 점유면적을 증가하지 않고 전원인턱터(255)의 인덕턴스를 도 8의 실시예의 약 2배로 하는 것이 가능하다.

도 10은 전원인덕터(255)의 제 7 실시예를 나타낸다. 상기 실시예는 내부회로형성 영역의 외측에 인덕터형성영역을 설치하여 배선층으로 이루어지는 나선패턴을 형성한 인덕터이다. 나선패턴의 일단은 내부회로의 전원라인(214)에 접속되고 타단은 관통구를 매개하겨 접속된 인출선 배선층(La10)에 의해 전원용패드(211)에 접속된다. 상기 실시예에 의하면 점유면적은 증가하지만 배선층의 수를 추가하지 않고 전원인덕터(255)를 형성하는 것이 가능하다.

도 11에는 도 3에 나타나 있는 용량영역(253A ~ 253f)와 전원라인(214)을 구성하는 배선층과 접지라인(215)을 구성하는 배선층이 교차하는 개소에 형성되어 있는 바이패스콘덴서를 구성하는 용량의 구체적인 구조의 일례를 나타낸다. 또한 도 11은 도 3에 B-B선에서 나타나내고 있는 개소를 단면으로 한 것이다.

도 11에 있어서 401은 콘덴서 한편의 전극, 501은 다른편의 전극, 601은 상기의 배선층을 절연하는 절연막이다. 콘덴서의 한쪽전극(401)에는 관통구(604)를 매개하여 전원라인(214)을 구성하는 배선층이 전기적으로 접속된다. 상기 실시예에 있어서는 전극 401과 501과의 사이에 절연막(601)에 구멍을 형성하여 텅스텐등의 고융점금속을 매입하여 이루는 접속용플러그(602)를 설치하고 상기 접속용플러그(602)로부터 절연막(601)상에 걸쳐서 유전률이 높은 질화실리콘과 같은절연막(603)을 형성하는 것으로 단위면적당 용량값이 높은 콘덴서를 구하는 것이 가능하도록 하고 있다.

도 12에는 바이패스콘덴서를 구성하는 용량외의 구조예를 나타낸다. 상기 실시예는 도 11의 실시예에 있어서 전극 401과 501간에 절연막(601)에 형성된 구멍에 매설되어 있는 접속용플러그(602)안에 또다시 복수의 홈을 형성하고 상기 플러그(602)의 홈내에서 절연막(601)상에 걸쳐서 절연막(603)을 형성하는 것으로 전극 401과 501의 실질적인 대향면적을 증가시키고 또한 단위면적당 용량값이 높은 콘덴서를 구하는 것이 가능하도록 한 것이다.

도 13에는 바이패스콘덴서를 구성하는 용량의 또 다른 구조예를 나타낸다. 상기 실시예는 최근 다이나믹(RAM)에 있어서 콘덴서형성기술을 이용하여 바이패스콘덴서를 구성하는 콘덴서를 구성하도록 한 것이다. 도 13의 실시예에 있어서 611은 반도체 칩(210)의 표면에 형성된 절연막, 411은 절연막(611)상에 형성된 하나의 배선층, 612는 배선층(411)상에 형성된 층간절연막, 412는 층간절연막(612)상에 형성된 또하나의 배선층이다. 상기 실시예에 있어서는 절연막(612)에 2단의 홈이 형성되고 상기 홈내벽에 폴리실리콘층(621)이 CVD법등에 의해 형성되고 또한 상기 폴리실리콘층(621)의 표면에 엷은 질화실리콘막(622)이 형성되고 상기 안에 질화티타늄과 같은 금속(623)이 충진되어 배선층(412)이 접속된 구조를 갖는다.

도 14는 전원인덕터(255)의 제 8 실시예를 나타낸다. 상기 실시예는 WPP(웨이퍼·프로세스·패키지)구조의 LSI에 적용하는 경우의 한 실시예이다. 상기 실시예에서는 반도체칩(210)의 주변부를 따라서 형성된 전원용패드(211)를 포함하는 복수의 패드가 형성되어 있고 칩의 중앙부분의 패시베이션막상에는 적당한 피치로 다수의 도전성범프(700)가 매트릭스형으로 배열되어 설치되고 칩 주변부의 패드(211)등과 대응하는 범프(700)가 패시베이션막상에 형성된 도전층으로 이루어지는 배선(710)에 의해 전기적으로 접속되어 있다. 상기 범프(700)는 핀 그리드배열(pin grid array)과 같은 패키지에 설치되어 있는 각 리드핀(lead pin)내측 단부에 도전성볼로 결합되는 것으로 리드 핀과의 전기적 접속이 도모된다.

상기 실시예에서는 전원용패드(211)와 대응하는 전원용범프(701)를 접속하는 배선(711)이 칩(210)의 주변부를 따라서 일주하도록 형성되어 있고 상기에 의해 전원인덕터가 구성되어 있다. 또한, 도 14에는 하나의 전원용패드에 관한 것으로 전원인덕터로 이루어지는 배선(711)이 나타나있지만 전원용패드가 복수 있는 경우에는 다른 전원용패드에 관해서도 동일한 권선배선으로 이루어지는 전원인덕터가 설치된다.

도 15는 WPP구조의 LSI에 있어서 전원인덕터(255)의 다른 실시예를 나타낸다. 상기 실시예는 반도체칩에 복수의 전원용패드가 있고 또한 1층의 배선층을 형성하고 싶은 경우등에 유효한 실시예이고 전원용패드(211a ~ 211d)에서 각각 인출된 전원인덕터로서 배선(711a ~ 711d)은 칩의 한변에 따라서 각각 동일한 회전방향으로 연장되어 설치되고 나서 칩의 대각선을 따라서 칩중심부에 연장설치되고 중심부에 U턴하도록 방향전환하여 대응하는 전원용범프(701a ~ 701d)에 접속되어 있다.

도 16은 WPP구조의 LSI에 있어서 전원인덕터(255)의 다른 실시예를나타낸다. 상기 실시예는 반도체칩에 복수의 전원용패드가 있고 또한 패드와 범프(700)와의 사이의 스페이스에 여유가 있는 경우에 유효한 실시예이고 각 전원용패드(211a, 211b)에서 인출된 전원인덕터로 이루어지는 배선(711a, 711b)가 각각 나선형으로 형성되는 것으로 인덕턴스가 높게 되어 있다.

도 17에는 또한 인덕턴스를 높게하고 싶은 경우에 유효한 전원인덕터로 이루어지는 배선(711)의 예를 나타낸다. 그러나 본 실시예의 경우에는 전원용범프(701)가 칩의 중심부근에 설치되어 있는 것이 조건이 된다. 또한, 도 17에는 하나의 전원용패드에 관해서만 전원인덕터로 이루어지는 배선(711)이 나타나고 있지만 전원용패드가 복수있는 경우에는 다른 전원용패드에 관해서도 동일한 나선형의 권선배선으로 이루어지는 전원인덕터가 설치된다.

다음으로 반도체칩상에 형성되는 상기 실시예의 감결합회로를 구성하는 인덕터의 인덕턴스와 바이패스콘덴서의 용량값의 결정방법에 대해서 설명한다.

본 발명자등은 반도체칩상의 감결합회로를 구성하는 인덕터의 인덕턴스와 바이패스콘덴서의 용량값은 LSI전원인피던스(내부저항(Rchip)과 기생용량(Cchip)과 전원전류(=소비전류)가 나눠지면 시뮬레이션에 의해 결정이 가능한 것으로 생각하였다. 상기에서 우선 표준적인 LSI의 전원인피던스와 전원전류를 감지하기 위하여 도 18과 같은 측정용보드를 제작하였다. 도에 있어서 400은 프린트기판, 200은 측정대상이 되는 LSI, 401은 프린트기판에 설치된 전원전압(Vcc)의 급전단자, 402는 접지전위(GND)의 급전단자, 403은 전원전압(Vcc)의 급전단자(401)와 LSI의 외부전원단자(221, 222, 223)를 접속하는 전원라인, 404는 접지전위(GND)의급전단자(402)와 LSI의 외부접속단자(231, 232, 233)를 접속하는 접지라인, 405는 접지라인(404)의 도중에 설치된SMA(Superplastic metal alloy) 커넥터이다.

다음으로 도 18의 보드를 이용하여 LSI의 전원전류를 측정하기 위하여 도 19에 나타난 바와 같이 SMA커넥터(405)에 1Ω내장 SMA커넥터프로브(422)를 매개하여 디지털오실로스코프(520)을 또한 전원전압(Vcc)의 급전단자(401)와 접지전위(GND)의 급전단자(402)에 안정화전원(420)을 또한 급전단자(401, 402)간에 보드상의 전원라인(403, 404)과 전원접속케이블의 인피던스성분에 의한 전압변동을 억제하기 위하여 바이패스콘덴서(421)를 접속하여 전원전류측정장치를 구성하고 정상상태에서 LSI에서 유출되는 전원전류(IO)를 측정하였다.

도 19의 측정장치의 등가회로는 도 21과 같이 된다. 여기에서 412는 전원(420)을 접속하는 케이블의 인피던스, Lboard는 보드상의 전원라인(403)의 인덕턴스, 421은 급전단자(401, 402)간의 바이패스콘덴서이지만 DC전원전류의 측정에서는 인덕턴스(412)는 제로, 바이패스콘덴서(421)는 무한대의 한계가 없는 것과 동일하다. 또한, 고주파에서는 바이패스콘덴서(421)는 단락(短絡)으로 간주할 수 있다. 따라서 상기 측정에서 구해진 전류압(IO)으로부터 LSI(200)의 부하 혹은 전류원(254)의 전류값(Imac)을 알수 있다. 즉, 평균전류로 나타내면 Imac=IO이다. 또한, 주파수특성을 고려해 볼 필요가 있는 경우에는 전원전류(IO)의 시간파형(IO(t))을 푸리에변환(Fourier-transforming)하여 산출한 주파수특성(IO(ω))을 이용하여 다음식.

으로 나타낼 수 있다.

또한, 측정전류(IO)의 직류성분을 제외한 교류성분에서 전원전류노이즈양을 알 수 있다. 도 19의 디지털오실로스코프를 대신하여 스펙트럼분광기를 접속하는 것에 의해 전원전류(IO)의 교류주파수 즉 전원전류노이즈양을 측정하는 것도 가능하다.

또한, 여기에서 Imac은 LSI200내 전체 전류원에 유출되는 전류를 통합한 것을 가상적인 하나의 전류원(254)에 유출되는 전류로서 나타내고 있다. 또한 저항(452)은 SMA커넥터프로브(422)의 내장저항(r)(=1Ω)으로 디지털오실로스코프(520)은 상기 저항(452)의 양단자간 전압(V0)을 측정하는 것으로 전류값(IO)을 I0=V0/r에서 구할 수 있다. 도 24에 나타나는 251은 보드상의 전원배선과 LSI패키지의 리드단자와 본딩와이어등의 인덕턴스성분이다(칩내의 배선 인덕턴스성분은 상대적으로 작기때문에 무시하였다).

따라서, 도 21에 있어서 파선(200)으로 둘러싸인 부분이 LSI의 등가회로이다. 또한, 도 19의 측정장치에서는 실제 시스템보드에 비하면 보드상의 배선을 짧게 나타내고 있다. 실제로는 패키지의 인덕턴스에 비하면 보드상의 배선인덕턴스는 무시할 수 있는 만큼 작아진다. 따라서, 도 20의 인덕터(251)는 실질적으로 패키지 인덕턴스성분으로 간주 할 수 있다.

또한, 도 18의 보드를 이용하여 LSI의 전원인피던스를 측정하기 위하여 도 20과 같이 SMA커넥터(405)에 단락용의 부품(411)을 삽입하여 접지라인(402)를 단락하고 전원전압(Vcc)의 급전단자(401)와 접지전위(GND)의 급전단자(402)와의 사이에 인피던스 분광기(510)와 전원(420)을 접속하여 인피던스측정장치를 구성하여 인피던스분광기(510)로 전원(420)의 발생전압(VCC0)에 교류파형을 겹치게 하고 LSI200의 인피던스를 측정하였다.

또한, 전원(420)의 Vcc측은 페라이트퓨즈(412)를 매개하여 급전단자(401)에 접속하여 인피던스를 높게하는 것으로 인피던스분광기(510)가 전원(420)의 인피던스를 포함하지 않고 LSI인피던스만을 측정할 수 있도록 하였다. 도 19의 측정장치에서는 바이패스콘덴서(421)를 급전단자(401, 402)와의 사이에 접속하고 있는 것에 대해서 도 20은 측정장치에서는 바이패스콘덴서를 설치하고 있지 않는 것은 도 20의 측정장치에서는 LSI에 교류를 인가하므로 바이패스콘덴서를 삽입하면 인피던스가 내려가 버리기 때문이다.

그리고, 도 20의 측정장치의 등가회로는 도 22와 같이 되므로 도20의 장치에서 측정된 LSI의 전원인피던스와 도 19의 측정장치에서 측정된 LSI의 전원전류값(I0)에서 보드상의 전원라인(403, 404)의 인피던스(Lboard)(패키지 인피던스를 포함)와 LSI의 내부저항(Rchip)과 기생용량(Cchip)을 회로방정식에 의해 산출하였다. 또한, 도22에 있어서 412는 페라이트퓨즈의 인덕턴스성분(전원케이블의 인덕턴스를 포함), 512는 도 20의 인피던스분광기(510)에서 상기인피던스분광기(510)내에 LSI에 고주파성분을 인가하는 교류전원이 포함되어 있다. 인피던스분광기(510)에는 교류전원외에 프로브와 접속케이블의 인피던스 입력저항도 포함되어 있지만 그것은 프로브의 선단에서 오픈(저항=∞), 단락(저항=0), 샘플부하(예를들면 50Ω저항)에 대해서 측정을 실행하여 알수 있기 때문에 상기에 근거하여 상기 계산량을 보정하였다.

다음으로 효과시뮬레이터에 의해 도 19의 측정장치를 모델화 한 도 21의 등가회로의 시뮬레이션을 실행하여 40 ~ 480MHz의 범웨이서 40MHZ걸러 LSI2000의 전원전류(IO)의 교류성분(전원전류 노이즈층)을 구하고 LSI2000의 전원전류주파수특성을 조사하였다. 또한, 도 19의 측정장치를 사용하여 디지털오실로스코프(520)의 대신으로 스펙트럼분광기를 이용하여 LSI2000의 전원저류(IO)의 주파수특성을 측정하였다.

도 23은 상기와 같이 하여 시뮬레이션에서 산출된 전원전류노이즈량이인으로 또한 도 19의 측정장치에 의해 측정된 전원전류노이즈량이 ×인으로 나타나고 있다. 도 23의인과 ×인을 비교하면 명확해지듯이 시뮬레이션에 의해 구해진 전원전류노이즈량의 값과 실험에서 측정된 전원전류노이즈량값과는 매우 근사치로 되어 있고 200MHz이하의 주파수에 있어서 시뮬레이션결과와 실측치와의 차는 최대 1.3dB이고 일반적인 LSI의 동작주파수지지역에서 충분한 정밀도가 구해진다. 상기에 의해 도 21의 모델화는 올바른 것이 확인되었다.

다음으로 LSI에 내장시키는 전원인덕터의 인덕턴스의 값과 바이패스콘덴서값을 결정하기 위하여 도 24의 등가회로에 대해서 시뮬레이션을 실행하였다. 도 24에 있어서 255는 LSI칩(210)의 전원라인에 삽입되는 상기 실시예에서 설명한 바와 같은 배선패턴으로 이루어지는 인덕터(Lchip)이다. 또한, 251은 LSI패키지의 인덕턴스성분(Lpackage), 253'는 LSI칩의 전원배선에 기생하는 용량과 상기 실시예에 있어서 전원배선간에 설치된 바이패스콘덴서의 용량과의 총합(Cchip)이다. 상기에서 LSI칩의 전원배선에 기생하는 저항(Rchip)과 전원용량(Cchip) 가운데 전원배선의 기생용량의 크기는 도22의 등가회로의 시뮬레이션에서 알수 있기 때문에 상기를 이용하였다. 도 25에 전원 인덕턴스가 없는 경우의 LSI의 등가회로를 나타낸다.

도 24에 도21의 저항(452)이 없기때문에, 도 25의 등가회로에 있어서 칩내 전류원(254)의 전류(Ichip)를 구할때에는 저항(452)에서 전압하강분을 고려하여 도 21의 회로의 시뮬레이션에서 구해진 전류(Imac) 대신으로 Ichip=Imac(VCC-VSS)/Vchip0으로 표시되는 전류(Ichip)를 사용하였다. 상기에서 Vchip0은 칩내전류원(254)의 양단자간의 전압을 의미하고 있고 Vchip0=VCCO-V0으로 표시할 수 있다. 또한, VCCO은 전원(420)의 발생전압, V0은 저항(452)의 양단자간전압으로 1Ω×(Imac의 시간평균)이다.

시뮬레이션에서는 LSI의 전원용량(Cchip) 및 전원인덕턴스(Lchip)를 매개변수로서 각각의 파라미터값을 여러가지로 변경할 경우의 정상상태에서의 전원전류노이즈양과 도 26A와 같이 전원전류(I0)를 상승할 경우에 도 26B와 같이 칩의 전원전압(Vcc)이 변동할 경우의 전압하강량(V)를 구하였다. 또한 상기에서의 전원전류노이즈량은 도23에서 40 ~ 480MHz의 범위에서 무엇보다도 노이즈량이 큰 주파수 40MHz의 노이즈량으로 하였다.

도 27에 상기 시뮬레이션 결과를 그래프로 나타낸다. 도 27에는 칩의 전원용량(Cchip)이 각각 1nF, 3nF, 10nF, 30nF일 경우에 전원인덕턴스(Lchip)을 1×10^-9~ 1 ×10^-6H의 범위에서 변화시킬 경우의 전원전류노이즈량의 변동의 특성이 실선A, B, C, D에 의해 나타나고 있다. 또한, 칩의 전원용량(CcHIP)이 각각 3nF, 10nF, 30nF일 경우에 전원인덕턴스(Lchip)를 1×10^-9~ 1 ×10^-6H의 범위에서 변화시킬경우의 칩의 전압저하량의 변동특성이 파선 b, c, d에 의해 나타나고 있다. 도 27에 있어서, 좌측의 종축은 전원전류노이즈량의 스케일을 또한 우측의 종축은 전압저하량의 스케일을 나타낸다.

실제로 LSI를 설계하기에 있어서, 상기 전원전류노이즈량과 전원저하량이 각각 최대허용치를 넘지않도록 LSI의 전원인덕턴스와 전원용량을 결정할 필요가 있다. 전압저하량에 관해서는 그것이 임의 값을 넘으면 LSI가 오동작할 위험이 있는 경우에 그 허용치가 최대허용치가 된다. 또한, 전원전류노이즈량에 관해서는 보드상의 전원배선으로부터의 전자방사량을 임의 값이하로 하기 때문에 미리 설계단계인 값이상 큰 전원전류노이즈를 LSI칩으로부터 외부에 누설하고 싶지않는 경우에 규제값으로서 설정되는 노이즈량이 최대허용치가 된다.

이하, 도 27을 이용하여 구체적으로 LSI의 전원인덕턴스와 전원용량치를 결정하는 경우의 순서를 설명한다. 예를들면 설계한바와 같이 LSI의 전원전류노이즈량의 최대허용치가 60dBμA인 경우에 전원용량치로서 10nF정도는 확보할수 있으면 도 27의 좌측 전원전류노이즈량의 스케일로 60dBμA의 포인트와 교차하는 회괘선(X1)과 전원용량(10nF)에서의 전원전류노이즈양 특성을 나타내는 실선(C)과의 교점에서 전원인덕턴스를 구한다. 도 27의 경우에는 전원인덕턴스를 약 1 ×10^-7H로 하면 적당한 것을 알 수 있다.

한편, 전압저하량의 최대허용치가 0.3V일 경우에 용량치로서 10nF정도는 확보할 수 있다면 도 27의 우측의 전압저하량의 스케일로 0.3V포인트와 교차하는 횡괘선(X2)와 전원용량(10nF)에서의 전압저하량특성을 나타내는 파선(c)과의 교점에서 전원인덕턴스를 구한다. 도 27의 경우에는 전원인덕터스를 약 8 ×10^-8H로하면 적당한 것을 알수 있다. 따라서, 전원전류노이즈량의 최대허용치(60dBμA)와 전압저하량의 최대허용치 0.3V의 양편을 만족시키기에는 전원용량(10nf)의 경우에서 전원인덕턴스는 전원전류노이즈양에 대해서 여유가 있는 1 ×10^-7H로 하면 좋다. 상기와는 반대로 전원 인덕턴스를 앞서 결정하기 때문에 도 27에서 전원용량치를 결정하는 것도 가능하다.

또한, 상기 기술한 전원인덕터스와 전원용량값의 결정방법은 전원전류노이즈양의 최대허용값 또는 전압저하량의 최대허용값을 가까스로 만족하도록 결정하는 경우이고 다소 여유를 주어 전원인덕턴스와 용량값을 결정하도록 하여도 좋다.

본 발명자등은 도 27에 나타나는 바와 같이 시뮬레이션결과에 의거하여 전원전류노이즈양의 최대허용치 또한 전압저하량의 양쪽을 만족하는 전원인덕턴스와 용량값의 조합을 그래프상에서 용이하에 결정가능하도록 하기 위하여 도 28에 나타나는 바와 같이 횡축을 전원인덕턴스, 종축을 용량값으로 하는 그래프를 작성하고 전원전류노이즈양(In)의 최대허용값(60dBμA)을 만족하는 전원인덕턴스와 전원용량의 조합을인으로 또한 전압저하량(V)의 최대허용값(0.3V)을 만족하는 전원인덕턴스와 전원용량의 조합을 ×인으로 하였다.

본 그래프에 있어서 해칭이 되어 있는 영역이 전원전류노이즈양의 최대허용치와 전압저하량의 최대허용값의 양쪽을 만조하는 전원인덕턴스와 전원용량의 조합영역이다. 본 그래프를 이용하는 것에 의해 용이하게 전원전류노이즈양의 최대허용값과 전압저하양의 최대허용값의양쪽을 만족하는 전원인덕턴스와 전원용량의 조합을 결정하는 것이 가능하다.

또한, 본 발명자등은 상기 그래프에 일반성을 부여하는 것이 불가능한 것을 고려하여인을 인쇄한 점을 연결하는 곡선(E1)과 ×인을 인쇄한 점을 연결하는 곡선(E2)식에 대해서 검증하였다. 그 결과 주파수(ω)에 있어서 전원전류노이즈의 최대허용치를 Imax(ω) 내부회로의 전압저하량의 허용치를 △V로 하면 상기곡선(E1)은 차식(수학식 4)에 의해 또한 곡선(E2)은 차식(수학식 5)에 의해 근사치가 가능한 것을 알수 있었다.

상기에서 Imac(t=0)은 Imac(ω, t=0)을 의미한다.

또한, 상기 식은 시뮬레이션의 과정에서 이용된 식을 변형한 것이다. 그리고 식(수학식 5)안의 Ave{Imac(t)}은 Imac의 시간평균을 또는 식(수학식 4)안의 Vchip0는 도 21에 있어서 전류원(254(Imac))의 양단자간 전압의 의미이고 Vchip0=VCCO-1Ω× Ave{(Imac(t)}로 표시하는 것이 가능하다. 또한, Imac(ω)은 도 21(도 19의 등가회로)의 측정계에 있어서 시뮬레이션에 의해 구해진 전원전류(I0)의 시간파형 I0(t)을 푸리에 변환하여 산출한 주파수특성 IO(t)을 이용하여 상기 기술한 식(수학식 3)에서 나타낸 것이다. 또한 상기 식(수학식 5)에 있어서 G는 G=Rchip/√{(Lpackage+Lchip/Chiip)}로 나타내는 정수이다. 그러나 상기 식을 이용하면 전원전류노이즈양의 최대허용치와 전압저하량의 최대허용치가 60dBμA와 0.3V이외의 경우에 있어서 전원전류노이즈양의 최대허용치 또는 전압저하량의 최대허용치를 만족하는 전원인덕턴스와 전원용량의 조합의 임계곡선도 나타낸다.

따라서, 도 28에 있어서 해칭으로 나타낸 전원인덕턴스와 전원용량의 허용범위는 다음의 부등식(수학식 6, 수학식 7)에서 나타낼 수 있다.

따라서, 상기 부등식을 만족하도록 전원인덕터의 인덕턴스 및 전원용량값을 선택하면 전원전류노이즈를 원하는 값이하로 억제하기에 필요한 전원인덕터의인덕턴스 및 전원용량값을 시뮬레이션에 의해 용이하게 결정하는 것이 가능하다.

이상 본 발명자에 의해 이루어진 발명을 실시예에 의거하여 구체적으로 설명하였지만 본 발명은 상기 실시예에 한정되는 것은 아니고 상기요지를 일탈하지 않는 범위에서 다양한 변경이 가능한 것은 물론이다. 예를들면, 반도체칩상에 형성되는 전원인덕터와 전원용량은 상기 실시예에서 나타낸 구체예에 한정되는 것은 아니고 다른 구조와 칩에 외부부착되는 소자로서 설치되는 것도 가능하다. 또한, 상기 실시예에서는 전원전압단자와 전원인덕터가 복수개 있는 반도체집적회로에 대해서 설명하였지만 본 발명에 관한 반도체집적회로의 설계방법은 전원인덕터가 하나의 반도체집적회로에 대해서도 적용하는 것이 가능하다.

Claims

인덕턴스를 갖는 반도체집적회로에 있어서,

제 1 전원라인(214)과 제 2 전원라인(215)을 갖는 반도체내부회로(213)와,

상기 반도체내부회로에 공급되는 제 1 전원을 위하여 제 1단자(211a) 및 제 2단자(211b) 및 제 2전원을 위하여 제 3단자(212a) 및 제 4단자(212b)와,

상기 내부회로의 상기 제 1 전원라인과 상기 제 1단자와의 사이에 접속되고 소정의 인덕턴스를 갖는 제 1 인덕터와,

상기 내부회로의 상기 제 1 전원라인과 상기 제 2 단자사이에 접속되고 상기 제 1 인덕터의 상기 소정의 인덕턴스와 거의 비등한 인덕턴스를 갖는 제 2 인덕터와,

상기 내부회로의 상기 제 2 전원라인과 상기 제 3단자와의 사이에 접속되고 상기 소정의 인덕턴스보다 작은 인덕턴스를 갖는 제 3 인덕터와,

상기 내부회로의 상기 제 2전원라인과 상기 제 4단자와의 사이에 접속되고 상기 소정의 인덕턴스보다 작은 인덕턴스를 갖는 제 4 인덕터를 갖는 것을 특징으로 하는 반도체집적회로.
청구항 1에 있어서,

상기 제 1 인덕터는 상기 내부회로의 외주변을 적어도 3/4회 선회하고,

상기 제 2 인덕터는 상기 제 1 인덕터의 선회방향과 동일한 방향으로 상기내부회로의 외주변을 적어도 3/4회 선회하는 것을 특징으로 하는 반도체집적회로.
청구항 2에 있어서,

상기 제 1 및 제 2 인덕터는 상기 내부회로 주위에서 U자형의 형상을 갖는 것을 특징으로 하는 반도체집적회로.
청구항 3에 있어서,

상기 제 1 및 제 2 인덕터는 상기 내부회로 주위에서 상호 근접하여 평행하는 부분을 갖는 것을 특징으로 하는 반도체집적회로.
청구항 1에 있어서,

상기 제 1 및 제 2 인덕터는 각각 절연층을 관통하도록 설치된 복수의 관통구(TH1-6)를 매개하여 접속되고, 상기 제 1 및 제 2 인덕터상에 겹치는 인덕터를 갖는 것을 특징으로 하는 반도체집적회로.
청구항 1에 있어서,

상기 제 1 및 제 2 인덕터의 적어도 하나는 유전률이 큰 얇은 절연층(603)을 매개하여 상기 제 3 인덕터와 상기 제 4 인덕터의 적어도 하나와 접속되는 배선층(501)과 대향하는 것을 특징으로 하는 반도체집적회로.
청구항 1에 있어서,

상기 제 1 전원라인과 상기 제 2 전원라인과의 사이에 존재하는 전원저항을 Rchip, 전원용량을 Cchip, 상기 제 1 단자에 접속되는 외부전원 전압을 VCCO, 반도체칩에 인가되는 전원전압이 Vchip의 경우,

반도체칩내에 흐르는 전류를 합친것을 Imac, Imac의 시간평균을 Ave(Imac(t)), 주파수(ω)에 있어서 전원전류노이즈양(In)의 최대허용값을 Imax(ω) 내부회로의 전압(V)의 저하량의 허용값을V로 할 경우에 다음의 2개의 식,

상기에서 Imac(t=0)은 Imac(ω, t=0)을 의미한다.

그러나, G=Rchip/√{(Lpackage + Lchip)/Cchip}을 만족하도록 상기 인덕터의 인덕턴스의 값과 전원용량값을 선택하도록 한 것을 특징으로 하는 반도체집적회로.
복수의 제 1 전원패드(211a, 211b)와, 복수의 제 2 전원패드(212a, 212b)와,

상기 복수의 제 1 전원패드에 인가된 제 1 전원전압을 내부회로(213)에 공급하기 위한 제 1 전원라인과, 상기 복수의 제 2 전원패드에 인가된 제 2의 전원전압을 내부회로에 공급하기 위한 제 2 전원라인과,

상기 복수의 제 1 전원패드와 상기 제 1전원라인과의 사이에 각각 접속되면서 상기 내부회로가 상기 제 1 전원라인과 접속되는 노이드까지의 인피던스값이 상호 거의 비등하도록 상기 내부회로를 둘러싸도록 하여 배치된 복수의 인덕터(255a, 255b)를 구비하여 이루어지는 것을 특징으로 하는 반도체집적회로.
청구항 8에 있어서,

상기 복수의 인덕터를 구성하는 배선은 각각 반도체칩(210)의 주변부를 선회하도록 형성되고, 또한 상기 각 배선을 흐르는 전류방향이 동일해지도록 대응하는 전원패드와 제 1 전원라인과의 사이에 접속되어 있는 것을 특징으로 하는 반도체집적회로.
청구항 9에 있어서,

상기 각 인덕터는 반도체칩상을 선회하도록 형성된 제 1 의 배선층(L6)과, 절연층을 매개하여 상기 제 1 배선층과 겹쳐지도록 형성된 제 2의 배선층(L7)으로 구성되고,

상기 제 1의 배선층(255)의 개시단은 상기 복수의 제 1 전원패드(211)의 어느 하나에 접속되고,

상기 제 1의 배선층의 종단은 상기 제 2의 배선층의 개시단에 접속되고,

상기 제 2의 배선층의 종단은 상기 제 1 전원라인(L11)에 접속되어 있는 것을 특징으로 하는 반도체집적회로.
청구항 9에 있어서,

상기 각 인덕터는 반도체칩상을 선회하도록 형성된 제 1 배선층과, 상기 제 1 배선층과 겹쳐지도록 형성된 제 2의 배선층으로 구성되고,

상기 제 1의 배선층과 상기 제 2의 배선층은 상기 배선층간을 분리하는 절연막에 형성된 관통구에서 저인피던스로 접속되어 있는 것을 특징으로 하는 반도체집적회로.
청구항 9, 청구항 10 또는 청구항 11에 있어서,

상기 각 인덕터를 구성하는 배선층은 반도체칩의 상기 내부회로가 형성되어 있는 영역을 3/4 범위 이상 둘러싸도록 선회형성되어 있는 것을 특징으로 하는 반도체집적회로.
청구항 9에 있어서,

상기 각 인덕터를 구성하는 배선층은 반도체칩의 상기 내부회로가 형성되어 있는 영역의 위쪽에서 나선형으로 형성되어 있는 것을 특징으로 하는 반도체집적회로.
청구항 8에 있어서,

상기 각 인덕터를 구성하는 배선층은 반도체칩의 상기 내부회로가 형성되어 있는 영역의 외측에서 나선형으로 형성되어 있는 것을 특징으로 하는 반도체집적회로.
청구항 8또는 청구항 9에 있어서,

상기 제 1 전원라인(214) 및 제 2 전원라인(215)은 반도체칩의 상기 내부회로가 형성되어 있는 영역 전체에 걸쳐서 격자형 혹은 망사형으로 형성되어 있는 것을 특징으로 하는 반도체집적회로.
청구항 4 또는 청구항 8에 있어서,

상기 제 1 전원라인을 구성하는 배선층을 용량의 한쪽 전극으로 하고,

상기 한쪽전극과 절연막을 매개하여 대향하도록 용량의 다른쪽의 전극으로 이루어지는 도전층(253)이 형성되어 있는 것을 특징으로 하는 반도체집적회로.
청구항 16에 있어서,

상기 한쪽전극과 상기 다른쪽 전극과의 사이의 절연막에는 상기 전극을 구성하는 도전층과는 별개로 형성된 도전층이 설치되어 상기 한쪽전극과 상기 다른쪽의 전극과의 거리가 작게되어 있는 것을 특징으로 하는 반도체집적회로.
청구항 17에 있어서,

상기 한쪽전극과 상기 다른쪽 전극과의 사이의 절연막(601)에는 상기 전극을 구성하는 도전층과는 별개로 형성되고 또한 요철을 갖는 도전층(도 12, 도 13)이 설치되어 상기 한쪽전극과 상기 다른쪽전극과의 거리가 좁게되어 있고 또한 실질적인 대향면적이 크게되어 있는 것을 특징으로 하는 반도체집적회로.
청구항 18에 있어서,

상기 제 1 전원라인과 상기 제 2 전원라인과의 사이에 존재하는 전원저항을 Rchip, 전원용량을 Cchip, 상기 제 1 단자에 접속되는 외부전원 전압을 VCCO, 반도체칩에 인가되는 전원전압이 Vchip의 경우,

반도체칩내에 흐르는 전류를 합친것을 Imac, Imac의 시간평균을 Ave(Imac(t)), 주파수(ω)에 있어서 전원전류노이즈양(In)의 최대허용값을 Imax(ω) 내부회로의 전압(V)의 저하량의 허용값을V로 할 경우에 다음의 2개의 식,

상기에서 Imac(t=0)은 Imac(ω, t=0)을 의미한다.

그러나, G=Rchip/{(Lpackage + Lchip)/Cchip}을 만족하도록 상기 인덕터의 인덕턴스의 값과 전원용량값을 선택하도록 한 것을 특징으로 하는 반도체집적회로.
제 1 외부단자(211a, 211b)와 제 2외부단자(212a, 212b)와 상기 제 1 외부단자에 인가된 제 1 전원전압을 내부회로(213)에 공급하기 위한 제 1 전원라인과,

상기 제 2 외부단자에 인가된 제 2 전원전압을 내부회로에 공급하기 위한 제 2 전원라인과, 상기 제 1 외부단자와 상기 제 1 전원라인과의 사이에 접속된 인덕터를 구비한 반도체집적회로를 설계하는데 있어서,

상기 제 1 전원라인과 상기 제 2 전원라인과의 사이에 존재하는 전원저항을 Rchip, 전원용량을 Cchip, 상기 제 1 단자에 접속되는 외부전원 전압을 VCCO, 반도체칩에 인가되는 전원전압이 Vchip의 경우,

반도체칩내에 흐르는 전류를 합친것을 Imac, Imac의 시간평균을 Ave(Imac(t)), 주파수(ω)에 있어서 전원전류노이즈양(In)의 최대허용값을 Imax(ω) 내부회로의 전압(V)의 저하량의 허용값을V로 할 경우에 다음의 2개의 식,

상기에서 Imac(t=0)은 Imac(ω, t=0)을 의미한다.

그러나, G=Rchip/√{(Lpackage + Lchip)/Cchip}을 만족하도록 상기 인덕터의 인덕턴스의 값과 전원용량값을 선택하도록 한 것을 특징으로 하는 반도체집적회로의 설계방법.