JP5395458B2 - インダクタ素子及び集積回路装置 - Google Patents

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Description

本発明はインダクタ素子及び集積回路装置に関するものであり、特に、ＩＣベアチップやプリント基板等の基板間の通信を磁気的に行うためのインダクタ素子と周辺との配線との容量結合に起因するノイズを低減するための構成に特徴のあるインダクタ素子及び集積回路装置に関するものである。
近年、携帯用電子機器等の小型化に伴って半導体集積回路装置等の高密度実装が求められており、それに応えるために複数の半導体チップを三次元的に積層する三次元実装が試みられている。
このような三次元実装半導体集積回路装置においては、各半導体チップ間で信号のやり取りを行うために、一般的には各半導体チップ間をマイクロバンプで接続することになる。しかし、３つ以上の半導体チップを積層させる場合には、中間に設ける半導体チップにチップを貫通するスルービアを形成する必要がある。このような半導体チップを貫通するスルービアを形成するためには、複雑な製造工程を必要とするとともに、高い加工精度が要求される。
また、他の方法としては、半導体チップ間を容量性結合により電気的に接続することも提案されている。この場合も、半導体チップが２つの場合には問題はないものの、３つ以上になると信号の伝送効率が急激に低下する。それを補うためには出力を大きくする必要があるので、消費電力が増大するという問題がある。
さらに、他の方法として、半導体チップにアンテナを搭載することによってチップ間通信を行うことも提案されている。しかし、この場合も半導体チップが３つ以上になると伝送効率が低下するという問題がある。
そこで、本発明者らは、ＬＳＩ（集積回路装置）チップのチップ上の配線により形成されるコイルを介して積層実装されたチップ間で誘導結合による磁界による通信を行うことを提案している（例えば、特許文献１乃至特許文献７、及び、非特許文献１乃至非特許文献８参照）。
例えば、本発明者は、中層と上層とに投影的にほぼ重なる２対ずつの矩形スパイラル状コイルパターンを金属配線を利用して形成し、ビアによって上下の矩形スパイラル状コイルパターンを交互に接続して一つのコイルを構成することを提案している（例えば、非特許文献２参照）。
また、本発明者等はこの様なコイルを利用した磁界通信において、送信側コイルから信号が１：１に対向する受信側コイルだけではなく、この受信側コイルに隣接配置された受信側コイルにも入力されるクロストークに関しても検討を行っている。この検討によれば、隣接するコイルの間隔を所定の間隔に設定することにより、磁束密度Ｂを受信コイル内で積分した値が０になること、即ち、クロストークを防止することができることを見いだしている（例えば、特許文献４参照）。
さらに、本発明者等は、このような一対の対向するコイル間に周辺配線を配置した場合に、信号の伝送効率に与える周辺配線の影響も検討している（例えば、非特許文献８参照）。この検討結果によれば、通常のバスラインのように一方向に延在する周辺配線は伝送効率に殆ど影響を与えないことを確認している。
特開２００５−２２８９８１号公報 特開２００５−３４８２６４号公報 特開２００６−０５０３５４号公報 特開２００６−０６６４５４号公報 特開２００６−１０５６３０号公報 特開２００６−１７３９８６号公報 特開２００６−１７３４１５号公報
Ｄ．Ｍｉｚｏｇｕｃｈｉ ｅｔ ａｌ，"Ａ １．２Ｇｂ／ｓ／ｐｉｎ Ｗｉｒｅｌｅｓｓ Ｓｕｐｅｒｃｏｎｎｅｃｔ ｂａｓｅｄ ｏｎ Ｉｎｄｕｃｔｉｖｅ Ｉｎｔｅｒ−ｃｈｉｐ Ｓｉｇｎａｌｉｎｇ（ＩＩＳ）"，ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ（ＩＳＳＣＣ’０４），Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐｐ．１４２−１４３，５１７，Ｆｅｂ．２００４ Ｎ．Ｍｉｕｒａ ｅｔ ａｌ，"Ａｎａｌｙｓｉｓ ａｎｄ Ｄｅｓｉｇｎ ｏｆ Ｔｒａｎｓｃｅｉｖｅｒ Ｃｉｒｃｕｉｔ ａｎｄ Ｉｎｄｕｃｔｏｒ Ｌａｙｏｕｔ ｆｏｒ Ｉｎｄｕｃｔｉｖｅ Ｉｎｔｅｒ−ｃｈｉｐ Ｗｉｒｅｌｅｓｓ Ｓｕｐｅｒｃｏｎｎｅｃｔ"， Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ，Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐｐ．２４６−２４９，Ｊｕｎ．２００４ Ｎ．Ｍｉｕｒａ ｅｔ ａｌ，"Ｃｒｏｓｓ Ｔａｌｋ Ｃｏｕｎｔｅｒｍｅａｓｕｒｅｓ ｉｎ Ｉｎｄｕｃｔｉｖｅ Ｉｎｔｅｒ−Ｃｈｉｐ Ｗｉｒｅｌｅｓｓ Ｓｕｐｅｒｃｏｎｎｅｃｔ"，ｉｎ Ｐｒｏｃ．ＩＥＥＥ Ｃｕｓｔｏｍ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ（ＣＩＣＣ’０４），ｐｐ．９９−１０２，Ｏｃｔ．２００４ Ｎ．Ｍｉｕｒａ，Ｄ．Ｍｉｚｏｇｕｃｈｉ，Ｍ．Ｉｎｏｕｅ，Ｈ．Ｔｓｕｊｉ，Ｔ．Ｓａｋｕｒａｉ，ａｎｄ Ｔ．Ｋｕｒｏｄａ，"Ａ １９５Ｇｂ／ｓ １．２Ｗ ３Ｄ−Ｓｔａｃｋｅｄ Ｉｎｄｕｃｔｉｖｅ Ｉｎｔｅｒ−Ｃｈｉｐ Ｗｉｒｅｌｅｓｓ Ｓｕｐｅｒｃｏｎｎｅｃｔ ｗｉｔｈ Ｔｒａｎｓｍｉｔ Ｐｏｗｅｒ Ｃｏｎｔｒｏｌ Ｓｃｈｅｍｅ"，ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ（ＩＳＳＣＣ’０５），Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐｐ．２６４−２６５，Ｆｅｂ．２００５ Ｎ．Ｍｉｕｒａ，Ｄ．Ｍｉｚｏｇｕｃｈｉ，Ｍ．Ｉｎｏｕｅ，Ｋ．Ｎｉｉｔｓｕ，Ｙ．Ｎａｋａｇａｗａ，Ｍ．Ｔａｇｏ，Ｍ．Ｆｕｋａｉｓｈｉ，Ｔ．Ｓａｋｕｒａｉ，ａｎｄ Ｔ．Ｋｕｒｏｄａ，"Ａ １Ｔｂ／ｓ ３Ｗ Ｉｎｄｕｃｔｉｖｅ−Ｃｏｕｐｌｉｎｇ Ｔｒａｎｓｃｅｉｖｅｒ ｆｏｒ Ｉｎｔｅｒ−Ｃｈｉｐ Ｃｌｏｃｋ ａｎｄ Ｄａｔａ Ｌｉｎｋ"，ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ（ＩＳＳＣＣ’０６），Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐｐ．４２４−４２５，Ｆｅｂ．２００６ Ｎ．Ｍｉｕｒａ，Ｈ．Ｉｓｈｉｋｕｒｏ，Ｔ．Ｓａｋｕｒａｉ， ａｎｄ Ｔ．Ｋｕｒｏｄａ，"Ａ ０．１４ｐＪ／ｂ Ｉｎｄｕｃｔｉｖｅ−Ｃｏｕｐｌｉｎｇ Ｉｎｔｅｒ−Ｃｈｉｐ Ｄａｔａ Ｔｒａｎｓｃｅｉｖｅｒ ｗｉｔｈ Ｄｉｇｉｔａｌｌｙ−Ｃｏｎｔｒｏｌｌｅｄ Ｐｒｅｃｉｓｅ Ｐｕｌｓｅ Ｓｈａｐｉｎｇ"，ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ（ＩＳＳＣＣ’０７），Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐｐ．２６４−２６５，Ｆｅｂ．２００７ Ｎ．Ｍｉｕｒａ，Ｙ．Ｋｏｈａｍａ，Ｙ．Ｓｕｇｉｍｏｒｉ，Ｈ．Ｉｓｈｉｋｕｒｏ，Ｔ．Ｓａｋｕｒａｉ，ａｎｄ Ｔ．Ｋｕｒｏｄａ，"Ａｎ １１Ｇｂ／ｓ Ｉｎｄｕｃｔｉｖｅ−Ｃｏｕｐｌｉｎｇ Ｌｉｎｋ ｗｉｔｈ Ｂｕｒｓｔ Ｔｒａｎｓｍｉｓｓｉｏｎ"，ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ（ＩＳＳＣＣ０８），Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐｐ．２９８−２９９，Ｆｅｂ．２００８ Ｋ．Ｎｉｉｔｕ，Ｙ．Ｓｕｇｉｍｏｒｉ，Ｙ．Ｋｏｈａｍａ，Ｋ．Ｏｓａｄａ，Ｎ．Ｉｒｅｉ，Ｈ．Ｉｓｈｉｋｕｒｏ，ａｎｄ Ｔ．Ｋｕｒｏｄａ，"Ｉｎｔｅｒｆｅｒｅｎｃｅ ｆｒｏｍ Ｐｏｗｅｒ／Ｓｉｇｎａｌ Ｌｉｎｅｓ ａｎｄ ｔｏ Ｓｒａｍ Ｃｉｒｃｕｉｒｓ ｉｎ ６５ｎｍ ＣＭＯＳ Ｉｎｄｕｃｔｉｖｅ−Ｃｏｕｐｌｉｎｇ Ｌｉｎｋ"，ＩＥＥＥ Ａｓｉａｎ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ，Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐｐ．１３１−１３４，Ｎｏｖ．２００７
しかし、こうした従来の構成のコイルでは、同一平面で巻回するスパイラルパターンを形成しているので、同じ層の他の金属配線がコイルを横断できない。したがって、コイルの中央に配線が使われていない領域（開口部）が存在しても、この領域を活用できず、配線はコイルの回りを迂回しなければならないという問題がある。
そこで、本発明者は、互いに上下方向で隣接する層準において互いの主配線方向が異なる少なくとも２つの層準のそれぞれに各主配線方向に沿うコイル要素を設け、各コイル要素を異なった層準に設けたコイル要素に接続することにより１つのコイルを構成することを提案している（必要ならば、特願２００８−１２６９３４参照）。
図１４は、本発明者の提案に係るインダクタ素子の構成説明図であり、図１４（ａ）は概念的斜視図であり、図１４（ｂ）は、概念的投影平面図である。図に示すように、第１層金属配線で直線状の第１コイル要素１０を形成し、第２層金属配線で第１コイル要素１０と直交する方向に延在する第２コイル要素３０を形成し、第１コイル要素１０と第２コイル要素３０を交互に巻回するように接続ビア２０で接続して時計回りで巻回する一つのコイルを構成する。
この場合のコイル要素の配線方向は、各層における主配線、例えば、バスラインの配線方向に沿った方向に形成する。ここでは、コイル要素１０，３０を例えば１μｍルールのラインアンドスペースパターンにより構成し、最外周のコイル要素１０，３０の長さは、例えば、１００μｍとする。なお、図１４（ｂ）において、第２コイル要素３０を実線で表し、第１コイル要素１０を点線で表している。
Ａ点からコイルの配線を辿ると、Ａ点から線を引き出して第２コイル要素３０１とし、この第２コイル要素３０１の他端を接続ビア２０１で第１コイル要素１０１と接続し、この第１コイル要素１０１の他端を接続ビア２０２で第２コイル要素３０２と接続する。
次いで、この第２コイル要素３０２の他端を接続ビア２０３で第１コイル要素１０２と接続し、この第１コイル要素１０２の他端を接続ビア２０４で第２コイル要素３０３と接続する。
次いで、この第２コイル要素３０３の他端を接続ビア２０５で第１コイル要素１０３と接続し、この第１コイル要素１０３の他端を接続ビア２０６で第２コイル要素３０４と接続する。
次いで、この第２コイル要素３０４の他端を接続ビア２０７で第１コイル要素１０４と接続し、この第１コイル要素１０４の他端を接続ビア２０８で第２コイル要素３０５と接続する。
次いで、この第２コイル要素３０５の他端を接続ビア２０９で第１コイル要素１０５と接続し、この第１コイル要素１０５の他端を接続ビア２０１０で第２コイル要素３０６と接続する。
次いで、この第２コイル要素３０６の他端を接続ビア２０１１で第１コイル要素１０６と接続し、最後にこの第１コイル要素１０６の他端を接続ビア２０１２でＢ点に引出している。
図１５は、周辺配線を加えたインダクタ素子の概念的投影平面図であり、ここでは、インダクタ素子を構成するコイル要素と周辺配線の区別を容易にするために、周辺配線を細線で図示している。なお、ここでも、第２層金属配線で構成される周辺配線３５を実線で表し、第１層金属配線で構成される周辺配線１５を点線で示している。図に示すように、周辺配線１５，３５はそれぞれコイルの中央の開口部を通過するように形成されており、コイルの開口部の配線資源を利用しながらコイルを横断するように配線を配置している。
このような構成を採用することによって、配線資源の利用効率を高めることができる。
また、このコイルを用いて、積層実装されるＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）ベアチップなどのチップ間の通信を好適に行うことが可能になる。
しかし、上述の第１コイル要素（１０１〜１０６）或いは第２コイル要素（３０１〜３０６）の上層または下層に平行に周辺配線が配置されると、コイル要素と周辺配線の間に容量結合を生じるという問題が新たに発生する。なお、誘導結合も同様に生じるが、以下では容量結合の場合で説明する。
また、第１コイル要素あるいは第２コイル要素と同層で隣接して平行に周辺配線が配置されると、上記コイル要素と周辺配線の間に容量結合を生じ、同様にしてノイズ干渉を起こす。
さらに、コイル要素と直交する周辺配線の交差箇所においても、コイル要素と周辺配線の間に容量結合を生じ、同様のノイズ干渉を起こす。例えば、第４層金属配線であるＭ４配線を用いた第１コイル要素１０に対しては第３層金属配線であるＭ３配線と第５層金属配線であるＭ５配線の直交する周辺配線が、容量結合によるノイズ干渉を起こす。また、Ｍ５配線を用いた第２コイル要素３０に対してはＭ４配線とＭ６配線の直交する周辺配線が、容量結合によるノイズ干渉を与える。
その結果、コイルをアンテナとして用いた誘導結合通信などの無線通信において、周辺配線の信号が容量結合を介して受信コイルに重畳され通信品質を劣化する。或いは、送信コイルの信号が容量結合を介して周辺配線に重畳され、周辺回路に干渉する可能性がある。周辺回路がアナログ回路やメモリ回路などのノイズ耐性の低い回路の場合にはこのノイズ干渉が問題を生じ得る。
近接場を用いた誘導結合通信の場合には、コイルの寸法は通信距離に応じて決まる。例えば、コイルの半径は通信距離と大体等しく設計することが多い。したがって、通信距離が長くなると、コイルの寸法も大きくなる。コイルの寸法が大きくなる程、上記の上下左右に平行に配置された周辺配線や上下を交差する周辺配線とコイル要素の対向面積が大きくなり、容量結合も強くなる。
コイル自体が有する接地容量とコイルが接続される受信回路が有する入力容量の総和に比べて、上記容量結合が無視できない程度に大きくなると、ノイズが受信信号に比べて無視できない大きさになり、データ通信におけるビット誤り率が増大する。
例えば、配線幅１．５μｍの縦方向に走るＭ４配線と横方向に走るＭ５配線を用いて配線間隔１．５μｍで３巻きした一辺が２６０μｍの四角形のコイルを考える。このコイルの直下に配線幅０．２５μｍで配線長１ｍｍのＭ２による周辺配線或いはＭ４配線の直上のＭ６配線による周辺配線を配置し、電圧振幅が１．８Ｖで立上り／立下り時間が１５０ｐｓの信号を周辺配線に通した場合をシミュレーションして調べると、後述するようにコイルの両端子間に発生する差動ノイズは１００ｍＶ以上になる。
あるいは、図１６に示すように、前述と同じ寸法のコイルおよびそれと交差する周辺配線に対して、前述と同じ信号を用いてシミュレーションを行ったところ、コイルの各辺に生じる周辺配線一本あたりの平均差動ノイズは、図１６に示すように、１５μＶ（図の上辺で交差した場合）〜１００μＶ（図の下辺で交差した場合）になる。
即ち、上辺と交差する周辺配線１本から受けるノイズによって生じる端子Ａ、Ｂにおける差動ノイズのピーク値は、コイルが１巻き（Ｎ＝１）の場合平均すると１５μＶである。同様に下辺、左辺、及び、右辺と交差する周辺配線１本から受けるノイズによって生じる端子Ａ、Ｂにおける差動ノイズのピーク値は、それぞれ、１００μＶ、５０μＶ、５０μＶである。四辺に均等に周辺配線が交差した場合の４本の周辺配線から受ける差動ノイズのピーク値は、その総和の２１５μＶになる。
もし、下辺の両端子より左側で２００本の周辺配線が交差し、右側でも２００本の周辺配線が交差し、例えば、前者の２００本の周辺配線にハイからローの信号が同時に通り、且つ後者の２００本の周辺配線にローからハイの信号が同時に通ると、４０ｍＶの差動ノイズがコイルの両端に発生する。周辺配線の幅が０．２５μｍで間隔が０．２５μｍの場合、コイル要素に１００μｍの長さがあれば周辺配線２００本と交差できる。
容量結合でコイルに発生するノイズには、同相ノイズ（端子Ａで観察したノイズＶＡと端子Ｂで観察したノイズＶＢ）と差動ノイズ（ＶＡ−ＶＢ）がある。コイル要素に容量結合を介して重畳したノイズは、コイルの両端子ＡとＢに伝播する。容量結合をした箇所からコイルの両端子Ａ、Ｂまでの距離が異なると、異なる遅延時間で伝播し異なる波形減衰を受ける。その結果、ＶＡとＶＢは異なる波形となり差動ノイズが生じる。
図１６で差動ノイズの発生理由を具体的に説明する。図１６に示すようにコイルの１周は１０４０μｍである。コイルの寄生容量は０．１ｐＦであり、寄生抵抗は１００Ωである。コイル配線の中央Ｃ点でインピーダンス１ｋΩのバイアス回路に接続されている。ここで、下辺の左半分の中央で周辺配線と交差した場合を考える。
この場所で一本の周辺配線から容量結合により５００μＶ／１００ｐｓ（＝５μＶ／ｐｓ）のノイズＶ０が重畳する。端子Ａまでの距離は６５μｍで、端子Ｂまでの距離は９７５μｍである。容量結合で重畳したノイズＶ０は、ほぼ時刻０ｐｓにおよそ４．９５μＶ／ｐｓのノイズ波形として端子Ａに到達する。遅れておよそ時刻８．８ｐｓにおよそ４．２５μＶ／ｐｓのノイズ波形として端子Ｂに到達する。
その結果、コイルの両端子には、図１６に示すような差動ノイズが発生する。即ち、時刻８．８ｐｓに
４．９５〔μＶ／ｐｓ〕×８．８〔ｐｓ〕＝４４〔μＶ〕
のノイズが発生する。その後、時刻８．８ｐｓから時刻１００ｐｓまでの間に
（４．９５〔μＶ／ｐｓ〕−４．２５〔μＶ／ｐｓ〕）×（１００ｐｓ−８．８ｐｓ）
＝６４〔μＶ〕
のノイズが重畳されて、時刻１００ｐｓでは１０８μＶになる。その後、ノイズは減少するので、結局ピーク電圧は周辺配線１本当たりおよそ１００μＶになる。
このように、差動ノイズ（ＶＡ−ＶＢ）の波形は、ノイズの伝播遅延の差〔ｐｓ〕と、ノイズ波形の減衰によるノイズ波形の傾きの差〔μＶ／ｐｓ〕の掛け算で決まり、この２つの差はノイズが重畳した場所からコイルの両端子までの距離の違いによって生ずる。
また、図１７（ａ）に示すように、コイルの巻き数を２巻き（Ｎ＝２）にした場合には、上辺、下辺、左辺、及び、右辺と交差する周辺配線１本から受けるノイズによって生じる端子Ａ、Ｂにおける差動ノイズのピーク値は、それぞれ、３０μＶ、１８０μＶ、９０μＶ、９０μＶである。四辺に均等に周辺配線が交差した場合の４本の周辺配線から受ける差動ノイズのピーク値は、その総和の３９０μＶになる。
また、図１７（ｂ）に示すように、コイルの巻き数を３巻き（Ｎ＝３）にした場合には、上辺、下辺、左辺、及び、右辺と交差する周辺配線１本から受けるノイズによって生じる端子Ａ、Ｂにおける差動ノイズのピーク値は、それぞれ、５０μＶ、２５０μＶ、１１０μＶ、１１０μＶである。四辺に均等に周辺配線が交差した場合の４本の周辺配線から受ける差動ノイズのピーク値は、その総和の５２０μＶになる。
コイルの両端は、受信器の差動比較器に接続されて、両端の電圧の差が読み出されるので、同相ノイズは除去され、差動ノイズが問題になる。通信で信号を受信したときにコイルの両端子に発生する差動信号は２００ｍＶ程度である。信号は受信し、ノイズには誤動作しないように、感度とヒステリシス特性が設定される。コイルに４０ｍＶ程度の差動ノイズが発生すると誤動作の確率が高くなる。
したがって、本発明は、周辺配線がコイル要素と交差してコイルの開口部を通ることができるようにして配線資源の利用効率を高めると共に、周辺配線からの容量・誘導結合によるノイズ干渉を軽減することを目的とする。
図１は、本発明の原理的構成図であり、ここで、図１を参照して、本発明における課題を解決する手段を説明する。
（１）本発明は、上記の課題を解決するために、インダクタ素子において、互いに上下方向で隣接する層準において互いの主配線方向が異なる少なくとも２つの層準のそれぞれに各主配線方向に沿う金属配線からなるコイル要素１，２を設け、前記各コイル要素１（２）を異なった層準に設けたコイル要素２（１）に接続することにより各コイル要素１，２の積層方向から見て巻回する１つのコイルを構成し、前記一つのコイルの内部に、前記各層準の主配線方向に沿った周辺配線が配置されているとともに、前記コイル要素１，２の上下方向或いは左右方向の少なくともいずれかの方向に電源５に接続するシールド線３，４を設ける。
なお、本願明細書において「層準」とは、同じ階層の配線層が存在する層を意味する。
このように、コイル要素１，２をシールドするようにシールド線３，４を配置することによってコイル要素１，２の近傍に配置された周辺配線を流れる信号の影響を受けることがなく、確度の高い誘導結合通信が可能になる。この場合、シールド線３，４はコイル要素１（２）の上下方向のみに設けても良いし、左右方向のみに設けても良く、或いは、上下左右方向の全てに設けても良い。
（２）また、本発明は、上記（１）において、シールド線３，４は、閉ループを構成しないようにする。閉ループを構成した場合に、渦電流が流れるとコイルのインダクタンスが低下し誘導結合通信の受信信号を劣化させることになる。
（３）また、本発明は、インダクタンス素子において、互いに上下方向で隣接する層準において互いの主配線方向が異なる少なくとも２つの層準のそれぞれに各主配線方向に沿う金属配線からなるコイル要素１，２を設け、前記各コイル要素１（２）を異なった層準に設けたコイル要素２（１）に接続することにより各コイル要素１，２の積層方向から見て巻回する１つのコイルを構成し、前記一つのコイルの内部に、前記各層準の主配線方向に沿った周辺配線が配置されているとともに、前記コイル要素１，２の上下方向に隣接する層準における投影的に重なる領域からなる積層方向配線禁止領域或いは前記コイル要素の左右方向における前記コイル要素１，２から周辺配線が１本乃至３本配置できるまでの領域からなる面内方向配線禁止領域の少なくとも一方を設ける。
このように、コイル要素１，２の上下方向或いは左右方向の少なくともいずれかの方向周辺配線が配置されない配線禁止領域を設けることによって、コイル要素１，２の極近傍に周辺配線が存在しないことになる。したがって、インダクタ素子が周辺配線を流れる信号の影響を殆ど受けることがなく、確度の高い誘導結合通信が可能になる。この場合も、配線禁止領域をコイル要素１（２）の上下方向のみに設けても良いし、左右方向のみに設けても良く、或いは、上下左右方向の全てに設けても良い。
（４）また、本発明は、インダクタ素子において、互いに上下方向で隣接する層準において互いの主配線方向が異なる少なくとも２つの層準のそれぞれに各主配線方向に沿う金属配線からなるコイル要素１，２を設け、前記各コイル要素１（２）を異なった層準に設けたコイル要素２（１）に接続することにより各コイル要素１，２の積層方向から見て巻回する１つのコイルを構成し、前記一つのコイルの内部に、前記各層準の主配線方向に沿った周辺配線が配置されているとともに、前記コイルの中央の電位を固定する。
このように、コイルの中央の電位を固定することによって、コイル要素１，２に重畳したノイズがコイルの中央部で吸収される。一方で、誘導結合通信の信号には影響を与えないので、誘導結合通信における信号対ノイズ比が改善される。
（５）また、本発明は、インダクタ素子において、互いに上下方向で隣接する層準において互いの主配線方向が異なる少なくとも２つの層準のそれぞれに各主配線方向に沿う金属配線からなるコイル要素１，２を設け、前記各コイル要素１（２）を異なった層準に設けたコイル要素２（１）に接続することにより各コイル要素１，２の積層方向からみて巻回するように構成したコイルを相似形にして複数個形成し、前記コイルの開口部の中心の回りに点対称に配置し、前記コイルの内部に、前記各層準の主配線方向に沿った周辺配線が配置されているとともに、前記複数個のコイルを前記開口部の中心からみて同一回転方向になるように前記複数個のコイルを前記開口部の中心近傍において互いに直列接続する。
このように、相似形のコイルを複数個点対称に配置して結合しているので、周辺配線に起因するノイズの重畳点からコイルの両端子までの距離を等しくすることができ、それによって、差動ノイズを大幅に低減することができる。
（６）また、本発明は、集積回路装置において、上記（１）乃至（５）のいずれかのインダクタ素子を半導体チップに設ける。
上述の構成を有するインダクタ素子を半導体チップに設けることによって、インダクタ素子の中央の開口部を通過する配線を設けても、インダクタ素子に配線に起因するノイズが発生することがなくなる。
開示のインダクタ素子及び集積回路装置によれば、大きな寸法のコイルに対しても周辺配線を通過させることが可能になり、その結果、長距離における誘導結合通信の通信品質を維持しつつ、集積回路の集積密度を高めることができる。このインダクタ素子は、誘導結合通信などの無線通信用アンテナとして用いることができるほかに、発振回路や増幅回路などのさまざまな回路で用いられるインダクタンスとしても利用できる。
本発明の原理的構成の説明図である。 本発明の実施例１のインダクタ素子の概念的斜視図である。 本発明の実施例２のインダクタ素子の概念的投影平面図である。 本発明の実施例３のインダクタ素子の概念的斜視図である。 本発明の実施例４のインダクタ素子の概念的斜視図である。 本発明の実施例３及び実施例４の構成を併用したインダクタ素子の概念的斜視図である。 本発明の実施例５のインダクタ素子の構成説明図である。 本発明の実施例６のインダクタ素子の構成説明図である。 本発明の実施例６におけるノイズ相殺原理の説明図である。 本発明の実施例６におけるノイズ除去効果の具体的説明図である。 本発明の実施例７のインダクタ素子の構成説明図である。 本発明の実施例８のインダクタ素子の構成説明図である。 本発明の実施例９のインダクタ素子の構成説明図である。 本発明者の提案に係るインダクタ素子の構成説明図である。 周辺配線を加えたインダクタ素子の概念的投影平面図である。 差動ノイズ発生のメカニズムの説明図である。 ２巻きコイル及び３巻きコイルにおける差動ノイズのピーク値の説明図である 。
ここで、本発明の実施の形態を説明する。本発明は、互いに上下方向で隣接する層準において互いの主配線方向が異なる少なくとも２つの層準のそれぞれに各主配線方向に沿うコイル要素を設け、前記各コイル要素を異なった層準に設けたコイル要素に接続することにより構成したコイルに対して、各種のノイズ対策を施したものである。
具体的には、
ａ．シールド線の設置：電源に接続されたシールド線をコイル要素の近隣上下左右に配置して、コイル要素と平行に配置された周辺配線との間の容量・誘導結合を遮断する。この場合、シールド線は閉ループとならないようにすると更に良い。
ｂ．隣接を平行して走る周辺配線の禁止：コイル要素の上下左右の近隣にコイル要素と平行に周辺配線が配置されないようにする。自動配線の場合は配線禁止領域を設ける。
ｃ．コイル中央の電位の固定：コイル要素に重畳したノイズがコイルの中央部で吸収される。一方で信号には影響を与えない。したがって、信号対ノイズ比が改善される。
ｄ．複数コイルの点対称回転連結：複数の相似形のコイルをコイル開口部中心の回りに点対称に配置し、中心から見て同一回転方向に全てのコイルを直列接続する。直列接続するための配線は中心近傍を通るようにすることで、ノイズの重畳点からコイルの両端子までの距離を等しくする。
以上のａ乃至ｄのノイズ対策を単独で、或いは、複数組み合わせてインダクタ素子を構成する。
また、このようなノイズ対策を施したインダクタを半導体チップに設けることによって、インダクタ素子の中央の開口部を通過する配線を設けても、長距離における誘導結合通信の通信品質を維持した集積回路装置を実現することができる。
以上を前提として、次に、図２を参照して本発明の実施例１のインダクタ素子を説明する。図２は本発明の実施例１のインダクタ素子の概念的斜視図であり、ここでは説明を簡単にするために、Ｍ４配線とＭ５配線で１巻きにしたコイルの場合で説明する。なお、コイルを構成する第１コイル要素１０と第２コイル要素３０は接続ビア２０で接続されて１巻きのコイルとなる。なお、「Ｍ４」或いは「Ｍ５」は層準位を表し、例えば、「Ｍ４」は４層目の金属（Ｍｅｔａｌ）配線層を意味する。
まず、Ｍ４配線による第１コイル要素１０の直近の上下の金属配線層のＭ２配線とＭ６配線で、Ｍ４配線の第１コイル要素１０と平行に配置されたシールド線要素４１，４２を構成する。一方、Ｍ５配線による第２コイル要素３０の直近の上下の金属配線層のＭ３配線とＭ７配線でＭ５配線による第２コイル要素３０と平行に配置されたシールド線要素４３，４４を構成し、シールド線要素４１とシールド線要素４３とを接続ビア４５で接続する。また、シールド線要素４２とシールド線要素４４とを接続ビア４６で接続する。
ここでは、各シールド線は閉ループを構成しないように一端をオープンにするとともに、各シールド線に電源を接続する。電源は、ＶＤＤでもＧＮＤでもその他の電源でも良く、さらには、バイアス回路の出力でも良い。なお、各シールド線が閉ループを作り渦電流が流れると、コイルのインダクタンスが低下し、誘導結合通信の受信信号を劣化させるので望ましくない。
その結果、Ｍ2 配線で構成される周辺配線やＭ5 配線で構成される周辺配線からＭ４配線で構成される第１コイル要素１０への容量結合は遮断される。同様に、Ｍ３配線で構成される周辺配線やＭ７配線で構成される周辺配線からＭ５配線で構成される第２コイル要素３０への容量結合は遮断される。
この場合、シールド線要素４１〜４４の線幅を第１コイル要素１０及び第２コイル要素３０の線幅と等しくすると１．５μｍになる。周辺配線の線幅と間隔は０．２５μｍと０．２５μｍであるので、１本のシールド線を設けると３本の周辺配線が通過できなくなる。しかし、一辺が２６０μｍのコイルの場合、コイルの開口部を周辺配線が５００本余り通過できるので、シールド線によってコイルの両辺で計６本の周辺配線が通過できなくなっても、そのペナルティは小さく、問題はない。
次に、図３を参照して本発明の実施例２のインダクタ素子を説明する。図３は本発明の実施例２のインダクタ素子の概念的投影平面図であり、ここでも説明を簡単にするために、Ｍ４配線とＭ５配線で１巻きにしたコイルの場合で説明する。なお、コイルを構成する第１コイル要素１０と第２コイル要素３０は接続ビア２０で接続されて１巻きのコイルとなる。
この本発明の実施例２においては、Ｍ４配線による第１コイル要素１０の直近の左右にＭ４配線によるシールド線要素５１，５２を構成する。一方、Ｍ５配線による第２コイル要素３０の直近の左右にＭ５配線によるシールド線要素５３，５４を構成する。シールド線要素５１とシールド線要素５３とを接続ビア５５で接続するとともに、シールド線要素５２とシールド線要素５４とを接続ビア５６で接続する。なお、第１コイル要素１０及び第２コイル要素３０とシールド要素５１〜５４との間隔は、周辺配線が間を通過できない間隔とする。
この実施例２においても、各シールド線に電源を接続する。電源は、ＶＤＤでもＧＮＤでも良く、さらには、バイアス回路の出力でも良い。その結果、Ｍ４配線による周辺配線やＭ５配線による周辺配線からＭ４配線で構成される第１コイル要素１０やＭ５配線で構成される第２コイル要素３０への容量結合が遮断される。なお、この場合も各シールド線は開ループとする。
また、実施例１と実施例２を併用しても良く、それによって、上下方向及び左右方向の２方向におけるＭ４配線で構成される第１コイル要素１０やＭ５配線で構成される第２コイル要素３０への容量結合を確実に遮断することができる。
次に、図４を参照して本発明の実施例３のインダクタ素子を説明する。図４は本発明の実施例３のインダクタ素子の概念的斜視図であり、ここでも説明を簡単にするために、Ｍ４配線とＭ５配線で１巻きにしたコイルの場合で説明する。なお、コイルを構成する第１コイル要素１０と第２コイル要素３０は接続ビア２０で接続されて１巻きのコイルとなる。
この実施例３においては、Ｍ４配線による第１コイル要素１０の直近の上下の金属配線層のＭ２配線とＭ６配線による周辺配線の配置を禁止する配線禁止領域６１，６２を設けるとともに、Ｍ５配線による第２コイル要素３０の直近の上下の金属配線層のＭ３配線とＭ７配線でＭ５配線による周辺配線の配置を禁止する配線禁止領域６３，６４を設ける。
なお、この場合の配線禁止領域６１〜６４の幅は、第１コイル要素１０及び第２コイル要素３０から周辺配線が１本乃至３本配置できるまでの領域とする。
次に、図５を参照して本発明の実施例４のインダクタ素子を説明する。図５は本発明の実施例４のインダクタ素子の概念的斜視図であり、ここでも説明を簡単にするために、Ｍ４配線とＭ５配線で１巻きにしたコイルの場合で説明する。なお、コイルを構成する第１コイル要素１０と第２コイル要素３０は接続ビア２０で接続されて１巻きのコイルとなる。
この実施例４においては、Ｍ４配線による第１コイル要素１０の直近の左右にＭ４配線による周辺配線の配置を禁止する配線禁止領域７１，７２を設けるとともに、Ｍ５配線による第２コイル要素３０の直近の左右にＭ５配線による周辺配線の配置を禁止する配線禁止領域７３，７４を設ける。なお、この場合の配線禁止領域７１〜７４は、各コイル要素の端部から周辺配線を１本乃至３本配置できるまでの領域とする。
また、図６に示すように、実施例３と実施例４を併用しても良く、それによって、上下方向及び左右方向の２方向におけるＭ４配線で構成される第１コイル要素１０やＭ５配線で構成される第２コイル要素３０への容量結合を効果的に遮断することができる。
さらに、実施例１と実施例４を、或いは、実施例２と実施例３を併用することによっても、上下方向及び左右方向の２方向におけるＭ４配線で構成される第１コイル要素１０やＭ5配線で構成される第２コイル要素３０への容量結合を効果的に遮断することができる。
次に、図７を参照して本発明の実施例５のインダクタ素子を説明する。図７（ａ）は本発明の実施例５のインダクタ素子の概念的投影平面図であり、コイル配線の中央、即ち、Ｍ５配線による第２コイル要素３０１の中点を電源に直接接続したものである。この場合の電源は、ＶＤＤでもＧＮＤでもその他の電源でも良い。或いは、低い出力インピーダンスを有するバイアス回路の出力でも良い。
図７（ｂ）は本発明の実施例５のインダクタ素子の変形例でありＭ５配線による第２コイル要素３０１の中点を、１ｐＦ程度の容量Ｃを介して電源に接続したものであり、高周波領域で低い出力インピーダンスを呈する。
誘導結合通信において正負の誘導起電力が発生する際にコイルの中央の電位は変化しないので、コイルの中央を電源に直接接続したり容量を介して電源に接続しても、コイルのインダクタンスの値やコイル対の相互インダクタンスの値は変化しない。従って誘導結合により受信した受信信号の差動振幅は変化しない。
一方、コイル中央が低いインピーダンスで電源に接続されているので、周辺配線からコイル要素に重畳したノイズの振幅は、従来のコイルの場合に比べて大幅に減少する。例えば、図７（ｂ）の場合には、従来型のコイルに比べてノイズ波形の振幅はおよそ１／５程度に低減する。
但し、ノイズがコイル配線の中央点を越えて他端に達することはなく、従ってノイズが相殺して差動ノイズを軽減する効果は無くなる。シミュレーションで調べると、差動ノイズは、従来型のコイルとほぼ同程度になることが判明した。このように、差動ノイズは減少しないが、同相ノイズは大幅に減少する。その結果、受信器の入力コモンモードが大きく変化しないので、受信器のゲインが変化しない利点を有する。また、送信コイルから周辺回路へのノイズの影響が軽減される効果もある。
次に、図８乃至図１０を参照して本発明の実施例６のインダクタ素子を説明する。図８は本発明の実施例６のインダクタ素子の構成説明図であり、図８（ａ）は概念的斜視図であり、図８（ｂ）は概念的投影平面図である。図に示すようにａ→ｂ→ｃ→ｄ→ｅ→ｆによって第１のコイルが時計回りに１巻きされている。また、ｇ→ｈ→ｉ→ｊ→ｋ→ｌによって第２のコイルが第１のコイルと重なる位置に時計回りに１巻きされている。
両コイルは同心でかつ１８０°回転した位置に配置されている。更に、第１のコイルのｆ端子が第２のコイルのｇ端子とコイルの中心を通る配線で接続されている。なお、図ではコイルの両端子ＡとＢがコイルの内部にある場合を示しているが、ａ点とｌ点からそれぞれコイルの外側に両端を引き出しても構わない。
次に、図９を参照して、本発明の実施例６における周辺配線との間のノイズの相殺原理を説明する。図９（ａ）はコイルの概念的構成図であり、図９（ｂ）は等価回路図であり、図９（ｃ）は各ノイズの説明図である。図９（ａ）に示すように、第１のコイルも第２のコイルも同じ時計回り方向に巻かれて直列に接続されるので、インダクタンスすなわち送受信信号Ｓ１，Ｓ２は加算される。一方、周辺配線から第１のコイルおよび第２のコイルに重畳されるノイズＮ１，Ｎ２の差動成分は、減算されてその一部が相殺される。
差動成分を問題とし同相成分を問題としないのは、受信コイルに重畳した両端子の同相ノイズＮＡとＮＤは、受信コイルの両端が接続される差動比較器或いは差動増幅器によって除去されるが、差動ノイズＮＤＡは受信信号と共に増幅されるので信号の品質（Ｓ／Ｎ比）を劣化させるからである。
例えば、図９（ｂ）に示すように、周辺配線Ｎが第１のコイルと交差する箇所は、第１のコイル要素の中央を越えた端子Ｂ寄りの場所なので、この点でコイル要素に重畳したノイズはまず端子Ｂに到達し、遅れて端子Ａに到達する。その結果、端子Ｂに端子Ａから見たパルス状のノイズＮＢＡ（極性は配線信号に依存）が発生する。一方で、周辺配線Ｎが第２のコイルと交差する箇所は、第２のコイル要素の中央よりも端子Ｃ寄りの場所なので、端子Ｃに端子Ｄから見たノイズＮＣＤ（極性は上記極性と一致）が発生する。
交差箇所を端子Ｂから測った距離と端子Ｃから測った距離はほぼ等しいので（コイル要素ｈ−ｉやｄ−ｅの中央を周辺配線Ｎが通るときに正確に等しくなる）、両ノイズが端子Ｂおよび端子Ｃに到達する時刻もほぼ等しくなり、ＮＢＡ＝ＮＣＤとなる。したがって、端子Ａから見た端子ＤのノイズＮＤＡは、
ＮＤＡ＝ＮＢＡ＋ＮＤＣ＝ＮＢＡ−ＮＣＤ
となり、その相当程度が相殺されて差動ノイズはほとんどゼロになる。
また、周辺配線Ｓに対しても同様の理由でノイズはほとんど相殺される。一方、周辺配線ＷあるいはＥに対しては、上記説明の中の交差箇所が、２つのコイルの両端から異なる位置になるので、ノイズが各コイルの端子に到達する時刻に差が生じ、小さな差動ノイズが残る。
図１０は、本発明の実施例６におけるノイズ除去効果の具体的説明図であり、図１０（ａ）は概念的投影平面図であり、図１０（ｂ）は概念的展開図である。例えばＭ５配線からなる周辺配線Ｎは、コイル要素ｄ−ｅおよびコイル要素ｈ−ｉと交差するが、各交差点は、コイル要素の中央から見て対称の位置に大体なるので、両ノイズの両端子への到達時間はほぼ等しくなり、端子間に表れる差動ノイズはほぼ相殺される。
図１０（ｂ）に示すように、実際には、例えば、ｄやｈに近い位置の場合、配線ｄ−ｅとの容量結合の位置と配線ｈ−ｉとの容量結合の位置の中央は、コイルの中央よりも端子Ａに近い位置に少しずれるので、端子Ａ側に端子Ｂ側よりもやや先にノイズ信号が現れ、それが差動ノイズ成分となってわずかに残る。
このように、本発明の実施例６においては相似形の２つの１巻きコイルを互いに１８０°回転させて一方のコイルの他方の端子ｆと他方のコイルの一方の端子ｇとを接続して同じ回転方向になるように直列接続し、一方のコイルの一方の端子ａと他方のコイルの他方の端子ｉを延長して入出力端子Ａ，Ｂとしているので、端子間Ａ−Ｂに表れる差動ノイズをほぼ相殺することができる。
なお、この本発明の実施例６のノイズ除去手段も、上記の実施例５のコイルの中点への電源の接続のノイズ除去手段と併用することができる。
次に、図１１を参照して、本発明の実施例７のインダクタ素子を説明する。図１１（ａ）は本発明の実施例７のインダクタ素子の概念的投影平面図であり、図１１（ｂ）はその分解図である。図に示すように、本発明の実施例７においては４つの相似形の１巻きコイルを互いに９０°回転させて中央部において順次直列接続したものである。
このように、本発明の実施例７においては、４つの相似形の１巻きコイルを互いに９０°回転させて直列接続して４巻きのコイルを形成しているので、コイルの４辺を均等化することができ、上記の実施例６と比較して周辺配線ＷあるいはＥに対する差動ノイズを低減することができる。
次に、図１２を参照して、本発明の実施例８のインダクタ素子を説明する。図１２（ａ）は本発明の実施例８のインダクタ素子の概念的投影平面図であり、図１２（ｂ）はその分解図である。図に示すように、本発明の実施例８においては、上記の実施例７と同様に、４つの相似形の１巻きコイルを互いに９０°回転させて中央部において順次直列接続したものである。
この場合も、本発明の実施例７と同様に、４つの相似形の１巻きコイルを互いに９０°回転させて直列接続して４巻きのコイルを形成しているので、コイルの４辺を均等化することができ、上記の実施例６と比較して周辺配線ＷあるいはＥに対する差動ノイズを低減することができる。
次に、図１３を参照して、本発明の実施例９のインダクタ素子を説明する。図１３（ａ）は本発明の実施例９のインダクタ素子の概念的投影平面図であり、図１３（ｂ）はその分解図である。図に示すように、本発明の実施例９においては、３つの相似形の１巻きコイルを互いに９０°回転させて中央部において順次直列接続したものである。
本発明の実施例９においては、３つの相似形の１巻きコイルを互いに９０°回転させて直列接続して３巻きのコイルを形成しているので、コイルの４辺を上記の実施例１０よりは均等化することができ、上記の実施例６と比較して周辺配線ＷあるいはＥに対する差動ノイズを低減することができる。
１，２ コイル要素
３，４ シールド線
５ 電源
１０ 第１コイル要素
２０ 接続ビア
３０ 第２コイル要素
３５ 周辺配線
４１〜４４ シールド線要素
４５，４６ 接続ビア
５１〜５４ シールド線要素
５５，５６ 接続ビア
６１〜６４ 配線禁止領域
７１〜７４ 配線禁止領域

Claims (6)

  1. 互いに上下方向で隣接する層準において互いの主配線方向が異なる少なくとも２つの層準のそれぞれに各主配線方向に沿う金属配線からなるコイル要素を設け、前記各コイル要素を異なった層準に設けたコイル要素に接続することにより各コイル要素の積層方向から見て巻回する１つのコイルを構成し、前記一つのコイルの内部に、前記各層準の主配線方向に沿った周辺配線が配置されているとともに、前記コイル要素の上下方向或いは左右方向の少なくともいずれかの方向に電源に接続されたシールド線を設けたインダクタ素子。
  2. 前記シールド線は、閉ループを構成していない請求項１に記載のインダクタ素子。
  3. 互いに上下方向で隣接する層準において互いの主配線方向が異なる少なくとも２つの層準のそれぞれに各主配線方向に沿う金属配線からなるコイル要素を設け、前記各コイル要素を異なった層準に設けたコイル要素に接続することにより各コイル要素の積層方向から見て巻回する１つのコイルを構成し、前記一つのコイルの内部に、前記各層準の主配線方向に沿った周辺配線が配置されているとともに、前記コイル要素の上下方向に隣接する層準における投影的に重なる領域からなる積層方向配線禁止領域或いは前記コイル要素の左右方向における前記コイル要素から周辺配線が１本乃至３本配置できるまでの領域からなる面内方向配線禁止領域の少なくとも一方を設けたインダクタ素子。
  4. 互いに上下方向で隣接する層準において互いの主配線方向が異なる少なくとも２つの層準のそれぞれに各主配線方向に沿う金属配線からなるコイル要素を設け、前記各コイル要素を異なった層準に設けたコイル要素に接続することにより各コイル要素の積層方向からみて巻回する１つのコイルを構成し、前記一つのコイルの内部に、前記各層準の主配線方向に沿った周辺配線が配置されているとともに、前記コイルの中央の電位を固定したインダクタ素子。
  5. 互いに上下方向で隣接する層準において互いの主配線方向が異なる少なくとも２つの層準のそれぞれに各主配線方向に沿う金属配線からなるコイル要素を設け、前記各コイル要素を異なった層準に設けたコイル要素に接続することにより各コイル要素の積層方向からみて巻回するように構成したコイルを相似形にして複数個形成し、前記コイルの開口部の中心の回りに点対称に配置し、前記コイルの内部に、前記各層準の主配線方向に沿った周辺配線が配置されているとともに、前記複数個のコイルを前記開口部の中心からみて同一回転方向になるように前記複数個のコイルを前記開口部の中心近傍において互いに直列接続したインダクタ素子。
  6. 請求項１乃至請求項５のいずれか１項に記載のインダクタ素子を半導体チップに設けた集積回路装置。
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