JP4124365B2 - 電子回路 - Google Patents

電子回路 Download PDF

Info

Publication number
JP4124365B2
JP4124365B2 JP2004244060A JP2004244060A JP4124365B2 JP 4124365 B2 JP4124365 B2 JP 4124365B2 JP 2004244060 A JP2004244060 A JP 2004244060A JP 2004244060 A JP2004244060 A JP 2004244060A JP 4124365 B2 JP4124365 B2 JP 4124365B2
Authority
JP
Japan
Prior art keywords
coil
electronic circuit
transmission
substrate
communication
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2004244060A
Other languages
English (en)
Other versions
JP2006066454A (ja
Inventor
忠広 黒田
大介 溝口
典之 三浦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Keio University
Original Assignee
Keio University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Keio University filed Critical Keio University
Priority to JP2004244060A priority Critical patent/JP4124365B2/ja
Priority to KR1020077005809A priority patent/KR101051985B1/ko
Priority to US11/660,450 priority patent/US7813259B2/en
Priority to PCT/JP2005/014990 priority patent/WO2006022172A1/ja
Priority to TW094128992A priority patent/TWI381517B/zh
Publication of JP2006066454A publication Critical patent/JP2006066454A/ja
Application granted granted Critical
Publication of JP4124365B2 publication Critical patent/JP4124365B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657Stacked arrangements of devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/58Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64Impedance arrangements
    • H01L23/645Inductive arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32135Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06513Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06527Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout

Description

本発明は、IC(Integrated Circuit)ベアチップやPCB(プリント基板)などの基板間の通信を好適に行うことができる電子回路に関する。
本発明者らは、チップを3次元実装し、チップ間を誘導性結合により電気的に接続する方法によって、LSI(Large Scale Integration)の1パッケージに複数のベアチップを封入するシステムインパッケージ(SiP)を実現することを提案している(特許文献1参照)。
図7は、先願発明の電子回路の構成を示す図である。この電子回路は、第1〜第3LSIチップ31a〜31cから成る。LSIチップが3層にスタックされ、3チップにまたがるバスを形成する例である。すなわち、3者間(3つのLSIチップ間)で互いに通信可能な1つの通信チャネルを構成している。第1〜第3LSIチップ31a〜31cが縦に積まれ、各チップは接着剤で互いに固定されている。第1〜第3LSIチップ31a〜31c上には、それぞれ、送信に用いる第1〜第3送信コイル33a〜33cが配線により形成され、また、それぞれ、受信に用いる第1〜第3受信コイル35a〜35cが配線により形成される。これら3ペアの送受信コイル33、35の開口の中心が一致するように、第1〜第3LSIチップ31a〜31c上で配置されている。これにより、3ペアの送受信コイル33、35は誘導性結合を形成し、1つの通信チャネルを構成する。第1〜第3送信コイル33a〜33cにはそれぞれ第1〜第3送信回路32a〜32cが接続され、第1〜第3受信コイル35a〜35cにはそれぞれ第1〜第3受信回路34a〜34cが接続される。送受信コイル33、35は、プロセス技術の多層配線を利用し、通信に許される面積内で、3次元的に1回巻き以上のコイルとして実装される。送受信コイル33、35には、通信に最適な形状が存在し、最適なまき数、開口、線幅をとる必要がある。一般的に、送信コイル33が受信コイル35より小さい。
特願2004−037242
ここで、チップ間の通信容量を大きくするなどのために1ペア以上の送受信コイルで構成する通信チャネルを近接して複数個並列に並べると近接通信チャネル間で磁力線の漏れに起因するクロストークが発生してしまう。
本発明は、上記問題点に鑑み、基板間通信を誘導性結合によって実現する場合に、複数の通信チャネルを近接して並列に並べてもクロストークの発生を実際上無視できる程度に小さくすることができる電子回路を提供することを目的とする。
本発明の電子回路は、基板上の配線により形成される複数の送信コイルを有する第1基板と、基板上の配線によりそれぞれ前記第1コイルと対応する位置に形成され第1コイルと誘導結合して通信チャネルを構成する複数の受信コイルを有する第2基板とを備え、各通信チャネルの送信コイル及び受信コイルは、距離に依存する近接通信チャネルからの正負のクロストークが相殺される位置に配設されている。
また、3以上の基板を備え、その内で前記第1基板及び第2基板間の距離が最も長いことで、一般に最もクロストークが問題となる通信におけるクロストークを小さくすることができる。
また、最も近い通信チャネル同士は異なる位相で動作し、その次に近い通信チャネル同士は同相で動作して前記クロストークが相殺される位置に配設されていることで、数多くの通信チャネルを備える場合であってもクロストークを小さくすることができる。
本発明によれば、基板間通信を誘導性結合によって実現する場合に、複数の通信チャネルを近接して並列に並べてもクロストークの発生を実際上無視できる程度に小さくすることができる。
以下、添付図面を参照しながら本発明を実施するための最良の形態について詳細に説明する。
図1は、本発明の実施例1による電子回路における複数の通信チャネルを並列に並べた様子をチップの上から見た状態を示す図である。本実施例1は、一方のチップに正方形の送信コイル11を、そして他方のチップに正方形の受信コイル12を設けて、それらで構成する通信チャネルをピッチPの間隔で5×5=25個並列に並べたものである。これは、SDMA(空間分割多元接続:Space Division Multiple Access)になる。
図2は、実施例1において発生する磁力線を示す図である。より具体的には、図2は、送信コイル11を下のチップに、受信コイル12を上のチップに設けて、チップ間の距離をXとしたときの、送信コイル11による磁力線、及びXが小さい場合とXが大きい場合の受信コイル12を設けたチップ上の磁束密度Bを示す。通信チャネル間の距離(すなわち、コイル中心間の水平距離)をYとしたとき(すなわち、Y=P)、所定のYoにおいて、送信コイル11に起因する受信コイル12内の磁束密度が0になる位置が存在する。図示するように、Yが小さいと大きなクロストークが発生し、Yが大きいと逆符号の小さなクロストークが発生するため、その途中で磁束密度Bを受信コイル12内で積分した値が0になる位置が必ず存在することになる。この位置においては原理的にクロストークが発生しない。
図3は、実施例1において通信チャネル間の距離に対するISRを示す図である。条件は図2と同じであり、正方形の送信コイル11及び受信コイル12の一辺の長さD=50[μm]、チップ間距離X=50[μm]としたときのチャネル間距離Y[μm]に対するISR[dB](Interference-to-Signal Ratio)を示す。この場合にはYo≒70[μm]において、クロストークが最小になる。
図4は、本発明の実施例2による電子回路における複数の通信チャネルを並列に並べた様子をチップの上から見た状態を示す図である。本実施例2は、通信チャネルを2つのグループに分けて、それぞれのグループを互いに異なる位相で動作させるものであり、進み位相で動作させるグループの送信コイル11a及び受信コイル12a、並びに遅れ位相で動作させるグループの送信コイル11b及び受信コイル12bを設けて、同一グループ内の隣接通信チャネル間距離をYoとし、各グループの通信チャネルを市松模様に配設して(すなわち、所定のグループの通信チャネルに対して前後左右に他のグループの通信チャネルを配設する)、全体として3×33=99個並列に並べたものである。これはSDMAとTDMA(時分割多元接続:Time Division Multiple Access)を併用するものである。
図5は、実施例2による電子回路の構成を示す図である。図5は、1ペアの送信コイル23と受信コイル25から成る1つの通信チャネルについて示すものであり、本実施例2の電子回路は、フリップフロップ回路21、送信回路22、送信コイル23、コンデンサ24、受信コイル25、及び受信回路26から成る。本実施例2は、図4に示すように隣接通信チャネルとして異なる位相で動作するグループの通信チャネルを配設するものであり、その位相制御はクロックClkによって行う。
図6は、実施例2による電子回路の動作を説明する各部の波形図である。入力される送信データTxdataがローからハイになると、フリップフロップ回路21はクロックClkのタイミングで送信回路22を駆動し、送信回路22は送信コイル23を介してコンデンサ24を充電する三角波形状の充電電流ITを送信コイル23に流す。これにより受信コイル25には誘導電流による電圧VRが発生し、受信回路26はクロックClkのタイミングで信号を検出して、受信データRxdataを得る。
本実施例2では、進み位相φと遅れ位相バー(φ)とが逆位相関係にある2つの異なる位相で動作させるものを示したが、グループを3つ以上に分けて3つ以上の異なる位相で動作させるようにしてもよい。本実施例2では、通信チャネルの配設領域を全体として細長い長方形としたが、これは近傍に存在する通信チャネルが実施例1と比べて少ないために、クロストークを減少させる構造として適するものである。
なお、本発明は上記実施例に限定されるものではない。
上記実施例の説明では、特に3層以上の基板間の通信について言及していないが、先願発明において説明したように、当然に3層以上の基板間の通信であっても好適に実施できる。このような3層以上の基板間の通信の場合に、一般にクロストークが特に問題となるのは、信号が最も小さくなってしまう、最も離れている基板間の通信であるから、最も離れている基板間の距離Xに対してクロストークが最小となる通信チャネル間距離Yoに等しいピッチPの通信チャネル配設とすることが望ましい。ただし、他と比べて特に高い通信品質が求められる基板間の通信がある場合などのように、必ずしも最も離れている基板間のクロストークを最小とする必要はない。
送信コイル及び受信コイルの形状は、円形、楕円形、又は三角形、正方形、若しくは六角形などの多角形などのいずれでも構わない。
本発明の実施例1による電子回路における複数の通信チャネルを並列に並べた様子をチップの上から見た状態を示す図である。 実施例1において発生する磁力線を示す図である。 実施例1において通信チャネル間の距離に対するISRを示す図である。 本発明の実施例2による電子回路における複数の通信チャネルを並列に並べた様子をチップの上から見た状態を示す図である。 実施例2による電子回路の構成を示す図である。 実施例2による電子回路の動作を説明する各部の波形図である。 先願発明の電子回路の構成を示す図である。
符号の説明
11 送信コイル
12 受信コイル
21 フリップフロップ回路
22 送信回路
23 送信コイル
24 コンデンサ
25 受信コイル
26 受信回路
31 LSIチップ
32 送信回路
33 送信コイル
34 受信回路
35 受信コイル
Rxdata 受信データ
Txdata 送信データ

Claims (3)

  1. 基板上の配線により形成される複数の送信コイルを有する第1基板と、
    基板上の配線によりそれぞれ前記第1コイルと対応する位置に形成され第1コイルと誘導結合して通信チャネルを構成する複数の受信コイルを有する第2基板と
    を備え、各通信チャネルの送信コイル及び受信コイルは、距離に依存する近接通信チャネルからの正負のクロストークが相殺される位置に配設されていることを特徴とする電子回路。
  2. 3以上の基板を備え、その内で前記第1基板及び第2基板間の距離が最も長いことを特徴とする請求項1記載の電子回路。
  3. 最も近い通信チャネル同士は異なる位相で動作し、その次に近い通信チャネル同士は同相で動作して前記クロストークが相殺される位置に配設されていることを特徴とする請求項1又は2記載の電子回路。
JP2004244060A 2004-08-24 2004-08-24 電子回路 Active JP4124365B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2004244060A JP4124365B2 (ja) 2004-08-24 2004-08-24 電子回路
KR1020077005809A KR101051985B1 (ko) 2004-08-24 2005-08-17 전자 회로
US11/660,450 US7813259B2 (en) 2004-08-24 2005-08-17 Electronic circuit
PCT/JP2005/014990 WO2006022172A1 (ja) 2004-08-24 2005-08-17 電子回路
TW094128992A TWI381517B (zh) 2004-08-24 2005-08-24 electronic circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004244060A JP4124365B2 (ja) 2004-08-24 2004-08-24 電子回路

Publications (2)

Publication Number Publication Date
JP2006066454A JP2006066454A (ja) 2006-03-09
JP4124365B2 true JP4124365B2 (ja) 2008-07-23

Family

ID=35967386

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004244060A Active JP4124365B2 (ja) 2004-08-24 2004-08-24 電子回路

Country Status (5)

Country Link
US (1) US7813259B2 (ja)
JP (1) JP4124365B2 (ja)
KR (1) KR101051985B1 (ja)
TW (1) TWI381517B (ja)
WO (1) WO2006022172A1 (ja)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006173986A (ja) * 2004-12-15 2006-06-29 Keio Gijuku 電子回路
JP5149554B2 (ja) * 2007-07-17 2013-02-20 株式会社日立製作所 半導体装置
JP2009032857A (ja) 2007-07-26 2009-02-12 Hitachi Ltd 半導体集積回路および半導体装置
US9053950B2 (en) 2007-11-26 2015-06-09 Keio University Electronic circuit
JP5600237B2 (ja) * 2008-02-02 2014-10-01 学校法人慶應義塾 集積回路
US8415777B2 (en) * 2008-02-29 2013-04-09 Broadcom Corporation Integrated circuit with millimeter wave and inductive coupling and methods for use therewith
JP5475962B2 (ja) 2008-04-28 2014-04-16 学校法人慶應義塾 電子回路
JP5671200B2 (ja) * 2008-06-03 2015-02-18 学校法人慶應義塾 電子回路
JP4982778B2 (ja) 2008-07-04 2012-07-25 学校法人慶應義塾 電子回路装置
JP5325495B2 (ja) 2008-08-12 2013-10-23 学校法人慶應義塾 半導体装置及びその製造方法
JP5536656B2 (ja) * 2008-09-18 2014-07-02 ルネサスエレクトロニクス株式会社 半導体装置
JP5433199B2 (ja) 2008-10-21 2014-03-05 学校法人慶應義塾 電子回路
JP5326088B2 (ja) 2008-10-21 2013-10-30 学校法人慶應義塾 電子回路と通信機能検査方法
JP5283075B2 (ja) 2008-12-26 2013-09-04 学校法人慶應義塾 電子回路
JP5395458B2 (ja) 2009-02-25 2014-01-22 学校法人慶應義塾 インダクタ素子及び集積回路装置
RU2598248C2 (ru) * 2009-04-02 2016-09-20 Роше Гликарт Аг Полиспецифичные антитела, включающие антитела полной длины и одноцепочечные фрагменты fab
JP5374246B2 (ja) 2009-06-12 2013-12-25 学校法人慶應義塾 密封型半導体記録媒体及び密封型半導体記録装置
TWI484763B (zh) * 2009-09-01 2015-05-11 Univ Nat Taiwan 多晶片堆疊裝置及其訊號傳輸方法
JP5635759B2 (ja) 2009-10-15 2014-12-03 学校法人慶應義塾 積層半導体集積回路装置
JP5499716B2 (ja) * 2010-01-06 2014-05-21 日本電気株式会社 半導体装置
JP2011233842A (ja) 2010-04-30 2011-11-17 Toshiba Corp 不揮発性半導体記憶装置
JP5791326B2 (ja) * 2011-03-30 2015-10-07 学校法人慶應義塾 積層集積回路装置
US9431168B2 (en) * 2012-06-13 2016-08-30 Advanced Micro Devices, Inc. Contactless interconnect

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01187666A (ja) 1988-01-22 1989-07-27 Agency Of Ind Science & Technol 超電導並列処理プロセッサ
US5701037A (en) * 1994-11-15 1997-12-23 Siemens Aktiengesellschaft Arrangement for inductive signal transmission between the chip layers of a vertically integrated circuit
US6486405B2 (en) * 2000-12-01 2002-11-26 Hon Hai Precision Ind. Co., Ltd. Arrangement of differential pair for eliminating crosstalk in high speed application
TWI306009B (en) * 2003-11-11 2009-02-01 Hon Hai Prec Ind Co Ltd Arrangement of differential pairs for eliminating crosstalk in high speed digital circuit
JP4131544B2 (ja) 2004-02-13 2008-08-13 学校法人慶應義塾 電子回路

Also Published As

Publication number Publication date
JP2006066454A (ja) 2006-03-09
TWI381517B (zh) 2013-01-01
US7813259B2 (en) 2010-10-12
US20070274198A1 (en) 2007-11-29
TW200627624A (en) 2006-08-01
KR20070056093A (ko) 2007-05-31
KR101051985B1 (ko) 2011-07-26
WO2006022172A1 (ja) 2006-03-02

Similar Documents

Publication Publication Date Title
JP4124365B2 (ja) 電子回路
KR101893032B1 (ko) 메모리 카드 어댑터
CN100531511C (zh) 具有改良差分过孔的印刷电路板
US20060176624A1 (en) Electronic circuit
CN104205268B (zh) 三维无源多器件结构
WO2005119932A1 (ja) 電子回路
JP2012164794A (ja) 積層配線基板
JP2007115910A (ja) モジュール半導体装置
JP2006173986A (ja) 電子回路
JP2006105630A (ja) 電子回路
CN103687274A (zh) 多层式印刷电路板
KR101086856B1 (ko) 반도체 집적 회로 모듈 및 이를 구비하는 pcb 장치
EP3462485B1 (en) Semiconductor devices and methods for enhancing signal integrity of an interface provided by a semiconductor device
US9978692B2 (en) Integrated circuit, electronic device and method for transmitting data in electronic device
JP2007520888A (ja) 回路基板のための経路指定密度を増大する方法及びそのような回路基板
JP5471439B2 (ja) 半導体チップ及び半導体装置
US10037952B2 (en) Integrated circuit, electronic device and method for transmitting data in electronic device
US8284564B2 (en) Circuit board
JP2001267701A (ja) プリント基板
EP3200569B1 (en) Electronic device and method for transmitting data in electronic device
JP4125077B2 (ja) ノイズフィルタ
US7236378B2 (en) Signal distribution to a plurality of circuit units
KR20080022407A (ko) 방사 emi 노이즈를 저감하는 pcb
JP2006302944A (ja) 多層プリント配線基板
KR20230136426A (ko) 차동 쌍 접속 패드 간 정렬된 와이어 배열을 가지는 반도체 패키지

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070525

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20080125

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20080314

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080409

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080430

R150 Certificate of patent or registration of utility model

Ref document number: 4124365

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110516

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120516

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130516

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140516

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250