JP2009032857A - 半導体集積回路および半導体装置 - Google Patents

半導体集積回路および半導体装置 Download PDF

Info

Publication number
JP2009032857A
JP2009032857A JP2007194313A JP2007194313A JP2009032857A JP 2009032857 A JP2009032857 A JP 2009032857A JP 2007194313 A JP2007194313 A JP 2007194313A JP 2007194313 A JP2007194313 A JP 2007194313A JP 2009032857 A JP2009032857 A JP 2009032857A
Authority
JP
Japan
Prior art keywords
circuit
integrated circuit
semiconductor integrated
clock
router
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007194313A
Other languages
English (en)
Inventor
Itaru Nonomura
到 野々村
Makoto Saen
真 佐圓
Kenichi Osada
健一 長田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP2007194313A priority Critical patent/JP2009032857A/ja
Priority to TW97124215A priority patent/TW200919702A/zh
Priority to KR20080067241A priority patent/KR20090012073A/ko
Priority to CN200910226057A priority patent/CN101714128A/zh
Priority to CN2008101303491A priority patent/CN101355080B/zh
Priority to US12/172,512 priority patent/US7849237B2/en
Publication of JP2009032857A publication Critical patent/JP2009032857A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges
    • G06F13/4045—Coupling between buses using bus bridges where the bus bridge performs an extender function
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Information Transfer Systems (AREA)
  • Near-Field Transmission Systems (AREA)

Abstract

【課題】半導体チップに内蔵されたインターコネクトを介して転送されるパケットを、三次元結合技術を用いてチップ間で送受信することによって、半導体チップに搭載されたＩＰから、別の半導体チップに搭載されたＩＰに対するアクセスを効率的に行うインターコネクト構成技術を提供する。
【解決手段】アクセス要求を送信するイニシエータと、前記アクセス要求を受信し、アクセス応答を送信するターゲットと、前記アクセス要求および前記アクセス応答を中継するルータ（ルータＡ１０５）と、外部との通信を行う三次元結合回路（三次元送受信部Ａ１３０１）とを備え、前記三次元結合回路が前記ルータに隣接して配置されている。
【選択図】図１２

Description

本発明は、半導体集積回路と、複数の半導体集積回路をパッケージ内に封止して形成される半導体装置（ＳｉＰ等）に関する。
本発明者が検討した技術として、例えば、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）等の半導体装置においては、以下の技術が考えられる。
半導体製造技術の微細化に伴い、半導体チップのＩ／Ｏ性能不足が深刻化しつつある。これは、微細化に伴って半導体チップに搭載される回路が増加し、さらに動作が速くなるため、半導体チップが機能を実現するために必要なＩ／Ｏ処理量（本数、速度等）が増加する一方、半導体チップの端子数はワイヤーボンディングなどに制約されるために基本的にはチップサイズによって決まり、微細化によっては増加しないためにＩ／Ｏ処理能力が向上しないためである。
そこで、半導体チップのＩ／Ｏ性能不足を解決するために、端子を半導体チップの上面や下面に二次元状に配置し、半導体チップを複数個積層することによって積層されたチップ間で情報の伝送を行う、三次元結合技術の開発が盛んに行われている。
このため、三次元結合技術を搭載した半導体チップを積層してＳｉＰを形成する場合には、三次元結合と従来から存在する半導体チップ内のインターコネクト網（回路間の接続回路、ルータ等）との結合をしなければならない。
例えば、誘導結合方式の三次元結合技術によってチップ間のデータ通信を行う技術の一例として、特許文献１記載の技術が挙げられる。
また、容量結合方式の三次元結合技術によってチップ間のデータ通信を行う技術の一例として、特許文献２記載の技術が挙げられる。
特開２００６−０６６４５４号公報 特開２００４−２５３８１６号公報
ところで、前記のような半導体装置の技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
例えば、特許文献１及び特許文献２には、三次元結合技術によって半導体チップ内部と半導体チップ外部との通信を少ない消費電力でありながら、低レイテンシ（遅延）かつ高スループットで実行することができることが開示されている。
しかしながら、上記技術には、半導体チップ内に存在するオンチップインターコネクトと三次元結合技術との結合については言及されていない。
そこで、本発明の１つの目的は、半導体集積回路および半導体装置において、半導体チップに内蔵されたインターコネクトを介して転送されるパケットを、三次元結合技術を用いてチップ間で送受信することによって、半導体チップに搭載されたＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）から、別の半導体チップに搭載されたＩＰに対するアクセスを効率的に行うインターコネクト構成技術を提供することにある。
また、本発明の他の目的は、半導体集積回路および半導体装置において、複数の半導体チップにスキューの少ないクロックツリーを構築する技術を提供することによって、半導体チップ間の同期転送を実現し、三次元結合技術を用いた半導体チップ間転送のレイテンシを低減することができる技術を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、本発明による半導体集積回路および半導体装置は、アクセス要求を送信するイニシエータと、前記アクセス要求を受信し、アクセス応答を送信するターゲットと、前記アクセス要求および前記アクセス応答を中継するルータと、外部との通信を行う三次元結合回路とを備え、前記三次元結合回路が前記ルータに隣接して配置されているものである。
また、本発明による半導体集積回路および半導体装置は、アクセス要求を送信するイニシエータと、前記アクセス要求を受信し、アクセス応答を送信するターゲットと、前記アクセス要求および前記アクセス応答を中継するルータと、外部との通信を行う三次元結合回路と、前記ルータが送信する前記アクセス要求および前記アクセス応答を直列化して前記三次元結合回路に供給する直列化回路と、前記三次元結合回路が送信する前記アクセス要求および前記アクセス応答を並列化して前記三次元結合回路に供給する並列化回路とを備え、前記直列化回路と前記並列化回路が、前記ルータおよび前記三次元結合回路に隣接して配置されているものである。
また、本発明による半導体集積回路および半導体装置は、アクセス要求を送信するイニシエータと、前記アクセス要求を受信し、アクセス応答を送信するターゲットと、前記アクセス要求および前記アクセス応答を中継するローカルルータと、前記ローカルルータが送信および受信する前記アクセス要求および前記アクセス応答を中継するグローバルルータと、外部との通信を行う三次元結合回路とを備え、前記三次元結合回路が、前記ローカルルータに隣接して配置されているものである。
また、本発明による半導体集積回路および半導体装置は、アクセス要求を送信するイニシエータと、前記アクセス要求を受信し、アクセス応答を送信するターゲットと、前記アクセス要求および前記アクセス応答を中継するローカルルータと、アクセス要求を送信し、メモリコピー動作を行うＤＭＡコントローラと、前記ローカルルータ間において前記アクセス要求および前記アクセス応答を中継するグローバルルータと、外部との通信を行う三次元結合回路とを備え、前記ＤＭＡコントローラおよび前記三次元結合回路が、前記ローカルルータに隣接して配置されているものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
異なるＬＳＩ（半導体集積回路）間を最短距離で接続することが可能となり、異なるＬＳＩ間での大容量通信を低電力で行うことが可能となる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
本実施の形態１においては、１つのパッケージに収容され、三次元結合によって結合された２つの半導体集積回路について説明する。
図１は、本発明の実施の形態１における２つの半導体集積回路の構成と、その接続形態を示すブロック図である。
本実施の形態１においては、同一の機能であり同一の構成を採る２つの半導体集積回路を２つ接続して、それぞれの半導体集積回路を単独で使用する場合に比して処理能力を２倍とした回路を構成する場合を説明する。
まず図１により、本実施の形態１による半導体集積回路（以下、単に「集積回路」ともいう。）および半導体装置の構成を説明する。
集積回路Ａ１０は、ＣＰＵＡ１０１と、ＤＳＰＡ１０２と、ＤＭＡＣＡ１０３と、メモリＡ１０４と、ルータＡ１０５と、直列化回路１Ａ１０６と、並列化回路１Ａ１０７と、並列化回路２Ａ１０８と、直列化回路２Ａ１０９と、リクエスト送信回路Ａ１１０と、レスポンス受信回路Ａ１１１と、リクエスト受信回路Ａ１１２と、レスポンス送信回路Ａ１１３を含んで構成される。
集積回路Ｂ２０は、ＣＰＵＢ１３１と、ＤＳＰＢ１３２と、ＤＭＡＣＢ１３３と、メモリＢ１３４と、ルータＢ１３５と、並列化回路１Ｂ１３６と、直列化回路１Ｂ１３７と、直列化回路２Ｂ１３８と、並列化回路２Ｂ１３９と、リクエスト受信回路Ｂ１４０と、レスポンス送信回路Ｂ１４１と、リクエスト送信回路Ｂ１４２と、レスポンス受信回路Ｂ１４３を含んで構成される。
リクエスト送信結合ＡＢ１２１は、リクエスト送信回路Ａ１１０とリクエスト受信回路Ｂ１４０を結合する誘導結合である。
レスポンス受信結合ＢＡ１２２は、レスポンス受信回路Ａ１１１とレスポンス送信回路Ｂ１４１を結合する誘導結合である。
リクエスト受信結合ＢＡ１２３は、リクエスト受信回路Ａ１１２とリクエスト送信回路Ｂ１４２を結合する誘導結合である。
レスポンス送信結合ＡＢ１２４は、レスポンス送信回路Ａ１１３とレスポンス受信回路Ｂ１４３を結合する誘導結合である。
ＣＰＵＡ１０１は、ルータＡ１０５を介してメモリＡ１０４にアクセスし、当該メモリに保持されているプログラムを実行することによって、集積回路Ａ１０および集積回路Ｂ２０の制御を行うプロセッサである。集積回路Ａ１０内のアクセスは、アクセスを要するモジュールがアクセス要求を含むリクエストパケットを送信し、アクセス要求を受信したモジュールがアクセスを要求したモジュールに対してアクセス応答を含むレスポンスパケットを送信することによって完結するスプリットプロトコルにて行われる。なお、本明細書においては、アクセスを要求するモジュールをイニシエータといい、アクセスに応答するモジュールをターゲットという。
次に、本実施の形態１におけるルータＡ１０５と、ＣＰＵＡ１０１およびＤＳＰＡ１０２およびＤＭＡＣＡ１０３およびメモリＡ１０４と、直列化回路１Ａ１０６と、並列化回路１Ａ１０７と、並列化回路２Ａ１０８と、直列化回路２Ａ１０９との間で転送されるリクエストパケットおよびレスポンスパケットと、当該リクエストパケットと当該レスポンスパケットを送受信するために用いられる信号を、図面を参照して説明する。ここでいう直列化回路、並列化回路とは、データ幅を含めた通信形式を変換する機能回路を指す。
図２は、本実施の形態１におけるスプリットプロトコルを用いて、ライトアクセスとリードアクセスをそれぞれ１回行う場合のタイミングチャートである。
図２におけるライトアクセスでは、イニシエータが時刻Ｔ１にアクセス要求内容であるアドレス“Ａ１”、コマンド“Ｃ１”、ライトデータ“Ｄ１”、リクエストＩＤ“Ｒ１”を出力し、さらに当該アクセス要求内容が出力されていることを示すリクエストバリッド信号をＨＩＧＨレベルにすることによって、ターゲットにアクセス要求内容を出力していることを通知する。リクエストＩＤは、ルータがレスポンスパケットをターゲットからイニシエータに中継するとき、イニシエータを識別するための識別情報である。ターゲットは、レスポンスパケットを送信するとき、対応するリクエストパケットのリクエストＩＤを、レスポンスパケットのレスポンスＩＤとして出力する。
以下、本明細書では、前記リクエストバリッド信号などの１ビットの制御信号を出力する回路が、前記制御信号が有意な状態であることを示す値に遷移させることを「アサートする」と表現し、有意ではない状態であることを示す値に遷移させることを「ディアサートする」と表現する。また、１ビットの制御信号が有意な状態であることを示す値であることを「アサート状態」と表現し、２値の制御信号が有意な状態でないことを示す値であることを「ディアサート状態」と表現する。さらに、本明細書では、アクセス要求内容であるアドレス、コマンド、ライトデータと、リクエストバリッドをリクエストパケットといい、アクセス応答内容をステータス、リードデータとレスポンスバリッドを指してレスポンスパケットという。
ターゲットは、リクエストパケットの受信が可能である場合、リクエストパケットの受信が可能であることを示すリクエストグラントをアサートする。クロックの立ち上がりエッジにおいて、リクエストバリッドとリクエストグラントが両方ともアサート状態にあるときに、リクエストパケットがイニシエータからターゲットに転送される。図２においては、ターゲットは時刻Ｔ１においてリクエストバリッド信号がアサート状態であることを検出し、アクセス要求内容であるアドレス、コマンド、ライトデータ、リクエストＩＤを取り込み、アドレス“Ａ１”で示されるアドレス領域に値“Ｄ１”を書き込むことによりライトアクセスを実行する。そして、時刻Ｔ５においてアクセス応答情報が有効であることを示すレスポンスバリッド信号をアサートして、当該ライトアクセスが正常に実行されたか否かを示すステータス“Ｓ１”とレスポンスＩＤ“Ｒ１”を、アクセス応答としてイニシエータに送信する。イニシエータは、レスポンスパケットを受信可能であるときにはレスポンスグラント信号をアサートしてレスポンスパケットを受信可能であることをターゲットに通知する。クロックの立ち上がりエッジにおいて、レスポンスバリッドとレスポンスグラントが両方ともアサート状態にあるときに、レスポンスパケットがターゲットからイニシエータに転送される。
次に、リードアクセスについて説明する。
図２におけるリードアクセスでは、イニシエータが時刻Ｔ９にアクセス要求内容であるアドレス“Ａ２”、コマンド“Ｃ２”、リクエストＩＤ“Ｒ２”を出力し、さらにリクエストバリッド信号をアサートする。
ターゲットは、時刻Ｔ９においてリクエストバリッド信号がアサート状態であることを検出し、アクセス要求内容であるアドレス、コマンド、リクエストＩＤを取り込み、アドレス“Ａ２”で示されるアドレス領域から値“Ｄ２”を読み出す。そして、時刻Ｔ１５においてアクセス応答情報が有効であることを示すレスポンスバリッド信号をアサートして、当該リードアクセスが正常に実行されたか否かを示すステータス“Ｓ２”とリードデータ“Ｄ２”とレスポンスＩＤ“Ｒ２”をアクセス応答としてイニシエータに送信する。
集積回路Ａ１０に含まれるモジュールの説明に戻る。
ＤＳＰＡ１０２は、ルータＡ１０５を介してメモリＡ１０４にアクセスし、当該メモリに保持されているプログラムを実行することによって演算を行い、当該演算結果をメモリＡ１０４に格納するＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）である。
ＤＭＡＣＡ１０３は、ルータＡ１０５を介してメモリＡ１０４とメモリＢ１３４にアクセスし、メモリＡ１０４とメモリＢ１３４の間でデータのコピーを行うＤＭＡＣ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌｌｅｒ）である。
メモリＡ１０４は、ルータＡ１０５からリクエストパケットを受信し、当該リクエストパケットに基づいてレスポンスパケットを生成し、当該レスポンスパケットをルータＡ１０５に送信する記憶装置である。
ルータＡ１０５は、ＣＰＵＡ１０１、ＤＳＰＡ１０２、ＤＭＡＣＡ１０３、メモリＡ１０４、直列化回路１Ａ１０６、並列化回路１Ａ１０７、並列化回路２Ａ１０８および直列化回路２Ａ１０９が送受信するリクエストパケットおよびレスポンスパケットを中継する中継回路である。
続いて、直列化回路１Ａ１０６について説明する。
直列化回路１Ａ１０６は、ルータＡ１０５から受信したリクエストパケットをシリアル化してシリアル化されたリクエストパケットを生成し、当該シリアル化されたリクエストパケットをリクエスト送信回路Ａ１１０に送信する変換回路である。以下、本明細書では、シリアル化されたリクエストパケットをシリアルリクエストパケットという。なお、ここで、シリアル化とは、単に、複数ビット幅のデータを１ビット幅のデータに変換するのみならず、広く、データのビット幅を細くすることをいう。
次に、シリアルリクエストパケットのフォーマットを、図面を参照して説明する。
図３はシリアルリクエストパケットのフォーマットを示す図である。
シリアルリクエストパケットは、先に説明したリクエストパケットから、リクエストバリッド、アドレス、コマンド、ライトデータ、リクエストＩＤを抽出して、ＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）であるビット３から順に、４ビットずつ配置することによって生成される。シリアルリクエストパケットは、リクエストバリッドを含む４ビットから順に転送される、シリアルリクエストパケットの転送に要するサイクル数は１０サイクルである。１０サイクル目に転送されるシリアルリクエストパケットのビット１からビット０までは“００”である。
続いて、並列化回路１Ａ１０７について説明する。並列化回路１Ａ１０７は、シリアル化されたレスポンスパケットをレスポンス受信回路Ａ１１１から受信し、当該シリアル化されたレスポンスパケットをレスポンスパケットに変換し、当該レスポンスパケットをルータＡ１０５に送信する変換回路である。以下、本明細書では、シリアル化されたレスポンスパケットをシリアルレスポンスパケットという。
ここで、シリアルレスポンスパケットのフォーマットを、図面を参照して説明する。
図４はシリアルレスポンスパケットのフォーマットを示す図である。
シリアルレスポンスパケットは、先に説明したレスポンスパケットから、レスポンスバリッド、ステータス、リードデータ、レスポンスＩＤを抽出して、ＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）であるビット３から順に、４ビットずつ配置することによって生成される。シリアルレスポンスパケットは、レスポンスバリッドを含む４ビットから順に転送される、シリアルレスポンスパケットの転送に要するサイクル数は６サイクルである。６サイクル目に転送されるシリアルレスポンスパケットのビット１からビット０までは“００”である。
並列化回路２Ａ１０８は、リクエスト受信回路Ａ１１２からシリアルリクエストパケットを受信し、当該シリアルリクエストパケットをリクエストパケットに変換し、当該リクエストパケットをルータＡ１０５に送信する変換回路である。
直列化回路２Ａ１０９は、ルータＡ１０５からレスポンスパケットを受信し、当該レスポンスパケットをシリアルレスポンスパケットに変換し、当該シリアルレスポンスパケットをレスポンス送信回路Ａ１１３に送信する変換回路である。
続いて、リクエスト送信回路Ａ１１０について、図面を参照して説明する。
図５はリクエスト送信回路Ａ１１０の構成を示すブロック図であり、図６はリクエスト送信回路Ａ１１０に含まれるトランシーバの回路図であり、図７はリクエスト送信回路Ａ１１０に含まれるトランシーバの動作を示すタイミングチャートである。
リクエスト送信回路Ａ１１０は、５個のトランシーバを内蔵する。トランシーバのうちの４個はシリアルリクエストパケットの送信に使用され、１個はクロックの送信に使用される。４個のトランシーバは、直列化回路１Ａ１０６から供給される信号にそれぞれ接続され、残りの１個のトランシーバはクロックに生成されている。各トランシーバは、バッファ６０１〜６０４と、コイル６０５により構成される。
続いて、トランシーバの動作を、図６を用いて説明する。トランシーバは、供給される電気信号の電位の変化を、磁束の変化に変換する。
図６におけるＡ点の電位は、供給される信号の電位であり、Ｂ点の電位はバッファ６０１〜６０４の遅延により、Ａ点に対して遅れて変化する。
このため、Ｂ点の電流を、Ａ点からＢ点に流れる方向を正として表現すれば、バッファ６０１〜６０４の遅延により、Ａ点の電位がＬＯＷレベルからＨＩＧＨレベルに変化するときにバッファ６０１〜６０４の遅延時間だけ正となり、Ａ点の信号がＨＩＧＨレベルからＬＯＷレベルに変化するときに、バッファ６０１〜６０４の遅延時間だけ負となる。
コイル６０５には、Ｂ点の電流に比例した磁束が発生するため、Ａ点の信号がＬＯＷレベルからＨＩＧＨレベルに変化するときにバッファ６０１〜６０４の遅延時間だけ磁束が発生し、Ａ点の信号がＨＩＧＨレベルからＬＯＷレベルに変化するときに、バッファ６０１〜６０４の遅延時間だけ負の方向の磁束が発生する。
続いて、レスポンス受信回路Ａ１１１について、図面を参照して説明する。
図８はレスポンス受信回路Ａ１１１の構成を示すブロック図であり、図９はレスポンス受信回路Ａ１１１に含まれるクロックレシーバの回路図であり、図１０はレスポンス受信回路Ａ１１１に含まれるレシーバの回路図であり、図１１はレスポンス受信回路Ａ１１１に含まれるレシーバの動作を示すタイミングチャートである。
レスポンス受信回路Ａ１１１は、クロックレシーバ８０１と、４個のレシーバからなるレシーバ群８０２を内蔵する。各レシーバの出力端子は、並列化回路１Ａ１０７のシリアルレスポンスパケット入力端子と並列化回路１Ａ１０７のクロック入力端子にそれぞれ接続されている。
クロックレシーバ８０１を、図面を参照して説明する。図９は、クロックレシーバの回路構成を示す回路図である。
クロックレシーバ８０１は、コイル９０１と、抵抗９０２〜９０３と、トランジスタ９０４〜９０５により構成されている。
コイル９０１は、磁束の変化率に応じて電位差を発生させる。本実施の形態１においては、コイル９０１にかかる磁束が強まるときに、トランジスタ９０４〜９０５がそれぞれＯＮ状態となるようにコイル９０１とトランジスタ９０４〜９０５のゲート端子を接続する。このため、コイル９０１にかかる磁束が強まるときにクロックレシーバ８０１はＨＩＧＨレベルの信号を出力する。本図において、ＶｂｉａｓはＶｄｄ／２など固定値である。
続いて、レスポンス受信回路Ａ１１１に含まれるレシーバについて説明する。レシーバは、コイル１００１と、抵抗１００２〜１００３と、トランジスタ１００４〜１０１３と、ＮＡＮＤ回路１０１４〜１０１５と、インバータ１０１６によって構成されている。
レシーバは、クロック信号の立ち上がりエッジにおいて、コイル１００１がさらされている磁束の変化を検出し、当該変化を受信対象信号に変換し、さらに受信対象信号のレベルを次のクロックエッジまで保持する回路である。
以下、レシーバの動作を説明する。
コイル１００１は、磁束の変化率に応じて電位差を発生させる。本実施の形態１においては、コイル１００１にかかる磁束が強まるときにＣ点の電位がＤ点の電位よりも高くなってトランジスタ１００５をオン状態とし、コイル１００１にかかる磁束が弱まるときにＤ点の電位がＣ点の電位よりも高くなってトランジスタ１００６をオン状態とする。
クロック信号がＬＯＷレベルであるときには、トランジスタ１０１０および１０１３がオン状態であり、当該２つのトランジスタのドレイン側に位置するＥ点およびＦ点の電位は、それぞれＨＩＧＨである。このため、ＮＡＮＤ回路１０１４〜１０１５の出力レベルは保持され、受信対象信号の電位、すなわち信号レベルは変化しない。また、Ｅ点およびＦ点の電位がＨＩＧＨであるため、トランジスタ１００８および１００９はオン状態であり、トランジスタ１００５および１００６のソース側電位はＨＩＧＨである。
クロック信号がＨＩＧＨレベルであるときには、トランジスタ１００４がオン状態となり、トランジスタ１００５および１００６のドレイン側電位がＬＯＷとなる。一方、トランジスタ１０１０〜１０１３はオフ状態である。
このとき、コイル１００１が磁束の変化によって電位差を発生させてトランジスタ１００５をオン状態に変化させると、トランジスタ１００５のドレイン側電位がＬＯＷレベルであって、かつトランジスタ１０１２、１０１３がオフ状態であるため、トランジスタ１００８のソース側電位（Ｅ点の電位）はＬＯＷとなる。Ｅ点の電位がＬＯＷであるため、トランジスタ１００９はオフ状態となる。さらにトランジスタ１００６もオフ状態であるので、トランジスタ１００９のソース側電位（Ｆ点の電位）はＨＩＧＨレベルのままである。
以上から、ＮＡＮＤ回路１０１４の出力は、クロック信号がＨＩＧＨに遷移する以前の出力値に関わらずＨＩＧＨとなる。
一方、このとき、コイル１００１が磁束の変化によって電位差を発生させてトランジスタ１００６をオン状態に変化させると、トランジスタ１００６のドレイン側電位がＬＯＷレベルであって、かつトランジスタ１０１０、１０１１がオフ状態であるため、トランジスタ１００９のソース側電位（Ｆ点の電位）はＬＯＷとなる。Ｆ点の電位がＬＯＷであるため、トランジスタ１００８はオフ状態となる。さらにトランジスタ１００５もオフ状態であるので、トランジスタ１００８のソース側電位（Ｅ点の電位）はＨＩＧＨレベルのままである。
以上から、ＮＡＮＤ回路１０１４の出力は、クロック信号がＨＩＧＨに遷移する以前の出力値に関わらずＬＯＷとなる。
すなわち、クロックがＨＩＧＨレベルにあるときにコイル１００１が検出する磁束の変化によって、受信対象信号のレベルが決定される。
リクエスト受信回路Ａ１１２は、レスポンス受信回路Ａ１１１と同一の機能および構成であり、後述のリクエスト送信回路Ｂ１４２が発生させた磁束を検出してシリアルリクエストパケットを生成し、当該シリアルリクエストパケットを並列化回路２Ａ１０８に送信する。
レスポンス送信回路Ａ１１３は、リクエスト送信回路Ａ１１０と同一の機能および構成であり、直列化回路２Ａ１０９から受信したシリアルレスポンスパケットに応じて磁束を発生させる。
続いて、集積回路Ｂ２０に含まれるモジュールについて説明する。
ＣＰＵＢ１３１は、ルータＢ１３５を介してメモリＢ１３４にアクセスし、当該メモリに保持されているプログラムを実行することによって、集積回路Ｂ２０および集積回路Ａ１０の制御を行うプロセッサである。集積回路Ｂ２０内のアクセスは、集積回路Ａ１０内のアクセスと同様のスプリットプロトコルにて行われる。
ＤＳＰＢ１３２は、ルータＢ１３５を介してメモリＢ１３４にアクセスし、当該メモリに保持されているプログラムを実行することによって演算を行い、演算結果をメモリＢ１３４に格納するＤＳＰである。
ＤＭＡＣＢ１３３は、ルータＢ１３５を介してメモリＢ１３４とメモリＡ１０４にアクセスし、メモリＢ１３４とメモリＡ１０４の間でデータのコピーを行うＤＭＡＣである。
メモリＢ１３４は、ルータＢ１３５からリクエストパケットを受信し、当該リクエストパケットレスポンスパケットを生成し、当該レスポンスパケットをルータＢ１３５に送信する記憶装置である。
ルータＢ１３５は、ＣＰＵＢ１３１、ＤＳＰＢ１３２、ＤＭＡＣＢ１３３、メモリＢ１３４、並列化回路１Ｂ１３６、直列化回路１Ｂ１３７、直列化回路２Ｂ１３８および並列化回路２Ｂ１３９が送受信するリクエストパケットおよびレスポンスパケットを中継する中継回路である。
並列化回路１Ｂ１３６は、リクエスト受信回路Ｂ１４０からシリアルリクエストパケットを受信し、当該シリアルリクエストパケットをリクエストパケットに変換し、当該リクエストパケットをルータＢ１３５に送信する変換回路である。
直列化回路１Ｂ１３７は、ルータＢ１３５からレスポンスパケットを受信し、当該レスポンスパケットをシリアルレスポンスパケットに変換し、当該シリアルレスポンスパケットをレスポンス送信回路Ｂ１４１に送信する変換回路である。
直列化回路２Ｂ１３８は、ルータＢ１３５からリクエストパケットを受信し、当該リクエストパケットをシリアルリクエストパケットに変換し、当該シリアルリクエストパケットをリクエスト送信回路Ｂ１４２に送信する変換回路である。
並列化回路２Ｂ１３９は、レスポンス受信回路Ｂ１４３からシリアルレスポンスパケット受信し、当該シリアルレスポンスパケットをレスポンスパケットに変換し、当該レスポンスパケットをルータＢ１３５に送信する変換回路である。
リクエスト受信回路Ｂ１４０は、リクエスト受信回路Ａ１１２と同一の機能および構成であり、リクエスト送信回路Ａ１１０が発生させた磁束を検出してシリアルリクエストパケットを生成し、当該シリアルリクエストパケットを並列化回路１Ｂ１３６に送信する。
レスポンス送信回路Ｂ１４１は、直列化回路１Ｂ１３７からシリアルレスポンスパケットを受信し、当該シリアルレスポンスパケットに応じて磁束を発生させる。
リクエスト送信回路Ｂ１４２は、直列化回路２Ｂ１３８からシリアルリクエストパケットを受信し、当該シリアルリクエストパケットに応じて磁束を発生させる。
レスポンス受信回路Ｂ１４３は、リクエスト受信回路Ｂ１４０と同一の機能および構成であり、レスポンス送信回路Ａ１１３が発生させた磁束を検出してシリアルレスポンスパケットを生成し、当該シリアルレスポンスパケットを並列化回路２Ｂ１３９に送信する。
続いて、集積回路Ａ１０に含まれるモジュールの物理的配置と、集積回路Ｂ２０に含まれるモジュールの物理的配置を、図面を参照して説明する。
図１２は、集積回路Ａ１０に含まれるモジュールの物理的配置を示すフロアプラン図である。集積回路Ｂ２０は、集積回路Ａ１０と同一のフロアプランである。
集積回路Ａ１０は、長方形である。三次元送受信部Ａ１３０１は、リクエスト送信回路Ａ１１０とレスポンス受信回路Ａ１１１とリクエスト受信回路Ａ１１２とレスポンス送信回路Ａ１１３を含む領域であり、さらに集積回路Ａ１０の中心点Ａ１３０２（図示しない）を含む。
図１３は、三次元送受信部Ａ１３０１におけるリクエスト送信回路Ａ１１０とレスポンス受信回路Ａ１１１とリクエスト受信回路Ａ１１２とレスポンス送信回路Ａ１１３と、前記中心点Ａ１３０２の位置関係を示す部分フロアプラン図である。
三次元送受信部Ａ１３０１において、リクエスト送信回路Ａ１１０とレスポンス送信回路Ａ１１３とは、中心点Ａ１３０２を中心点とする点対称の位置に配置される。
また、三次元送受信部Ａ１３０１において、レスポンス受信回路Ａ１１１とリクエスト受信回路Ａ１１２とは、中心点Ａ１３０２を中心点とする点対称の位置に配置される。
次に、三次元送受信部Ａ１３０１に含まれる送受信端子とシリアルリクエストパケットおよびシリアルレスポンスパケットの関係を、図面を参照して説明する。
図１４は、三次元送受信部Ａ１３０１に含まれる送受信端子（コイル）の位置を示す図である。
リクエスト送信回路Ａ１１０に含まれる送信コイルＴＱ１〜ＴＱ５とシリアルリクエストパケットおよびクロックの伝送信号との関係は、図１５に示す通りである。
レスポンス受信回路Ａ１１１に含まれる受信コイルＲＳ１〜ＲＳ５とシリアルレスポンスパケットおよびクロックの伝送信号との関係は、図１６に示す通りである。
リクエスト受信回路Ａ１１２に含まれる受信コイルＲＱ１〜ＲＱ５とシリアルリクエストパケットおよびクロックの伝送信号との関係は、図１７に示す通りである。
レスポンス送信回路Ａ１１３に含まれる送信コイルＴＳ１〜ＴＳ５とシリアルレスポンスパケットおよびクロックの伝送信号との関係は、図１８に示す通りである。
続いて、集積回路Ａ１０と集積回路Ｂ２０の積層方法について、図面を参照して説明する。
集積回路Ａ１０と集積回路Ｂ２０の積層方法を図１９に示す。
集積回路Ｂ２０は、集積回路Ａ１０の直上に積層される。また、集積回路Ａ１０の端子面と反対側の面が、集積回路Ｂ２０の端子面と反対側の面に接するように積層される。さらに、集積回路Ｂ２０は、集積回路Ｂ２０の中心点を中心に、１８０度水平方向に回転させた状態で積層される。
これにより、集積回路Ａ１０の送信端子ＴＱＮ（Ｎは１から５までの整数）は、集積回路Ｂ２０の受信端子ＲＱＮの直下に位置し、集積回路Ａ１０の送信端子ＴＳＮ（Ｎは１から５までの整数）は、集積回路Ｂ２０の受信端子ＲＳＮの直下に位置する。
よって、集積回路Ａ１０の全ての三次元送信端子が、当該端子と対となる集積回路Ｂ２０の三次元受信端子の直下に位置し、集積回路Ａ１０の全ての三次元受信端子が、当該端子と対となる集積回路Ｂ２０の三次元送信端子の直下に位置する。
これにより、集積回路Ａ１０と集積回路Ｂ２０には三次元結合が形成され、集積回路Ａ１０と集積回路Ｂ２０は互いにシリアルリクエストパケットとシリアルレスポンスパケットを送受信できる。
また、集積回路Ａ１０および集積回路Ｂ２０の内部においては、ルータと三次元結合回路とを隣接させて配置する。これにより、集積回路内のパケット伝送距離が最短となり、パケット転送に伴う遅延時間を最小とすることができる。
以上説明したように集積回路Ａ１０と集積回路Ｂ２０に含まれる各モジュールを構成し、さらに中心点を中心にして集積回路Ｂ２０を１８０度回転させて集積回路Ａ１０の上に積層することにより、以下の効果が得られる。
集積回路Ａ１０に搭載されたイニシエータと集積回路Ｂ２０に搭載されたターゲットの間の転送を、少ないレイテンシで実行可能となる。また、多数端子の取得も容易であるため、データ転送容量の向上も可能である。
集積回路Ｂ２０に搭載されたイニシエータと集積回路Ａ１０に搭載されたターゲットの間の転送を、少ないレイテンシで実行可能となる。また、多数端子の取得も容易であるため、データ転送容量の向上も可能である。
積層したときに下に位置する集積回路Ａ１０と、積層したときに上に位置する集積回路Ｂ２０を同一設計とすることが可能となる。これにより、積層したときに下になるチップと積層したときに上になるチップを個別に設計するときに比して設計コストやマスクコストを削減できる。
（実施の形態２）
本実施の形態２においては、１つのパッケージに収容され、３次元結合回路によって結合された２つの半導体集積回路について説明する。
図２０は、本実施の形態２における２つの半導体集積回路の構成と、その接続形態を示すブロック図である。
本実施の形態２においては、同一の機能であり同一の構成を採る２つの半導体集積回路を２つ接続して、それぞれの半導体集積回路を単独で使用する場合に比して処理能力を２倍とした回路を構成する場合を説明する。
さらに、本実施の形態２においては、両集積回路のクロックを共通化し、同期化およびパケットのシリアル化およびパラレル化に伴うレイテンシ増加を解消することを目的とする。
集積回路Ａ２１０は、ＣＰＵＡ２１０１と、ＤＳＰＡ２１０２と、ＤＭＡＣＡ２１０３と、メモリＡ２１０４と、ルータＡ２１０５と、リクエスト送信回路Ａ２１０６と、レスポンス受信回路Ａ２１０７と、リクエスト受信回路Ａ２１０８と、レスポンス送信回路Ａ２１０９と、クロック制御部Ａ２１１０とを含んで構成される。
集積回路Ｂ２２０は、ＣＰＵＢ２１２１と、ＤＳＰＢ２１２２と、ＤＭＡＣＢ２１２３と、メモリＢ２１２４と、ルータＢ２１２５と、リクエスト受信回路Ｂ２１２６と、レスポンス送信回路Ｂ２１２７と、リクエスト送信回路Ｂ２１２８と、レスポンス受信回路Ｂ２１２９と、クロック制御部Ｂ２１３０とを含んで構成される。
リクエスト送信磁界結合ＡＢ２１４１は、リクエスト送信回路Ａ２１０６とリクエスト受信回路Ｂ２１２６を結合する誘導結合である。
レスポンス受信磁界結合ＢＡ２１４２は、レスポンス受信回路Ａ２１０７とレスポンス送信回路Ｂ２１２７を結合する誘導結合である。
リクエスト受信磁界結合ＢＡ２１４３は、リクエスト受信回路Ａ２１０８とリクエスト送信回路Ｂ２１２８を結合する磁界結合である。
レスポンス送信磁界結合ＡＢ２１４４は、レスポンス送信回路Ａ２１０９とレスポンス受信回路Ｂ２１２９を結合する磁界結合である。
集積回路Ａ２１０に含まれるＣＰＵＡ２１０１、ＤＳＰＡ２１０２、ＤＭＡＣＡ２１０３、メモリＡ２１０４およびルータＡ２１０５は、それぞれ実施の形態１のＣＰＵＡ１０１、ＤＳＰＡ１０２、ＤＭＡＣＡ１０３、メモリＡ１０４およびルータＡ１０５と同一の機能および構成を有する。
集積回路Ｂ２２０に含まれるＣＰＵＢ２１２１、ＤＳＰＢ２１２２、ＤＭＡＣＢ２１２３、メモリＢ２１２４およびルータＢ２１２５は、それぞれ実施の形態１のＣＰＵＢ１３１、ＤＳＰＢ１３２、ＤＭＡＣＢ１３３、メモリＢ１３４およびルータＢ１３５と同一の機能および構成を有する。
また集積回路Ａ２１０内および集積回路Ｂ２２０内で転送されるリクエストパケットおよびレスポンスパケットのフォーマットは実施の形態１と同一である。
続いて、リクエスト送信回路Ａ２１０６について図面を参照して説明する。
リクエスト送信回路Ａ２１０６は、ルータＡ２１０５が送信するリクエストパケットを集積回路Ｂ２２０に送信する中継回路である。
図２１はリクエスト送信回路Ａ２１０６の構成を示すブロック図である。
リクエスト送信回路Ａ２１０６は、ルータＡ２１０５から供給されるリクエストパケット送信信号の本数と同じ数、すなわち３９個のトランシーバからなるトランシーバ群２２０１と、レシーバ２２０２と微分回路２２０３を内蔵する。トランシーバ群２２０１に含まれる各トランシーバは、ルータＡ２１０５から供給されるリクエストパケット送信信号にそれぞれ接続され、レシーバ２２０２の出力端子は、ルータＡ２１０５のリクエストグラント入力端子に接続される。レシーバ２２０２の入力端子は微分回路２２０３の出力端子に接続され、微分回路２２０３の入力端子は、クロック制御部Ａ２１１０が出力するクロック信号に接続される。
前記トランシーバは、実施の形態１において説明したリクエスト送信回路Ａ１１０に含まれるトランシーバと同一の機能および構成である。
図２２は微分回路２２０３の構造を示す回路図である。
微分回路２２０３は、バッファ２３０１〜２３０３とインバータ２３０４とＡＮＤ回路２３０５によって構成され、入力したクロックの立ち上がりエッジを、ＨＩＧＨレベルである期間が当該バッファ２３０１〜２３０３およびインバータ２３０４の遅延時間に等しい正のパルスに変換する回路である。
レシーバ２２０２は、実施の形態１において説明したレスポンス受信回路Ａ１１１に含まれるレシーバと同一である。
続いて、レスポンス受信回路Ａ２１０７について図面を参照して説明する。
レスポンス受信回路Ａ２１０７は、集積回路Ｂ２２０が送信するレスポンスパケットをルータＡ２１０５に送信する中継回路である。
図２３はレスポンス受信回路Ａ２１０７の構成を示すブロック図である。
レスポンス受信回路Ａ２１０７は、トランシーバ２４０１と、ルータＡ２１０５のレスポンスパケット受信用入力端子と同じ数、すなわち２３個のレシーバからなるレシーバ群２４０２と、微分回路２４０３を内蔵する。
トランシーバの入力端子は、ルータＡ２１０５のレスポンスグラント出力端子に接続される。各レシーバの出力端子は、ルータＡ２１０５のレスポンスパケット受信用入力端子にそれぞれ接続される。微分回路２４０３の入力端子はクロック制御部Ａ２１１０が出力するクロック信号に接続されれ、微分回路２４０３の出力端子は、各レシーバのクロック端子に接続される。
トランシーバ２４０１は、実施の形態１において説明したリクエスト送信回路Ａ１１０に含まれるトランシーバと同一である。
レシーバ群２４０２のレシーバは、実施の形態１において説明したレスポンス受信回路Ａ１１１に含まれるレシーバと同一の機能および構成である。
微分回路２４０３は、微分回路２２０３と同一の機能および構成である。
リクエスト受信回路Ａ２１０８は、レスポンス受信回路Ａ２１０７と類似の機能および構成であり、集積回路Ｂ２２０が送信したリクエストパケットをルータＡ２１０５に送信する中継回路である。
レスポンス送信回路Ａ２１０９は、ルータＡ２１０５が送信するレスポンスパケットを集積回路Ｂ２０に送信する中継回路である。
クロック制御部Ａ２１１０は、集積回路Ａ２１０が使用するクロック信号を生成する回路である。以下、クロック制御部Ａ２１１０について図面を参照して説明する。
図２４は、クロック制御部Ａ２１１０の構成を示すブロック図である。
クロック制御部Ａ２１１０は、ＰＬＬＡ２５０１、分周器Ａ２５０２、スピードセレクタＡ２５０３、クロック受信回路Ａ２５０４、モードセレクタＡ２５０５、クロック送信回路Ａ２５０６を備えて構成されている。
ＰＬＬＡ２５０１は、外部クロック信号生成部２１４８から外部クロック信号を取り込み、当該外部クロック信号と同じ周波数、周期のＰＬＬ出力クロック信号を生成し、当該ＰＬＬ出力クロック信号を分周器Ａ２５０２およびスピードセレクタＡ２５０３に供給するＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路である。
分周器Ａ２５０２は、前記ＰＬＬＡ２５０１から取り込んだＰＬＬ出力クロック信号から、周波数が当該ＰＬＬ出力クロック信号の半分の分周クロックを生成し、当該分周クロックをスピードセレクタＡ２５０３に供給する分周回路である。
スピードセレクタＡ２５０３は、モード信号生成部２１４７から供給されるクロックスピード信号がＨＩＧＨレベルの場合には前記ＰＬＬ出力クロックをモードセレクタＡ２５０５に供給し、当該クロックスピード信号がＬＯＷレベルの場合には前記分周クロックをモードセレクタＡ２５０５に供給する選択回路である。
モードセレクタＡ２５０５は、モード信号生成部２１４７から供給されるクロックモード信号がＨＩＧＨレベルの場合にはスピードセレクタＡ２５０３から供給されたクロック信号をクロック制御部Ａ２１１０外部のクロックツリーに供給し、当該クロックモード信号がＬＯＷレベルの場合にはクロック受信回路Ａ２５０４から供給されたクロック信号をクロック制御部Ａ２１１０外部のクロックツリーに供給する選択回路である。
クロック受信回路Ａ２５０４は、集積回路Ａ２１０の外部から三次元結合を介してクロック信号を受信するための受信回路である。以下、図面を参照してクロック受信回路Ａ２５０４とクロック送信回路Ａ２５０６の構成および動作を説明する。
図２５は、クロック受信回路Ａ２５０４の構成を示す回路図である。
クロック受信回路Ａ２５０４は、集積回路Ｂ２２０が発信する磁束を受信し、当該磁束から集積回路Ａ２１０が使用するクロック信号を生成する回路であり、コイル２６０１と、抵抗２６０２〜２６０３と、トランジスタ２６０４〜２６０７と、ＮＡＮＤ回路２６０８〜２６０９と、インバータ２６１０を備えて構成されている。
コイル２６０１は、磁界の変化率に応じて電位差を発生させる。本実施の形態２においては、コイル２６０１が電位差を発生させていないときには、トランジスタ２６０４はオフ状態であり、トランジスタ２６０６はオン状態である。このためコイル２６０１が電位差を発生させていないとき、Ｋ点の電位はＨＩＧＨである。同様に、コイル２６０１が電位差を発生させていないときには、トランジスタ２６０５はオフ状態であり、トランジスタ２６０７はオン状態である。このためコイル２６０１が電位差を発生させていないとき、Ｌ点の電位はＨＩＧＨである。
したがって、コイル２６０１が電位差を発生させていないときには、ＮＡＮＤ回路２６０８、２６０９の出力値は保持され、ＮＡＮＤ回路２６０９の出力レベルを反転させるインバータ２６１０の出力値も保持される。
コイル２６０１にかかる磁界が増加すると、Ｈ点の電位がＪ点の電位よりも高くなってトランジスタ２６０４をオン状態として同時にトランジスタ２６０６をオフ状態とする。一方、コイル２６０１にかかる磁束が減少すると、Ｊ点の電位がＨ点の電位よりも高くなってトランジスタ２６０５をオン状態としてトランジスタ２６０７をオフ状態とする。
このため、コイル２６０１にかかる磁界が増加するとＫ点の電位がＬＯＷレベルに遷移し、インバータ２６１０の出力レベルはＨＩＧＨに遷移し、コイル２６０１にかかる磁束が減少するとＬ点の電位がＬＯＷレベルに遷移し、インバータ２６１０の出力レベルはＬＯＷレベルに遷移する。
図２６は、クロック送信回路Ａ２５０６の構成を示す回路図である。
クロック送信回路Ａ２５０６は、前記スピードセレクタＡ２５０３が出力するクロック信号を、三次元結合を介して集積回路Ａ２１０の外部に出力するための回路であり、ＡＮＤ回路２７０１、コイル２７０２、抵抗２７０３を備えて構成されている。
クロック送信回路Ａ２５０６は、クロックモード信号がＨＩＧＨであるときには、スピードセレクタＡ２５０３が出力するクロック信号がＨＩＧＨであるときに磁界を発生させ、スピードセレクタＡ２５０３が出力するクロック信号がＬＯＷであるときには磁束を発生させない。
クロック送信回路Ａ２５０６は、クロックモード信号がＬＯＷであるときには、磁束を発生させない。
続いて、クロック送信回路Ａ２５０６が生成する磁界をクロック受信回路Ａ２５０４が受信してクロック信号を生成するときの動作を、図面を参照して説明する。
なお、コイル２６０１とコイル２７０２は、上下に重ね合わせて配置され、コイル２６０１が発生させる磁束をコイル２７０２が捕捉できるようにする。
図２７は、クロック送受信の様子を示すタイミングチャートである。
スピードセレクタＡ２５０３が生成するクロック信号はＡＮＤ回路２７０１を介してコイル２７０２に供給される。このため、スピードセレクタＡ２５０３が生成するクロック信号の電位に比例した磁界が発生する。
コイル２７０２は、磁界の変化率に応じてコイル２６０１の両端に電位差を発生させる。スピードセレクタＡ２５０３が生成するクロック信号がＬＯＷからＨＩＧＨに遷移するときに正の向きの電位差を発生し、スピードセレクタＡ２５０３が生成するクロック信号がＨＩＧＨからＬＯＷに遷移するときに負の向きの電位差を発生する。
先に説明したように、クロック受信回路Ａ２５０４は、コイル２７０２が正の向きの磁界を発生したときには、ＨＩＧＨレベルの信号を出力して保持し、コイル２７０２が負の向きの磁界を発生したときには、ＬＯＷレベルの信号を出力して保持する。
結果として、スピードセレクタＡ２５０３が生成するクロック信号に対してクロック送信回路Ａ２５０６およびクロック受信回路Ａ２５０４に含まれる回路の遅延時間分だけ遅れた信号がクロック受信回路Ａ２５０４から出力される。
続いて、モード信号生成部２１４７について説明する。モード信号生成部２１４７は、集積回路Ａ２１０および集積回路Ｂ２２０に、使用するクロックを指定するクロックモード信号とクロック周波数を通知するクロックスピード信号を供給する。
本実施の形態２においては、モード信号生成部２１４７は、集積回路Ａ２１０にはクロックスピード信号としてＨＩＧＨレベルの信号を、集積回路Ｂ２０にはクロックスピード信号としてＬＯＷレベルの信号をそれぞれ供給する。
また、本実施の形態２においては、モード信号生成部２１４７は、集積回路Ａ２１０にはクロックモード信号としてＨＩＧＨレベルの信号を、集積回路Ｂ２２０にはクロックモード信号としてＬＯＷレベルの信号をそれぞれ供給する。
外部クロック信号生成部２１４８は、外部クロックを集積回路Ａ２１０に供給する。
以上説明したモード信号生成部２１４７および外部クロック信号生成部２１４８により、集積回路Ａ２１０のクロックツリーには、外部クロックを用いてクロック制御部Ａ２１１０が生成した外部クロックと同一周波数のクロック信号が供給される。集積回路Ｂ２２０のクロックツリーには、集積回路Ａ２１０から三次元結合回路を介して供給されたクロックが供給される。
ここで、集積回路Ａ２１０のスピードセレクタＡ２５０３から集積回路Ｂ２２０にクロックを供給する利点を、図面を参照して説明する。
図２８は、本発明による集積回路Ａ２１０と集積回路Ｂ２２０のクロック系統図である。
集積回路Ａ２１０内部のフリップフロップ２５０７には、外部クロック信号生成部２１４８からＰＬＬＡ２５０１、分周器Ａ２５０２、スピードセレクタＡ２５０３、クロック送信回路Ａ２５０６、クロック受信回路Ａ２５０４、クロックツリーＡ２５０８を経由してクロックが供給される。
同様に、集積回路Ｂ２２０内部のフリップフロップ２９０７には、外部クロック信号生成部２１４８からＰＬＬＡ２５０１、分周器Ａ２５０２、スピードセレクタＡ２５０３、クロック送信回路Ａ２５０６、クロック受信回路Ｂ２９０５、クロックツリーＢ２９０６を経由してクロックが供給される。
前述のように、本実施の形態２においては、集積回路Ａ２１０と集積回路Ｂ２２０の間でパケットの送受信が行われるため、集積回路Ａ２１０のフリップフロップと集積回路Ｂ２２０のフリップフロップには、クロックの遅延時間差、すなわちクロックスキューが小さいクロックが供給されるべきである。
クロックスキューは、クロック伝播経路が共通化されていれば抑えやすく、クロック伝播経路が別であれば抑えにくい。
本実施の形態２においては、集積回路Ａ２１０内のフリップフロップに至るクロックの伝播経路と、集積回路Ｂ２２０内のフリップフロップに至るクロックの伝播経路のうち、ＰＬＬＡ２５０１、分周器Ａ２５０２、スピードセレクタＡ２５０３、クロック送信回路Ａ２５０６は共通であり、異なるのは、クロック受信回路Ａ２５０４、クロックツリーＡ２５０８およびクロック受信回路Ｂ２９０５、クロックツリーＢ２９０６のみである。
一方、従来は、図２９に示すように外部クロックをそれぞれのチップに供給することが一般的であるから、外部クロック信号生成部２１４８から各集積回路までのクロック信号配線、ＰＬＬ、分周器、セレクタ、クロック受信回路、クロックツリーが全て独立であり、クロックスキュー抑制は本発明のクロック構成よりも困難である。
続いて、本実施の形態２のデータ転送経路の論理的構造を図面を参照して説明する。
図３０は、本発明の集積回路Ａ２１０および集積回路Ｂ２２０のデータ転送経路を示すブロック図である。
先に説明したように、三次元結合送信回路および三次元結合受信回路の伝播遅延は、クロック周期に比して小さい。
よって、図２０に示したように、三次元結合送受信回路を各集積回路のルータに隣接して配置することにより、複数の集積回路にまたがるイニシエータからターゲットまでのリクエストパケット転送を、短いレイテンシで行うことができる。
続いて、集積回路Ａ２１０搭載の各機能モジュールの集積回路Ａ２１０における位置を、図面を参照して説明する。
図３１は、集積回路Ａ２１０搭載の各機能モジュールの集積回路Ａ２１０における位置を示すフロアプラン図である。
三次元送受信部Ａ３２０１は、リクエスト送信回路Ａ２１０６、レスポンス受信回路Ａ２１０７、リクエスト受信回路Ａ２１０８、レスポンス送信回路Ａ２１０９と、クロック制御部Ａ２１１０のクロック受信回路Ａ２５０４およびクロック送信回路Ａ２５０６からなる三次元送受信部である。
図３２は、三次元送受信部Ａ３２０１におけるリクエスト送信回路Ａ２１０６、レスポンス受信回路Ａ２１０７、リクエスト受信回路Ａ２１０８およびレスポンス送信回路Ａ２１０９の位置関係を示す図である。中心点Ａ３３０１は、集積回路Ａ２１０の中心点である。クロック受信回路Ａ２５０４およびクロック送信回路Ａ２５０６のコイルは、それぞれのコイルの中心点を中心点Ａ３３０１に合わせて配置される。
リクエスト送信回路Ａ２１０６とレスポンス送信回路Ａ２１０９は、中心点Ａ３３０１を挟んで点対称の位置に配置され、レスポンス受信回路Ａ２１０７とリクエスト受信回路Ａ２１０８は中心点Ａ３３０１を挟んで点対称の位置に配置される。
クロック受信回路Ａ２５０４に含まれるコイルおよびクロック送信回路Ａ２５０６に含まれるコイルは、それぞれのコイルをチップ端子面の上方からみたときの重心が中心点Ａ３３０１と一致するように配置される。
図３３は、リクエスト送信回路Ａ２１０６に含まれる送信コイルおよび受信コイルの構成を示す図である。
図３４は、リクエスト受信回路Ａ２１０８に含まれる送信コイルおよび受信コイルの構成を示す図である。
図３５は、レスポンス送信回路Ａ２１０９に含まれる送信コイルおよび受信コイルの構成を示す図である。
図３６は、レスポンス受信回路Ａ２１０７に含まれる送信コイルおよび受信コイルの構成を示す図である。
ＣＬＫは、クロック受信回路Ａ２５０４に含まれるコイルと、クロック送信回路Ａ２５０６に含まれるコイルである。
三次元送受信部Ａ３２０１において、ＴＱ１はＴＳ１と中心点Ａ３３０１を挟んで点対称に配置され、ＲＱ１はＲＳ１と中心点Ａ３３０１を挟んで点対称の位置に配置される。以下同様に、ＴＱ‘Ｎ’端子（Ｎは２から３９までの整数）とＴＳ‘Ｍ’端子（Ｍは２から２３までの整数）は中心点Ａ３３０１を挟んで互いに点対称に配置され、ＲＱ‘Ｎ’端子（Ｎは２から３９までの整数）とＲＳ‘Ｍ’端子（Ｍは２から２３までの整数）は、中心点Ａ３３０１を挟んで互いに点対称の位置に配置される。
続いて、集積回路Ａ２１０と集積回路Ｂ２２０の積層方法について、図面を参照して説明する。
図３７は、集積回路Ａ２１０と集積回路Ｂ２２０の積層方法を示す図である。
集積回路Ｂ２２０は、集積回路Ａ２１０の直上に積層される。
集積回路Ａ２１０および集積回路Ｂ２２０は、端子面と、その裏側の非端子面を持つ。端子面には、ボンディングワイヤやマイクロバンプが接続される。集積回路Ａ２１０の非端子面が、集積回路Ｂ２２０の非端子面に接するように積層される。さらに、集積回路Ｂ２２０は、集積回路Ｂ２２０の中心点を中心に、１８０度水平方向に回転させた状態で積層される。
これにより、集積回路Ａ２１０のＴＱ‘Ｎ’（Ｎは１から３９までの整数）端子は、集積回路Ｂ２２０のＲＱ‘Ｎ’端子の直下に位置し、集積回路Ａ２１０のＴＳ‘Ｍ’（Ｍは１から２３までの整数）端子は、集積回路Ｂ２２０のＲＳ‘Ｍ’端子の直下に位置する。さらに、集積回路Ａ２１０のＣＬＫ端子には集積回路Ｂ２２０のＣＬＫ端子が重なる。
よって、集積回路Ａ２１０の全ての三次元送信端子が、当該端子と誘導結合によって通信する集積回路Ｂ２２０の三次元受信端子と重なり、集積回路Ａ２１０の全ての三次元受信端子が、当該端子と誘導結合によって通信する集積回路Ｂ２２０の三次元送信端子と重なる。
これにより、集積回路Ａ２１０と集積回路Ｂ２２０には誘導結合が形成され、集積回路Ａ２１０と集積回路Ｂ２２０は互いにクロックとリクエストパケットとレスポンスパケットを送受信できる。
以上説明したように集積回路Ａ２１０と集積回路Ｂ２２０を構成し、さらに集積回路Ｂ２２０を中心点を中心に１８０度回転させて集積回路Ａ２１０の上に積層することにより、以下の効果が得られる。
集積回路Ａ２１０に搭載されたイニシエータと集積回路Ｂ２２０に搭載されたターゲットの間の転送が、低レイテンシで実行可能である。また、集積回路Ｂ２２０に搭載されたイニシエータと集積回路Ａ２１０に搭載されたターゲットの間の転送も、低レイテンシで実行可能である。
積層したときに下に位置する集積回路Ａ２１０と、積層したときに上に位置する集積回路Ｂ２２０を同一設計とすることが可能となる。これにより、積層したときに下になるチップと積層したときに上になるチップを個別に設計する場合に比して、集積回路の設計コストやマスクコストを削減できる。
集積回路Ａ２１０と集積回路Ｂ２２０のクロックスキューを容易に小さくできるため、集積回路Ａ２１０と集積回路Ｂ２２０の間の転送を同期転送化したときの動作周波数限界が高い。このため、集積回路Ａ２１０と集積回路Ｂ２２０の間の転送スループットを高めるときにも、非同期転送方式やソース同期転送方式を用いる必要がなくなり、これらの方式に必要なタイミング吸収のためのパケットキューを廃止することができ、回路搭載量が少なくチップ製造コストが安い。
（実施の形態３）
本実施の形態３においては、１つのパッケージに収容され、三次元結合によって結合された５つの半導体集積回路について説明する。
図３８は、本実施の形態３における半導体集積回路の構成と、その接続形態を示すブロック図である。
本実施の形態３においては、ＳｏＣ（Ｓｙｓｔｅｍ ｏｎ ａ Ｃｈｉｐ）に複数のメモリを接続して、ＳｏＣのメモリアクセス能力を高め、ＳｏＣの処理能力を高めることを目的とする。本実施の形態３において、集積回路４０は、圧縮された画像データとグラフィックス描画コマンドをハードディスクから読み出し、当該データと当該コマンドから表示データを作成し、表示デバイスに表示する機能を有する。
集積回路４０は、ＣＰＵＡ４００１と、ＡＴＡＡ４００２と、三次元送受信部Ａ４００３と、ブリッジＡ４００４とルータＡ４００５と、ＤＭＡＣＡ４００６と、ＤＭＡＣＢ４０１１と、デコーダＢ４０１２と、三次元送受信部Ｂ４０１３と、ブリッジＢ４０１４と、ルータＢ４０１５と、ＤＭＡＣＣ４０２１と、描画部Ｃ４０２２と、三次元送受信部Ｃ４０２３と、ブリッジＣ４０２４と、ルータＣ４０２５と、表示部Ｄ４０３２と、三次元送受信部Ｄ４０３３と、ブリッジＤ４０３４と、ルータＤ４０３５と、グローバルルータ４０４１とを備えて構成される。
ＣＰＵＡ４００１は、ルータＡ４００５を介してメモリＡ４１にアクセスし、当該メモリに保持されているプログラムを実行することによって、集積回路４０全体の制御を行うプロセッサである。集積回路４０内のアクセスは、実施の形態１における集積回路Ａ１０内のアクセスと同様に、アクセスを要するモジュールがアクセス要求を含むリクエストパケットを送信し、アクセス要求を受信したモジュールがアクセスを要求したモジュールに対してアクセス応答を含むレスポンスパケットを送信することによって完結するスプリットプロトコルにて行われる。
ＡＴＡＡ４００２は、ハードディスクを制御する制御回路であり、当該ハードディスクから読み出したデータをメモリＡ４１に格納する。
ＤＭＡＣＡ４００６は、ルータＡ４００５に接続され、メモリＡ４１からメモリＢ４２およびメモリＣ４３へデータコピーを行うＤＭＡコントローラである。
三次元送受信部Ａ４００３は、ルータＡ４００５とメモリＡ４１との間でリクエストパケットおよびレスポンスパケットを送受信する中継回路である。
三次元送受信部Ｂ４０１３は、ルータＢ４０１５とメモリＢ４２との間でリクエストパケットおよびレスポンスパケットを送受信する中継回路である。
三次元送受信部Ｃ４０２３は、ルータＣ４０２５とメモリＣ４３との間でリクエストパケットおよびレスポンスパケットを送受信する中継回路である。
三次元送受信部Ｄ４０３３は、ルータＤ４０３５とメモリＤ４４との間でリクエストパケットおよびレスポンスパケットを送受信する中継回路である。
三次元送受信部Ａ４００３、三次元送受信部Ｂ４０１３、三次元送受信部Ｃ４０２３および三次元送受信部Ｄ４０３３は、それぞれ実施の形態１で説明した直列化回路１Ａ１０６と、並列化回路１Ａ１０７と、並列化回路２Ａ１０８と、直列化回路２Ａ１０９と、リクエスト送信回路Ａ１１０とレスポンス受信回路Ａ１１１とリクエスト受信回路Ａ１１２とレスポンス送信回路Ａ１１３を含む。
ブリッジＡ４００４、ブリッジＢ４０１４、ブリッジＣ４０２４、ブリッジＤ４０３４は、それぞれルータＡ４００５、ルータＢ４０１５、ルータＣ４０２５、ルータＤ４０３５に接続され、各ルータとグローバルルータ４０４１との間でリクエストパケットとレスポンスパケットを中継する中継回路である。
ＤＭＡＣＢ４０１１は、ルータＢ４０１５に接続され、メモリＢ４２からメモリＣ４３およびメモリＤ４４へデータコピーを行うＤＭＡコントローラである。
デコーダＢ４０１２は、メモリＢ４２に格納された圧縮データを圧縮して画像データを生成し、当該画像データをメモリＢ４２に格納する画像復号回路である。
ＤＭＡＣＣ４０２１は、ルータＣ４０２５に接続され、メモリＣ４３からメモリＤ４４へデータコピーを行うＤＭＡコントローラである。
描画部Ｃ４０２２は、メモリＣ４３に格納された描画コマンドを読み出し、当該描画コマンドに従ってグラフィックスオブジェクトを生成し、当該グラフィックスオブジェクトをメモリＣ４３に格納するグラフィックスアクセラレータである。
表示部Ｄ４０３２は、メモリＤ４４に格納された表示データを読み出し、当該表示データを表示デバイスに出力する表示コントローラである。
グローバルルータ４０４１は、ルータＡ４００５、ルータＢ４０１５、ルータＣ４０２５、ルータＤ４０３５の間でリクエストパケットとレスポンスパケットの中継を行う中継回路である。
続いて、メモリＡ４１、メモリＢ４２、メモリＣ４３、メモリＤ４４を説明する。
メモリＡ４１、メモリＢ４２、メモリＣ４３、メモリＤ４４は同一構成および同一機能のメモリである。
各メモリは、三次元送受信部と制御部とメモリセルを備え、集積回路４０からリクエストパケットを受信し、当該リクエストパケットの内容にしたがってアクセスを行い、当該アクセスの結果をレスポンスパケットとして集積回路４０に送信する。
図３８のように、各ルータに隣接して三次元送受信部を接続し、三次元送受信部にメモリを直結することによって、集積回路内部のイニシエータから各メモリへのアクセスレイテンシを小さくすることができる。また、グローバルルータ４０４１が中継するリクエストパケットとレスポンスパケットの量を最小とすることができ、グローバルルータ４０４１を構成する回路および配線量およびグローバルルータ４０４１の消費電力を最小限度とすることができる。
上記集積回路４０の利点は、集積回路４０に搭載される各モジュールを以下のように連携して機能させることによってより顕著に得られる。以下、集積回路４０の動作を説明する。
ＡＴＡＡ４００２は、ハードディスクから読み出したデータをメモリＡ４１に格納し、ＣＰＵＡ４００１は当該格納されたデータのタイプを識別して、当該格納されたデータが圧縮画像データであればＤＭＡＣＡ４００６を用いてメモリＢ４２にコピーし、グラフィックスコマンドであればＤＭＡＣＡ４００６を用いてメモリＣ４３にコピーする。
デコーダＢ４０１２が生成した画像データは、当該デコーダＢ４０１２と同じルータＢ４０１５に接続されたＤＭＡＣＢ４０１１によってメモリＤ４４にコピーされ、さらに表示部Ｄ４０３２によって読み出されて表示デバイスに送信される。
描画部Ｃ４０２２が生成したグラフィックスオブジェクトは、当該描画部Ｃ４０２２と同じルータＣ４０２５に接続されたＤＭＡＣＣ４０２１によってメモリＤ４４にコピーされ、さらに表示部Ｄ４０３２によって読み出されて表示デバイスに送信される。
以上説明したように、各ルータにＤＭＡＣを接続することにより、メモリ間のデータコピーを効率よく実行することができる。
上記動作においては、ＡＴＡＡ４００２、デコーダＢ４０１２、描画部Ｃ４０２２、表示部Ｄ４０３２は、それぞれの最寄りのメモリに対してのみアクセスを行う。よって、ＡＴＡＡ４００２、デコーダＢ４０１２、描画部Ｃ４０２２、表示部Ｄ４０３２のアクセスは、グローバルルータ４０４１を経由しない。
ＡＴＡＡ４００２、デコーダＢ４０１２、描画部Ｃ４０２２が生成したデータは、これらのモジュールと同じルータに接続されたＤＭＡＣによって読み出され、ＤＭＡ転送先のメモリにコピーされる。これらのメモリコピー動作においては、リードアクセスのパケット転送経路が、ライトアクセスのパケット転送経路よりも通過するモジュールが少ない分短いため、リードアクセスが高速である。リードアクセスが高速であるため、ＤＭＡ転送のスループットを高めやすい。リードアクセスが高速であるとＤＭＡ転送のスループットを高めやすい理由は、ライトアクセスは、遅延書き込みによってアクセスレイテンシを隠蔽できるが、リードアクセスはリードデータがレスポンスパケットによって返されない限り完結しないためである。リードアクセスのスループットを高めるには、リードアクセスのアクセス単位を大きくする必要があるが、アクセス単位を大きくするためにはパケットキューなど大量のリードデータを保持する回路が必要であり回路コストが上昇する。つまり、スループットとコストはトレードオフの関係にある。
以上説明した実施の形態３によれば、以下の効果を実現できる。
ローカルルータに三次元結合回路を直結することにより、モジュールのアクセスレイテンシを短くでき、グローバルルータを経由するアクセスを最小限にできる。グローバルルータを経由するアクセスを最小限にできるため、グローバルルータの回路コストと消費電力を小さくできる。
ローカルルータにＤＭＡＣを結合することにより、メモリ間のデータコピーのスループットを高めやすい。
本実施の形態３においてはＣＰＵなどを含む集積回路とメモリとの接続を示したが、メモリではない複数の集積回路を、実施の形態３と同様の三次元送受信部により接続することもある。接続する集積回路は、同一の集積回路であることも、異なる集積回路であることもある。複数の集積回路間の通信を低消費電力で行うことができ、ひとつの集積回路に集積していた機能を複数の集積回路に分割して実装することが可能となる。例としては、汎用のプロセッサと製品固有のＡＳＩＣの接続などがある。歩留まりの向上や、機能毎の異なるプロセスでの製造が可能となり、コストの削減や性能向上につながる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明の実施の形態１に係る２つの半導体集積回路の構成と、その接続形態を示すブロック図である。 本発明の実施の形態１に係るスプリットプロトコルのタイミングチャートである。 本発明の実施の形態１に係るシリアルリクエストパケットのフォーマットを示す図である。 本発明の実施の形態１に係るシリアルレスポンスパケットのフォーマットを示す図である。 本発明の実施の形態１に係るリクエスト送信回路Ａの構成を示すブロック図である。 本発明の実施の形態１に係るリクエスト送信回路Ａに含まれるトランシーバの回路図である。 本発明の実施の形態１に係るリクエスト送信回路Ａに含まれるトランシーバの動作を示すタイミングチャートである。 本発明の実施の形態１に係るレスポンス受信回路Ａの構成を示すブロック図である。 本発明の実施の形態１に係るレスポンス受信回路Ａに含まれるクロックレシーバの回路構成を示す回路図である。 本発明の実施の形態１に係るレスポンス受信回路Ａに含まれるレシーバの回路図である。 本発明の実施の形態１に係るレスポンス受信回路Ａに含まれるレシーバの動作を示すタイミングチャートである。 本発明の実施の形態１に係る集積回路Ａに含まれるモジュールの物理的配置を示すフロアプラン図である。 本発明の実施の形態１に係る三次元送受信部Ａに含まれるモジュールの物理的配置を示す部分フロアプラン図である。 本発明の実施の形態１に係る三次元送受信部Ａに含まれる送受信端子（コイル）の位置を示す図である。 本発明の実施の形態１に係るリクエスト送信回路Ａに含まれる送信コイルＴＱ１〜ＴＱ５とシリアルリクエストパケットおよびクロックの伝送信号の関係図である。 本発明の実施の形態１に係るレスポンス受信回路Ａに含まれる受信コイルＲＳ１〜ＲＳ５とシリアルレスポンスパケットおよびクロックの伝送信号の関係図である。 本発明の実施の形態１に係るリクエスト受信回路Ａに含まれる受信コイルＲＱ１〜ＲＱ５とシリアルリクエストパケットおよびクロックの伝送信号の関係図である。 本発明の実施の形態１に係るレスポンス送信回路Ａに含まれる送信コイルＴＳ１〜ＴＳ５とシリアルレスポンスパケットおよびクロックの伝送信号の関係図である。 本発明の実施の形態１に係る集積回路Ａと集積回路Ｂの積層方法を示す図である。 本発明の実施の形態２に係る２つの半導体集積回路の構成と、その接続形態を示すブロック図である。 本発明の実施の形態２に係るリクエスト送信回路Ａの構成を示すブロック図である。 本発明の実施の形態２に係る微分回路の構成を示す回路図である。 本発明の実施の形態２に係るレスポンス受信回路Ａの構成を示すブロック図である。 本発明の実施の形態２に係るクロック制御部Ａの構成を示すブロック図である。 本発明の実施の形態２に係るクロック受信回路Ａの構成を示す回路図である。 本発明の実施の形態２に係るクロック送信回路Ａの構成を示す回路図である。 本発明の実施の形態２に係るクロック送受信の様子を示すタイミングチャートである。 本発明の実施の形態２に係る集積回路Ａと集積回路Ｂのクロック系統図である。 本発明の前提として検討した２つの集積回路のクロック系統図である。 本発明の実施の形態２に係る集積回路Ａおよび集積回路Ｂのデータ転送経路を示すブロック図である。 本発明の実施の形態２に係る集積回路Ａに搭載された各機能モジュールの集積回路Ａ内における位置を示すフロアプラン図である。 本発明の実施の形態２に係る三次元送受信部Ａの配置を示す図である。 本発明の実施の形態２に係るＴＱ１〜ＴＱ３９と信号名の対応を示す図である。 本発明の実施の形態２に係るＲＱ１〜ＲＱ３９と信号名の対応を示す図である。 本発明の実施の形態２に係るＴＳ１〜ＴＳ２３と信号名の対応を示す図である。 本発明の実施の形態２に係るＲＳ１〜ＲＳ２３と信号名の対応を示す図である。 本発明の実施の形態２に係る集積回路Ａと集積回路Ｂの積層方法を示す図である。 本発明の実施の形態３に係る半導体集積回路の構成と、その接続形態を示すブロック図である。
符号の説明
１０ 集積回路Ａ
２０ 集積回路Ｂ
４０ 集積回路
４１ メモリＡ
４２ メモリＢ
４３ メモリＣ
４４ メモリＤ
１０１ ＣＰＵＡ
１０２ ＤＳＰＡ
１０３ ＤＭＡＣＡ
１０４ メモリＡ
１０５ ルータＡ
１０６ 直列化回路１Ａ
１０７ 並列化回路１Ａ
１０８ 並列化回路２Ａ
１０９ 直列化回路２Ａ
１１０ リクエスト送信回路Ａ
１１１ レスポンス受信回路Ａ
１１２ リクエスト受信回路Ａ
１１３ レスポンス送信回路Ａ
１２１ リクエスト送信結合ＡＢ
１２２ レスポンス受信結合ＢＡ
１２３ リクエスト受信結合ＢＡ
１２４ レスポンス送信結合ＡＢ
１２５ ルータＢ
１３１ ＣＰＵＢ
１３２ ＤＳＰＢ
１３３ ＤＭＡＣＢ
１３４ メモリＢ
１３５ ルータＢ
１３６ 並列化回路１Ｂ
１３７ 直列化回路１Ｂ
１３８ 直列化回路２Ｂ
１３９ 並列化回路２Ｂ
１４０ リクエスト受信回路Ｂ
１４１ レスポンス送信回路Ｂ
１４２ リクエスト送信回路Ｂ
１４３ レスポンス受信回路Ｂ
２１０ 集積回路Ａ
２２０ 集積回路Ｂ
６０１〜６０４ バッファ
６０５，９０１，１００１ コイル
８０１ クロックレシーバ
８０２ レシーバ群
９０２〜９０３ 抵抗
９０４〜９０５，１００４〜１０１３，２６０４〜２６０７ トランジスタ
１００２〜１００３，２６０２〜２６０３，２７０３ 抵抗
１０１４〜１０１５，２６０８〜２６０９ ＮＡＮＤ回路
１０１６，２３０４，２６１０ インバータ
１３０１ 三次元送受信部Ａ
１３０２ 中心点Ａ
２１０１ ＣＰＵＡ
２１０２ ＤＳＰＡ
２１０３ ＤＭＡＣＡ
２１０４ メモリＡ
２１０５ ルータＡ
２１０６ リクエスト送信回路Ａ
２１０７ レスポンス受信回路Ａ
２１０８ リクエスト受信回路Ａ
２１０９ レスポンス送信回路Ａ
２１１０ クロック制御部Ａ
２１２１ ＣＰＵＢ
２１２２ ＤＳＰＢ
２１２３ ＤＭＡＣＢ
２１２４ メモリＢ
２１２５ ルータＢ
２１２６ リクエスト受信回路Ｂ
２１２７ レスポンス送信回路Ｂ
２１２８ リクエスト送信回路Ｂ
２１２９ レスポンス受信回路Ｂ
２１３０ クロック制御部Ｂ
２１４１ リクエスト送信磁界結合ＡＢ
２１４２ レスポンス受信磁界結合ＢＡ
２１４３ リクエスト受信磁界結合ＢＡ
２１４４ レスポンス送信磁界結合ＡＢ
２１４７ モード信号生成部
２１４８ 外部クロック信号生成部
２２０１ トランシーバ群
２２０２ レシーバ
２２０３，２４０３ 微分回路
２３０１〜２３０３ バッファ
２３０５，２７０１ ＡＮＤ回路
２４０１ トランシーバ
２４０２ レシーバ群
２５０１ ＰＬＬＡ
２５０２ 分周器Ａ
２５０３ スピードセレクタＡ
２５０４ クロック受信回路Ａ
２５０５ モードセレクタＡ
２５０６ クロック送信回路Ａ
２５０７，２９０７ フリップフロップ
２５０８ クロックツリーＡ
２６０１，２７０２ コイル
２９０５ クロック受信回路Ｂ
２９０６ クロックツリーＢ
３２０１ 三次元送受信部Ａ
３３０１ 中心点Ａ
４００１ ＣＰＵＡ
４００２ ＡＴＡＡ
４００３ 三次元送受信部Ａ
４００４ ブリッジＡ
４００５ ルータＡ
４００６ ＤＭＡＣＡ
４０１１ ＤＭＡＣＢ
４０１２ デコーダＢ
４０１３ 三次元送受信部Ｂ
４０１４ ブリッジＢ
４０１５ ルータＢ
４０２１ ＤＭＡＣＣ
４０２２ 描画部Ｃ
４０２３ 三次元送受信部Ｃ
４０２４ ブリッジＣ
４０２５ ルータＣ
４０３２ 表示部Ｄ
４０３３ 三次元送受信部Ｄ
４０３４ ブリッジＤ
４０３５ ルータＤ
４０４１ グローバルルータ

Claims (18)

  1. アクセス要求を送信するイニシエータと、
    前記アクセス要求を受信し、アクセス応答を送信するターゲットと、
    前記アクセス要求および前記アクセス応答を中継するルータと、
    外部との通信を行う三次元結合回路とを備え、
    前記三次元結合回路が、前記ルータに隣接して配置されていることを特徴とする半導体集積回路。
  2. 請求項１記載の半導体集積回路において、
    前記三次元結合回路は、前記半導体集積回路の中央部に配置されていることを特徴とする半導体集積回路。
  3. 請求項１記載の半導体集積回路において、
    前記三次元結合回路は、第１および第２の送信コイル群と、前記第１および第２の送信コイル群と対となる第１および第２の受信コイル群とを含み、
    前記第１および第２の送信コイル群は、前記半導体集積回路の中心点を挟んで点対称の位置に配置され、
    前記第１および第２の受信コイル群は、前記半導体集積回路の中心点を挟んで点対称の位置に配置され、
    前記第１の送信コイル群および前記第１の受信コイル群は、前記半導体集積回路の中心点を含む中心線を挟んで線対称の位置に配置され、
    前記第２の送信コイル群および前記第２の受信コイル群は、前記半導体集積回路の中心点を含む中心線を挟んで線対称の位置に配置されていることを特徴とする半導体集積回路。
  4. 請求項１記載の半導体集積回路において、
    前記三次元結合回路による外部との通信が、データを送信する側がデータとクロックを合わせて送信するソース同期方式で行われることを特徴とする半導体集積回路。
  5. 請求項１記載の半導体集積回路が複数個積層されていることを特徴とする半導体装置。
  6. アクセス要求を送信するイニシエータと、
    前記アクセス要求を受信し、アクセス応答を送信するターゲットと、
    前記アクセス要求および前記アクセス応答を中継するルータと、
    外部との通信を行う三次元結合回路と、
    前記ルータが送信する前記アクセス要求および前記アクセス応答を直列化して前記三次元結合回路に供給する直列化回路と、
    前記三次元結合回路が送信する前記アクセス要求および前記アクセス応答を並列化して前記ルータに供給する並列化回路とを備え、
    前記直列化回路と前記並列化回路が、前記ルータおよび前記三次元結合回路に隣接して配置されていることを特徴とする半導体集積回路。
  7. 請求項６記載の半導体集積回路において、
    前記三次元結合回路は、前記半導体集積回路の中央部に配置されていることを特徴とする半導体集積回路。
  8. 請求項６記載の半導体集積回路において、
    前記三次元結合回路は、第１および第２の送信コイル群と、前記第１および第２の送信コイル群と対となる第１および第２の受信コイル群とを含み、
    前記第１および第２の送信コイル群は、前記半導体集積回路の中心点を挟んで点対称の位置に配置され、
    前記第１および第２の受信コイル群は、前記半導体集積回路の中心点を挟んで点対称の位置に配置され、
    前記第１の送信コイル群および前記第１の受信コイル群は、前記半導体集積回路の中心点を含む中心線を挟んで線対称の位置に配置され、
    前記第２の送信コイル群および前記第２の受信コイル群は、前記半導体集積回路の中心点を含む中心線を挟んで線対称の位置に配置されていることを特徴とする半導体集積回路。
  9. 請求項６記載の半導体集積回路において、
    前記三次元結合回路による外部との通信が、データを送信する側がデータとクロックを合わせて送信するソース同期方式で行われることを特徴とする半導体集積回路。
  10. 請求項６記載の半導体集積回路が複数個積層されていることを特徴とする半導体装置。
  11. 三次元結合によってクロック信号を送信する三次元結合クロック送信回路と、
    三次元結合によってクロック信号を受信する三次元結合クロック受信回路とを備えていることを特徴とする半導体集積回路。
  12. 請求項１１記載の半導体集積回路において、
    クロック入力端子とモード信号入力端子とを備え、
    前記モード信号入力端子から供給される信号に基づいて、前記三次元結合クロック受信回路から受信したクロックと前記クロック入力端子から入力したクロックからいずれか一方を選択する手段を有することを特徴とする半導体集積回路。
  13. 請求項１１記載の半導体集積回路において、
    前記三次元結合クロック受信回路は受信コイルを含み、
    前記三次元結合クロック送信回路は送信コイルを含み、
    前記受信コイルの中心点と前記送信コイルの中心点とが、前記半導体集積回路において同一の位置に配置されていることを特徴とする半導体集積回路。
  14. 請求項１１記載の半導体集積回路が複数個積層されていることを特徴とする半導体装置。
  15. アクセス要求を送信するイニシエータと、
    前記アクセス要求を受信し、アクセス応答を送信するターゲットと、
    前記アクセス要求および前記アクセス応答を中継するローカルルータと、
    前記ローカルルータが送信および受信する前記アクセス要求および前記アクセス応答を中継するグローバルルータと、
    外部との通信を行う三次元結合回路とを備え、
    前記三次元結合回路が、前記ローカルルータに隣接して配置されていることを特徴とする半導体集積回路。
  16. アクセス要求を送信するイニシエータと、
    前記アクセス要求を受信し、アクセス応答を送信するターゲットと、
    前記アクセス要求および前記アクセス応答を中継するローカルルータと、
    アクセス要求を送信し、メモリコピー動作を行うＤＭＡコントローラと、
    前記ローカルルータ間において前記アクセス要求および前記アクセス応答を中継するグローバルルータと、
    外部との通信を行う三次元結合回路とを備え、
    前記ＤＭＡコントローラおよび前記三次元結合回路が、前記ローカルルータに隣接して配置されていることを特徴とする半導体集積回路。
  17. 請求項１５記載の半導体集積回路と、メモリチップとが積層されていることを特徴とする半導体装置。
  18. 請求項１６記載の半導体集積回路と、メモリチップとが積層されていることを特徴とする半導体装置。
JP2007194313A 2007-07-26 2007-07-26 半導体集積回路および半導体装置 Pending JP2009032857A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2007194313A JP2009032857A (ja) 2007-07-26 2007-07-26 半導体集積回路および半導体装置
TW97124215A TW200919702A (en) 2007-07-26 2008-06-27 Semiconductor integrated circuit, and semiconductor device
KR20080067241A KR20090012073A (ko) 2007-07-26 2008-07-10 반도체 집적 회로 및 반도체 장치
CN200910226057A CN101714128A (zh) 2007-07-26 2008-07-11 半导体集成电路和半导体器件
CN2008101303491A CN101355080B (zh) 2007-07-26 2008-07-11 半导体集成电路和半导体器件
US12/172,512 US7849237B2 (en) 2007-07-26 2008-07-14 Semiconductor integrated circuit and semiconductor device with the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007194313A JP2009032857A (ja) 2007-07-26 2007-07-26 半導体集積回路および半導体装置

Publications (1)

Publication Number Publication Date
JP2009032857A true JP2009032857A (ja) 2009-02-12

Family

ID=40296357

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007194313A Pending JP2009032857A (ja) 2007-07-26 2007-07-26 半導体集積回路および半導体装置

Country Status (5)

Country Link
US (1) US7849237B2 (ja)
JP (1) JP2009032857A (ja)
KR (1) KR20090012073A (ja)
CN (2) CN101355080B (ja)
TW (1) TW200919702A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010021410A1 (ja) * 2008-08-22 2010-02-25 日本電気株式会社 積層メモリチップ、それを用いた半導体集積回路装置及びその製造方法
WO2011007898A1 (ja) * 2009-07-17 2011-01-20 日本電気株式会社 半導体装置および半導体装置におけるデータ転送方法
JP2012181585A (ja) * 2011-02-28 2012-09-20 Seiko Epson Corp デバイスシステムおよびチップ
JP2020074091A (ja) * 2016-02-02 2020-05-14 ザイリンクス インコーポレイテッドＸｉｌｉｎｘ Ｉｎｃｏｒｐｏｒａｔｅｄ アクティブ・バイ・アクティブプログラマブルデバイス
USRE49163E1 (en) 2016-02-02 2022-08-09 Xilinx, Inc. Active-by-active programmable device

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5070228B2 (ja) * 2009-01-21 2012-11-07 株式会社日立製作所 半導体装置
TWI449339B (zh) * 2010-12-13 2014-08-11 Ind Tech Res Inst 時脈偏移補償裝置
KR20130025985A (ko) 2011-01-31 2013-03-13 에스케이하이닉스 주식회사 반도체 장치
KR20120088450A (ko) 2011-01-31 2012-08-08 에스케이하이닉스 주식회사 반도체 장치 및 이의 리페어 방법
KR20130125036A (ko) * 2012-05-08 2013-11-18 삼성전자주식회사 시스템 온 칩, 이의 동작 방법, 및 이를 포함하는 시스템
CN103838691B (zh) * 2012-11-27 2018-08-14 中兴通讯股份有限公司 实现高速数据传输的方法及通用接口芯片

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002076242A (ja) * 2000-08-28 2002-03-15 Nec Corp 半導体装置
JP2003198356A (ja) * 2001-12-25 2003-07-11 Hitachi Ltd 半導体チップおよび集積回路
JP2005228981A (ja) * 2004-02-13 2005-08-25 Keio Gijuku 電子回路

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6728113B1 (en) 1993-06-24 2004-04-27 Polychip, Inc. Method and apparatus for non-conductively interconnecting integrated circuits
US6826191B1 (en) * 1999-10-01 2004-11-30 Stmicroelectronics Ltd. Packets containing transaction attributes
JP4124365B2 (ja) 2004-08-24 2008-07-23 学校法人慶應義塾 電子回路
JP2006173986A (ja) * 2004-12-15 2006-06-29 Keio Gijuku 電子回路
US8131250B2 (en) * 2005-02-18 2012-03-06 The Regents Of The University Of California Self-synchronized radio frequency interconnect for three-dimensional circuit integration

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002076242A (ja) * 2000-08-28 2002-03-15 Nec Corp 半導体装置
JP2003198356A (ja) * 2001-12-25 2003-07-11 Hitachi Ltd 半導体チップおよび集積回路
JP2005228981A (ja) * 2004-02-13 2005-08-25 Keio Gijuku 電子回路

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010021410A1 (ja) * 2008-08-22 2010-02-25 日本電気株式会社 積層メモリチップ、それを用いた半導体集積回路装置及びその製造方法
WO2011007898A1 (ja) * 2009-07-17 2011-01-20 日本電気株式会社 半導体装置および半導体装置におけるデータ転送方法
JP2012181585A (ja) * 2011-02-28 2012-09-20 Seiko Epson Corp デバイスシステムおよびチップ
JP2020074091A (ja) * 2016-02-02 2020-05-14 ザイリンクス インコーポレイテッドＸｉｌｉｎｘ Ｉｎｃｏｒｐｏｒａｔｅｄ アクティブ・バイ・アクティブプログラマブルデバイス
USRE49163E1 (en) 2016-02-02 2022-08-09 Xilinx, Inc. Active-by-active programmable device

Also Published As

Publication number Publication date
CN101714128A (zh) 2010-05-26
CN101355080A (zh) 2009-01-28
KR20090012073A (ko) 2009-02-02
CN101355080B (zh) 2011-08-17
US20090031053A1 (en) 2009-01-29
TW200919702A (en) 2009-05-01
US7849237B2 (en) 2010-12-07

Similar Documents

Publication Publication Date Title
JP2009032857A (ja) 半導体集積回路および半導体装置
EP3716089A1 (en) Network-on-chip for inter-die and intra-die communication in modularized integrated circuit devices
CN111008170B (zh) 系统芯片、总线接口连接电路和其总线接口连接方法
US10027433B2 (en) Multiple clock domains in NoC
US8352774B2 (en) Inter-clock domain data transfer FIFO circuit
US8359420B2 (en) External memory based FIFO apparatus
US7155554B2 (en) Methods and apparatuses for generating a single request for block transactions over a communication fabric
US8719613B2 (en) Single-wire serial interface with delay module for full clock rate data communication between master and slave devices
CN112860612A (zh) 互联裸芯与mpu的接口系统及其通信方法
KR20070010152A (ko) 트랜잭션을 발행하기 위한 집적 회로 및 방법
US7277975B2 (en) Methods and apparatuses for decoupling a request from one or more solicited responses
KR20080007506A (ko) 레이턴시에 둔감한 ｆｉｆｏ 시그널링 프로토콜
US20140143581A1 (en) System for data transfer between asynchronous clock domains
WO2021094714A1 (en) System-in-package architecture with wireless bus interconnect
JP2006522378A (ja) パイプライン同期デバイス
US9183898B2 (en) Multiple data rate wiring and encoding
JP4436902B2 (ja) 割り込みをクリアするロジック・ユニット及び集積回路
US20030079059A1 (en) Interface between different clock rate components
WO2014127674A1 (zh) 一种支持dvfs的总线数据信号传输的方法及装置
WO2009110588A1 (ja) データ転送装置及び方法並びに半導体回路
US9170768B2 (en) Managing fast to slow links in a bus fabric
Taraate et al. Buses and protocols in SOC designs
JP2004110224A (ja) データ転送回路
CN115834602A (zh) 一种异步数据流通信交互系统
Kim et al. A 118.4 GB/s multi-casting network-on-chip for real-time object recognition processor

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100303

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121128

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121204

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130201

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130226