JP5070228B2 - 半導体装置 - Google Patents
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Description
本発明は、半導体装置に関し、特に、３次元方向に積層されたＬＳＩ間の同期手法に関する。
近年、電子機器に対する小型化、高性能化の要求はますます拡大している。小型化、高性能化を左右するキーデバイスは、機器に搭載されるＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）である。ＬＳＩは、微細加工技術の進化とともに、より多くのトランジスタを１チップに集積することで性能向上を図ってきた。しかしながら、微細化の限界や、最先端プロセスの利用コストの増大などの影響で、これまでのような１チップへの集積化を進めることが必ずしも最適解ではなくなる。そこで、複数のＬＳＩを積層することによる３次元方向の集積が有望な技術となる。
図１４は、論理回路が多数組み合わされて構成されるＬＳＩを示したものである。ＬＳＩ１には、プロセッサユニット（ＰＵ１、ＰＵ２）、メモリコントローラ（ＭＥＭＣ）、割り込みコントローラなどの周辺回路（ＰＥＲＩ）、これらの信号を交互に接続するバス（ＢＵＳ）、が搭載される。基準クロック信号を供給する水晶発振器（Ｃｒｙｓｔａｌ）がＬＳＩ１外部に設置され、ＬＳＩ１内部には該基準クロック信号の周波数を逓倍するＰＬＬ回路（ＰＬＬ）、ＰＬＬ出力クロック信号を適切に分周して、ＰＵ１、ＰＵ２、ＭＥＭＣ、ＰＥＲＩの各回路ブロックにクロック信号を分配するクロックパルスジェネレータ（ＣＰＧ）が搭載される。これら回路ブロックは、配線（ＳＩ１、ＳＩ２、ＳＩ３、ＳＩ４）でバス（ＢＵＳ）と接続される。これにより、ＰＵ１、ＰＵ２、ＰＥＲＩ、ＭＥＭＣは交互に情報をやり取りできる。ＰＵ１、ＰＵ２、ＰＥＲＩ、ＭＥＭＣは、図１５に示したような論理回路が多数組み合わされた構成を取っており、これら論理回路のフリップフロップ回路に供給されるクロック信号は、それぞれ、クロック配線（ＣＬＫ＿ＰＵ、ＣＬＫ＿ＢＵＳ、ＣＬＫ＿ＭＥＭＣ、ＣＬＫ＿ＰＥＲＩ）により供給される。
図１５は、図１４に用いられる論理回路を示す図であり、一つのチップ内に形成される。この論理回路は、複数のフリップフロップ回路（ＦＦ）、組み合わせ回路（Ｃｏｍｂ）、クロック配線（ＣＬＫ１）、入力ポート（ＩＮ１，ＩＮ２，ＩＮ３）、出力ポート（ＯＵＴ１，ＯＵＴ２，ＯＵＴ３）から構成される。また、論理回路は、クロック信号に同期して動作する。即ち、クロック信号の立ち上がり又は立ち下がりエッジにおいて、ＩＮ１〜ＩＮ３の信号がフリップフロップ回路にラッチされ、後段の組み合わせ回路に入力される。組み合わせ回路で演算された結果は、次のクロック信号の立ち上がり及び立ち下がりエッジにおいて、後段のフリップフロップ回路にラッチされ、ＯＵＴ１〜ＯＵＴ３へ出力される。前記のように、この動作はフリップフロップに分配されているクロック信号に同期して実行される。つまり、演算が同期していると言う。このため、各フリップフロップに配られるクロック信号の位相がずれている場合、後段のフリップフロップが正しい信号をラッチできなくなる等、誤動作を引き起こす。このクロック信号の位相のずれは一般的にクロックスキューと呼ばれている。
特許文献１では、このクロックスキューを低減する方法として、フリップフロップ回路とクロック配線のみで構成されたＬＳＩと、組み合わせ論理回路のみで構成されたＬＳＩを積層する手法について言及している。
上述の背景技術に対し、我々は更なる性能向上、低消費電力化、スペース効率向上を達成するためには、プロセッサなどの演算ＬＳＩもメモリＬＳＩに合わせて複数積層することが有効と考える。
しかしながら、単純に複数演算ＬＳＩを積層し、ワイヤボンディングで接続するだけでは、以下、詳述するようにシステム全体の性能向上を見込むことが難しい。図１６は、ＬＳＩ＿ＡとＬＳＩ＿Ｂが外部インタフェース配線（ＩＦ＿ＡＢ）にて接続された構成である。外部インタフェース配線はワイヤボンディングやシステムボード上の基板配線で構成される。ＬＳＩ＿Ａは、プロセッサユニット（ＰＵ＿Ａ）、外部インタフェース回路（ＩＦ＿Ａ）が搭載される。各回路ブロックのクロック信号は、クロック配線（ＣＬＫ＿Ａ、ＣＬＫ＿Ｂ）から供給される。同様に、ＬＳＩ＿Ｂは、プロセッサユニット（ＰＵ＿Ｂ）、外部インタフェース回路（ＩＦ＿Ｂ）が搭載される。各回路ブロックのクロック信号は、クロック配線（ＣＬＫ＿Ｂ、ＣＬＫ＿Ｃ）から供給される。ＬＳＩ＿Ａのプロセッサユニット（ＰＵ＿Ａ）が、ＬＳＩ＿Ｂのプロセッサユニット（ＰＵ＿Ｂ）と通信する動作を説明する。ＣＬＫ＿Ａの信号に同期したプロセッサユニット（ＰＵ＿Ａ）の送信データが、接続配線（ＳＩＡ）を経由して、外部インタフェース回路（ＩＦ＿Ａ）の論理回路に取り込まれる。ここで、外部インタフェース回路（ＩＦ＿Ａ）の取り込み論理回路は、ＣＬＫ＿Ａに同期している。ここではＰＵ＿ＡとＩＦ＿Ａは直接接続されているが、間にバスを介して接続されてもよい。一般に、チップ外部通信用のクロック周波数とチップ内部回路ブロックのクロック周波数は異なり、同期していない。図１６では、チップ外部通信用のクロック周波数はＣＬＫ＿Ｂ、チップ内部回路ブロックのクロック周波数はＣＬＫ＿Ａである。そのため、外部インタフェース回路（ＩＦ＿Ａ）では、ＣＬＫ＿Ａで同期する論理回路と、ＣＬＫ＿Ｂで同期する論理回路の間で、非同期通信を実施する必要がある。送信データがＣＬＫ＿Ｂで同期する論理回路に取り込まれた後、決められた通信プロコトルを使用して、ＩＦ＿ＡＢを経由して、ＬＳＩ＿Ｂの外部インタフェース回路（ＩＦ＿Ｂ）に取り込まれる。ここで、ＬＳＩ＿ＡのＣＬＫ＿Ｂと、ＬＳＩ＿ＢのＣＬＫ＿Ｂは同期していない。外部インタフェース回路で取り込まれたデータは、ＣＬＫ＿Ｂで動作する論理回路とＣＬＫ＿Ｃで動作する論理回路の間で非同期通信を実施した後、プロセッサユニットＰＵ＿Ｂに送信される。このように、ＬＳＩ同士の通信は、一般に非同期通信となるため、（１）ＬＳＩ＿Ａによる演算、（２）ＬＳＩ＿Ａの演算結果をＬＳＩ＿Ｂへ転送、（３）ＬＳＩ＿Ｂによる演算、といったステップの中で、特に（２）がボトルネックとなり処理性能が向上しないという問題がある。
なお、特許文献１では、２つのチップを積層する構成を採用するが、２つのチップとは、論理回路を形成するチップとフリップフロップを形成するチップであり、上述の異なるチップ間の非同期転送の課題を解決するものではない。
本願において開示される発明のうち代表的なものについて簡単に説明すれば下記の通りである。
第１クロック信号が供給される複数の第１フリップフロップと、前記複数の第１フリップフロップの間に接続される第１論理回路とを有する第１ＬＳＩと、前記第１ＬＳＩとは異なるチップに形成され、第２クロック信号が供給される複数の第２フリップフロップと、前記複数の第２フリップフロップの間に接続される第２論理回路とを具備し、前記第１ＬＳＩと前記第２ＬＳＩは、一つの半導体パッケージ内に積層され、前記第１ＬＳＩは、前記第１クロック信号に基づいて前記第２ＬＳＩにデータを送信し、前記第２ＬＳＩは、前記第２クロック信号に基づいて前記第１ＬＳＩから送信されたデータを受信し、前記第２クロック信号は、前記第１クロック信号にその位相が合うように制御される。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、３次元に積層された演算ＬＳＩ間の通信が高速にできるようになる。
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１には、本発明の第一の実施例に係る積層されたＬＳＩの一形態が示される。積層されたＬＳＩの積層断面が図示されている。本形態においては、パッケージ基板ＰＫＧＢの上層に外部通信ＬＳＩ（ＣＯＭＬＳＩ）が積層され、その上層に演算器を搭載した演算ＬＳＩ（ＬＧＬＳＩ）が３枚積層され、またその上層にデータの記憶を行うメモリＬＳＩ（ＭＥＭＬＳＩ）が１枚積層される。外部通信ＬＳＩは、この積層ＬＳＩ外のシステム基板上の部品との間で通信周波数１ＧＨｚを超える高速な有線通信を行う回路を備え、積層ＬＳＩ外部との高速通信はこの外部通信ＬＳＩを介して行う。メモリＬＳＩは、ＤＲＡＭや、ＳＲＡＭ、フラッシュメモリ、磁性体メモリなどが該当する。演算ＬＳＩには、ＣＰＵなど汎用のプロセッサや、グラフィックス・アクセラレータなどの専用プロセッサや、加算器や乗算器などの演算回路を多数ならべてその間をスイッチ回路で接続した動的再構成可能プロセッサや、ＦＰＧＡを搭載するＬＳＩが該当する。
このように、ひとつの半導体パッケージ内に、夫々異なるチップである、外部通信ＬＳＩ、メモリＬＳＩ及び演算ＬＳＩを、この順序で積層し、これらのＬＳＩ間を貫通電極で接続することで、ワイヤボンディングやシステムボード上の基板配線と比較して高速大容量通信を最短経路で行うことを特徴とする。ここで、シリコン貫通電極とは、基板シリコンに穴をあけ、その穴に導電物質をつめたものであり、これにより積層されたＬＳＩ間を電気的に接続できる。
図１において、ＴＶＰＷは電源供給のためのシリコン貫通電極である。ＴＶＰＷはメモリＬＳＩと演算ＬＳＩへ共通の電源を供給するためのシリコン貫通電極であり、電源は外部通信ＬＳＩから、ＴＶＰＷを介して、メモリＬＳＩと演算ＬＳＩの電源ラインに接続される。
ＴＶＣＲＹは、外部水晶発振器から生成される基準クロック信号を供給するためのシリコン貫通電極である。基準クロック信号は外部通信ＬＳＩから、ＴＶＣＲＹを介して、メモリＬＳＩと演算ＬＳＩのＰＬＬに接続される。なお、メモリＬＳＩにＰＬＬが搭載されていない場合もある。同様に、ＴＶＣＬＫは、以降で説明する各ＬＳＩの同期用の基準クロック信号を供給するためのシリコン貫通電極である。
次に本実施の形態における各ＬＳＩおよびパッケージ外部との通信の経路について記載する。外部通信ＬＳＩ、演算ＬＳＩ、メモリＬＳＩ間の通信は、シリコン貫通電極ＴＶＳＩＧを介す。外部通信ＬＳＩと、パッケージ外部ＬＳＩとの通信は、パッケージ基板ＰＫＧＢを介して実施される。ここでいう通信とは、狭義の通信ではなく、リセット信号や、エンディアン信号や、動作周波数や端子設定などの初期値信号や、ＬＳＩの識別子信号なども含め電源以外のすべての情報の入出力をさす。
このシステムの典型的な動作は、外部通信ＬＳＩがパッケージ外部から画像や通信パケットなど処理対象データを積層されたメモリＬＳＩに読み込み、このデータに対して演算ＬＳＩが何らかの演算処理を行う。そして、その結果をメモリＬＳＩに格納し、その結果を外部通信ＬＳＩがメモリＬＳＩから外のストレージやネットワークに出力するというものになる。
本実施例では、全てのＬＳＩを貫通して接続するＴＶＳＩＧが示されているが、必ずしもこれに限定されるものではなく、一部のＬＳＩ間のみを接続するシリコン貫通電極が併設されていてもよい。この場合、シリコン貫通電極の容量及び抵抗が小さくり高速な通信が可能となる。
また、図１の実施の形態においては積層されたＬＳＩ間は直接接続されているが、メモリＬＳＩと演算ＬＳＩ間、および、メモリＬＳＩと外部通信ＬＳＩ間に、端子位置調整用の配線を持つインタポーザー層が挿入される場合もある。例えば、メモリＬＳＩのシリコン貫通電極の位置と、演算ＬＳＩのシリコン貫通電極の位置が一致しない場合に必要となる。また同じ目的で、再配線層を用いることもできる。
図２には、図１に示される演算ＬＳＩ（ＬＧＬＳＩ）の一形態が示される。なお、図１に示される複数の演算ＬＳＩは、夫々異なる構成を採用してもよいが、本実施例では後述する理由により同じ構成となっている。ＬＧＬＳＩは、プロセッサユニット（ＰＵ１、ＰＵ２）、メモリコントローラ（ＭＥＭＣ）、割り込みコントローラなどの周辺回路（ＰＥＲＩ）、これらの信号を交互に接続するバス（ＢＵＳ）、が搭載される。また、シリコン貫通電極を介して水晶発振器（Ｃｒｙｓｔａｌ）から出力された基準クロック信号を受け、該基準クロック信号の周波数を逓倍するＰＬＬ回路（ＰＬＬ）、ＰＬＬ出力クロック信号を適切に分周して、ＰＵ１、ＰＵ２、ＭＥＭＣ、ＰＥＲＩの各回路ブロックにクロック信号を分配するクロックパルスジェネレータ（ＣＰＧ）が搭載される。プロセッサユニットは、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｏｒ Ｕｎｉｔ）や、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）に相当する。プロセッサユニットは、動画処理や音声処理に特化したハードウェアＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）であってもよい。なお、プロセッサユニットの数が２個であるが、数を限定するものではない。これら回路ブロックは、配線（ＳＩ１、ＳＩ２、ＳＩ３、ＳＩ４）でバス（ＢＵＳ）と接続される。これにより、ＰＵ１、ＰＵ２、ＰＥＲＩ、ＭＥＭＣは交互に情報をやり取りできる。ＰＵ１、ＰＵ２、ＰＥＲＩ、ＭＥＭＣは、図１４に示したような論理回路が多数組み合わされた構成を取っており、これら論理回路のフリップフロップ回路に供給されるクロック信号は、それぞれ、クロック配線（ＣＬＫ＿ＰＵ、ＣＬＫ＿ＢＵＳ、ＣＬＫ＿ＭＥＭＣ、ＣＬＫ＿ＰＥＲＩ）により供給される。ここでは、ＰＵ１、ＰＵ２に供給されるクロック配線（ＣＬＫ＿ＰＵ）は同一であるが、個別のクロック配線を用いても良い。その場合、ＰＵ１、ＰＵ２は負荷量に応じて、別々のクロック周波数で動作させることが可能になる。また、同様に、プロセッサユニット、メモリコントローラ、周辺回路、バスに分配されるクロック周波数は異なっていても良い。ただし、各クロック信号は同期しているため、プロセッサユニット、メモリコントローラ、周辺回路、バスの演算は同期していることになる。また、本実施の形態では、位相調整用のＤＬＬ回路（ＤＬＬ）が一つ搭載されており、本ＤＬＬ回路により、他のチップに形成された演算ＬＳＩのクロックと同期したクロックを、プロセッサユニット（ＰＵ１、ＰＵ２）、メモリコントローラ（ＭＥＭＣ）、割り込みコントローラなどの周辺回路（ＰＥＲＩ）、これらの信号を交互に接続するバス（ＢＵＳ）、に供給する。
図３は、２枚の演算ＬＳＩ（ＬＳＩ＿Ａ、ＬＳＩ＿Ｂ）のデータの通信経路を示した概念図である。図３に示されるように、２枚の演算ＬＳＩは、シリコン貫通電極ＴＶＳＩＧを介してフリップフリップＦＦ同士が接続される。また、演算ＬＳＩ（ＬＳＩ＿Ａ）は、複数のフリップフロップ回路（ＦＦ）、組み合わせ回路（ＣＯＭＢ）、クロック配線（ＣＬＫ１）、入力ポート（ＩＮ１，ＩＮ２，ＩＮ３）から構成される論理回路を含む。この論理回路は、図２に示されるような演算ＬＳＩ（ＬＳＩ＿Ａ）のプロセッシングユニット（ＰＵ１，ＰＵ２）に含まれる。また、演算ＬＳＩ（ＬＳＩ＿Ｂ）は、複数のフリップフロップ回路（ＦＦ）、組み合わせ回路（ＣＯＭＢ）、クロック配線（ＣＬＫ２）、出力ポート（ＯＵＴ１，ＯＵＴ２，ＯＵＴ３）から構成される論理回路を含む。この論理回路は、同様に、演算ＬＳＩ（ＬＳＩ＿Ｂ）のプロセッシングユニット（ＰＵ１，ＰＵ２）に含まれる。
演算ＬＳＩ（ＬＳＩ＿Ａ）の論理回路は、クロック信号（ＣＬＫ１）に同期して動作する。クロック信号（ＣＬＫ１）の立ち上がり又は立ち下がりエッジにおいて、ＩＮ１〜ＩＮ３の信号がフリップフロップ回路にラッチされ、後段の組み合わせ回路に入力される。組み合わせ回路で演算された結果は、次のクロック信号の立ち上がり及び立ち下がりエッジにおいて、後段のフリップフロップ回路にラッチされ、演算ＬＳＩ（ＬＳＩ＿Ｂ）へシリコン貫通電極ＴＶＳＩＧを介して出力される。一方、演算ＬＳＩ（ＬＳＩ＿Ｂ）の論理回路は、クロック信号（ＣＬＫ２）に同期して動作する。クロック信号（ＣＬＫ２）の立ち上がり又は立ち下がりエッジにおいて、シリコン貫通電極ＴＶＳＩＧの信号がフリップフロップ回路にラッチされ、後段の組み合わせ回路に入力される。組み合わせ回路で演算された結果は、次のクロック信号の立ち上がり及び立ち下がりエッジにおいて、後段のフリップフロップ回路にラッチされ、その後段へ出力される。
本実施例では、異なるチップに形成されるＬＳＩ＿ＡとＬＳＩ＿Ｂの通信用論理回路に供給されるクロック信号ＣＬＫ１とＣＬＫ２が同期するように制御される。従って、オンチップの同期しているフリップフロップ間と同じようなデータの受け渡しが可能となり、通信レイテンシを削減可能となる。この結果、少ない処理単位のデータをＬＳＩ間でやり取りして、各ＬＳＩで演算を行うことが可能になる。
また、本実施例では、演算ＬＳＩ（ＬＳＩ＿Ａ）と演算ＬＳＩ（ＬＳＩ＿Ｂ）のフリップフロップ同士を貫通電極で接続する構成となっているため、その位置関係が丁度上下の位置にくることが重要となる。従って、演算ＬＳＩ（ＬＳＩ＿Ａ）及び演算ＬＳＩ（ＬＳＩ＿Ｂ）が同じ構成となっていれば、その位置関係は保たれるため、同種の演算ＬＳＩを積層することが望ましい。しかしながら、異なるチップに接続されるフリップフロップの位置を予め定めておく、又は、上述したようにインタポーザー等で位置のずれを修正することができることは言うまでもない。
ＬＳＩ間の通信及び演算が同期していた場合、細かい処理単位のデータをＬＳＩ間でやり取りすることが可能になる。例として、図４は、ＣＰＵのパイプライン処理を２個のＬＳＩで実施する場合を示したものである。パイプライン処理は、命令フェッチ（ＩＦ）、命令デコード（ＲＦ）、命令実行（ＥＸ）、オペランドフェッチ（ＭＥＭ）、ライトバック（ＷＢ）の５個の処理単位で構成されるとする。命令１（Ｉｎｓｔ１）のパイプライン処理は以下のようになる。ＩＦはＬＳＩ＿Ａで処理され、ＴＲ１のサイクルでＩＦの結果がＬＳＩ＿Ｂに転送され、ＲＦ、ＥＸがＬＳＩ＿Ｂで実施される。ＴＲ２のサイクルで、ＥＸの結果が、ＬＳＩ＿Ａに転送され、ＭＥＭ、ＷＢはＬＳＩ＿Ａで実施される。命令２（Ｉｎｓｔ２）以降も同様である。このように、ＬＳＩ間の通信及び演算が同期していた場合、細かい処理単位を複数ＬＳＩに分散させることができる。各ＬＳＩが個々の処理単位に特化していると、システム全体の演算スループットを向上できる。
図５は、動画のデコード処理を示したものであり、処理単位が図４のパイプライン動作よりも大きい例である。動画のデコード処理単位は、エンコードされたストリームデータをデコードするデコード（Ｄｅｃｏｄｅ）処理、色変換（Ｃｏｌｏｒ ｃｏｎｖｅｒｓｉｏｎ）処理、拡大縮小（Ｓｃａｌｉｎｇ）処理、ブレンド（Ｂｌｅｎｄ）処理から構成される。図５の例では、デコード処理と、色変換処理はＬＳＩ＿Ａで実施され、その結果が、ＬＳＩ＿Ｂに転送され、ＬＳＩ＿Ｂで拡大縮小処理、ブレンド処理が実施される。ここでは、動画のデコード処理を例として示したが、ＬＳＩ間の通信と演算の同期している場合の動作はこれに限定するものではなく、動画のエンコード処理や、画像処理にも応用できる。
図６には、本発明の第一の実施例に係るＬＳＩ間の通信と演算の同期を可能にする回路図を示す。図１の外部通信ＬＳＩと演算ＬＳＩが２枚積層された構成に特化して示している。各ＬＳＩには、水晶発振器クロック信号を逓倍するＰＬＬ、クロック信号を分配するクロックパルスジェネレータ、フリップフロップ回路が搭載される。演算ＬＳＩには、クロック位相比較器（ＣＭＰ）、ディレイコントローラ（Ｄｅｌａｙ＿ＣＴＬ）、ディレイチェイン（Ｄｅｌａｙ＿Ｃｈａｉｎ）が搭載される。位相比較器、ディレイコントローラ、ディレイチェインを合わせてＤＬＬ回路と呼ぶ。各ＬＳＩの通信及び演算を同期させるため、外部通信ＬＳＩから同期用基準クロック信号が貫通電極（ＴＶＣＬＫ）を介して、演算ＬＧＬＳＩ１、ＬＧＬＳＩ２のクロック位相比較器に入力される。外部通信ＬＳＩのＦＦ１から送信されるデータは、貫通電極（ＴＶＳＩＧ＿Ａ）を介して、演算ＬＳＩのフリップフロップ回路に入力される。ＬＧＬＳＩ２のＦＦ６から送信されるデータは、貫通電極（ＴＶＳＩＧ＿Ｂ）を介して、ＬＧＬＳＩ１と外部通信ＬＳＩのフリップフロップ回路に入力される。図６では、各ＬＳＩ回路間の通信にかかわるフリップフロップ回路のみ記載しており、組み合わせ回路や、他の回路ブロックについては図示していない。
本システムの動作について記載する。外部通信ＬＳＩとＬＧＬＳＩ１の通信及び演算が同期しているためには、ＦＦ１、ＦＦ２とＦＦ３、ＦＦ４に供給されるクロックの位相差が、ＬＧＬＳＩ１と外部通信ＬＳＩ間の配線ディレイ分ずれた状態である必要がある。また、外部通信ＬＳＩとＬＧＬＳＩ２の通信及び演算が同期しているためには、ＦＦ１、ＦＦ２とＦＦ５、ＦＦ６に供給されるクロックの位相差が、ＬＧＬＳＩ２と外部通信ＬＳＩ間の配線ディレイ分ずれた状態である必要がある。外部通信ＬＳＩからの同期用基準クロック信号が貫通電極（ＴＶＣＬＫ）を介して、ＬＧＬＳＩ１、ＬＧＬＳＩ２のクロック位相比較器に入力される。この時、ＬＧＬＳＩ１及び、ＬＧＬＳＩ２に入力される同期用クロック信号は各演算ＬＳＩと外部通信ＬＳＩの配線ディレイ分の位相差がずれた状態である。ＬＧＬＳＩ１、ＬＧＬＳＩ２の個々のクロック信号は、ＰＬＬ、ＣＰＧ、Ｄｅｌａｙ＿Ｃｈａｉｎを介して位相比較器に入力される。演算ＬＳＩ内部の個々のクロック信号の位相を、ＤＬＬで調整することで、外部通信ＬＳＩの同期用クロック信号と配線ディレイ分位相差がずれた状態に設定できる。この結果、外部通信ＬＳＩと、ＬＧＬＳＩ１、ＬＧＬＳＩ２の通信及び演算が同期する。ＬＧＬＳＩ１、ＬＧＬＳＩ２の通信及び演算が同期しているため、細かい処理単位を個々の演算ＬＳＩに分散させることができ、システム全体の演算スループットを向上できる。
本実施例では、水晶発信器（Ｃｒｙｓｔａｌ）からの基準クロック信号を、シリコン貫通電極を介して各演算ＬＳＩや外部通信ＬＳＩに供給している。このため、各ＬＳＩに分配される基準クロック信号は、シリコン貫通電極分の配線ディレイが含まれており、ＰＬＬ回路から出力されるクロック信号を利用すれば、各ＬＳＩ間を同期させることが可能になる。しかしながら、本実施例では、ＰＬＬの他にＤＬＬ回路を設け、かつ、他のＬＳＩの内部動作に用いられるクロック信号をＴＶＣＬＫを介して同期用基準クロック信号として受け取る構成としている。これは、クロックパルスジェネレータ等で発生する、プロセスばらつきやダイナミックノイズを原因とした各ＬＳＩ間のクロック位相差を抑制するためである。
図７には、本発明の第二の実施例に係る演算ＬＳＩ一形態が示される。ＬＳＩ３の特徴は、位相調整用のＤＬＬ回路が通信回路ブロックであるプロセッサユニット（ＰＵ１、ＰＵ２）毎に一つずつ搭載され、本ＤＬＬ回路により、外部基準クロック信号に同期したクロックを、プロセッサユニット（ＰＵ１、ＰＵ２）に供給できることである。この結果、図２の例と比較して、各プロセッサユニットの負荷に応じた周波数を設定できるようになり、消費電力低減が可能となる。一方、ＰＵ１とＰＵ２間、あるいは、ＰＵ１、ＰＵ２と、ＢＵＳ間のクロックは同期でなくなる。そのため、非同期通信回路ＡＳ１、ＡＳ２を経由して、夫々の回路ブロック間でデータを送受信することになる。具体的には、ＡＳ１は、ＰＵ１とＢＵＳとの非同期通信で、ＡＳ２は、ＰＵ２とＢＵＳとの非同期通信で使用される。
図８には、本発明の第三の実施例に係る演算ＬＳＩ間の通信と演算の同期を可能にする回路図を示す。外部通信ＬＳＩから供給される同期用基準クロック信号を常に送信し続ける場合、クロック信号のトグルによる配線容量充放電消費電力が増大する。そこで、本システムでは、通信時のみに同期用基準クロック信号を送信することで、同期用基準クロック送信電力を削減する。動作例として、外部通信ＬＳＩがＬＧＬＳＩ１に対してデータを送信したい場合と、ＬＧＬＳＩ１が外部通信ＬＳＩに対してデータ要求を行う場合がある。外部通信ＬＳＩがＬＧＬＳＩ１に対してデータを送信したい場合、クロックコントローラ（ＣＬＫ＿ＣＴＬ）がクロックイネーブル信号（ＣＬＫ＿ＥＮＬ）をアサートして、同期用基準クロックをＬＧＬＳＩ１に送信する。位相調整を実施するために数サイクル待った後、ＦＦ１からＦＦ３に対してデータを送信する。一方、ＬＧＬＳＩ１が外部通信ＬＳＩに対してデータ要求を行う場合は、ＬＧＬＳＩ１に備わるデータリクエストコントローラＤＲＥＱが、リクエスト用信号ＲＥＱ＿ＳＩＧをアサートする。この結果、データリクエストをキャッチしたＣＬＫ＿ＣＴＬがＣＬＫ＿ＥＮＬをアサートして、同期用基準クロックを送信開始する。その後の動作は前記と同様である。このように、本実施例では、通信時のみに同期用基準クロック信号を送信することで、同期用基準クロック送信電力を削減することが可能となる。
図９には、本発明の第四の実施例に係る演算ＬＳＩ間の通信と演算の同期を可能にする回路図を示す。第一の実施例と異なる点は、フリップフロップ間のデータ送信を隣接するＬＳＩ間のみで実施することである。このような構成の利点は、後に示すように貫通電極の本数を削減できることである。
第一の実施例では、図６で示したように、外部通信ＬＳＩのＦＦ１からは、ＬＧＬＳＩ１のＦＦ３、ＬＧＬＳＩ２のＦＦ５に対して直接データを送信できる。一方、本実施例では、図９に示すように、外部通信ＬＳＩから、ＬＧＬＳＩ２へのデータ送信を実施する場合、一旦ＬＧＬＳＩ１のフリップフロップ回路ＦＦ３でラッチし、その後、セレクタＳＥＬ１，フリップフロップ回路ＦＦ５を介して、ＬＧＬＳＩ２へ送信される。ＬＧＬＳＩ２への同期用基準クロック信号は、外部通信ＬＳＩに同期したＬＧＬＳＩ１のクロック信号をＬＧＬＳＩ２へ送信する。さて、第一の実施例では、データ送信を行うフリップフロップの数だけ、貫通電極が必要となる。そのため、例えば、ＬＧＬＳＩ１から外部通信ＬＳＩやＬＧＬＳＩ２に対してデータを送信する場合、図６には示されていない新たな貫通電極が必要となる。一方、本実施例の構成では、ＬＧＬＳＩ１からＬＧＬＳＩ２にデータを送信する場合、ＬＧＬＳＩ１の送信データをＩＮＳ１から入力し、セレクタＳＥＬ１を介してＦＦ５から、ＬＧＬＳＩ２へ送信することができる。或いは、ＩＮＳ２からデータを入力して、ＬＧＬＳＩ１から外部通信ＬＳＩにデータ送信することも可能である。つまり、本実施例の構成を取ることで、データ送信方向に対して、一本の貫通電極があればよく、第一の実施例の構成に対して貫通電極の本数を削減することが可能になる。
図１０には、本発明の第五の実施例に係る積層されたＬＳＩの一形態が示される。基本的には図１と同じ構成のため詳細な説明は省略するが、実施例１の図１との比較において、本実施例の特徴は、同期用クロック信号を、コイルによる誘導結合無線通信（ＷＬＩＣＬＫ）で実施することである。
図１１には、本発明の第五の実施例に係るＬＳＩ間の通信と演算の同期を可能にする回路図を示す。本発明の特徴は、同期用クロック信号の送信をコイルによる誘導結合無線通信で実施することである。この結果、位相比較起用のコンパレータを特別に設置する必要がなくなる。図１２及び図１３の波形図と合わせて動作を説明する。はじめに、外部通信ＬＳＩと、ＬＧＬＳＩ１のクロック位相がずれている場合の動作を、図１２の波形図を用いて記載する。外部通信ＬＳＩの基準クロック信号（ＳＩＧＡ）の立ち上がり立ち下りエッジにおいて、コイルに誘導起電力信号（ＳＩＧＢ）が発生する。一方、演算ＬＳＩの内部クロック信号（ＳＩＧＣ）に立ち上がり立ち下りエッジにおいても、コイルに誘導起電力信号（ＳＩＧＤ）が発生する。ここで、ＳＩＧＤの磁場の向きは、ＳＩＧＢと反対である。ＳＩＧＢ、ＳＩＧＤの磁場を位相比較用コイルで受信した時の誘導起電力信号がＳＩＧＥとなる。位相がずれているため、ＳＩＧＥには各クロックの立ち上がり立ち下がりエッジに応じた誘導起電力が発生する。この信号が、Ｄｅｌａｙ＿ＣＴＬに入力され、適正なディレイ段をＤｅｌａｙ＿Ｃｈａｉｎに設定し、各クロックに位相が合わされる。
図１３に、外部通信ＬＳＩと、ＬＧＬＳＩ１のクロック位相が合っている場合の波形図を示す。外部通信ＬＳＩの基準クロック信号（ＳＩＧＡ）の立ち上がり立ち下りエッジにおいて、コイルに誘導起電力信号（ＳＩＧＢ）が発生する。一方、演算ＬＳＩの内部クロック信号（ＳＩＧＣ）に立ち上がり立ち下りエッジにおいても、コイルに誘導起電力信号（ＳＩＧＤ）が発生する。ここで、ＳＩＧＤの磁場の向きは、ＳＩＧＢと反対である。ＳＩＧＢ、ＳＩＧＤの磁場を位相比較用コイルで受信した時の誘導起電力信号がＳＩＧＥとなる。位相が合っているため、各磁場がキャンセルされ、ＳＩＧＥには誘導起電力が発生しない。この結果を持って、Ｄｅｌａｙ＿ＣＴＬは位相が合ったことを判断する。本実施例では、同期用クロック信号の送信をコイルによる誘導結合無線通信で実施することで、位相比較起用のコンパレータを特別に設置する必要がなくなる。
以上、本発明の好適な実施例について説明したが、本発明は上記実施例に限定されるものではなく、本発明の精神を逸脱しない範囲内において、種々の設計変更をなし得ることは勿論である。
ＣＬＫ１，ＣＬＫ２，ＣＬＫ＿ＰＵ，ＣＬＫ＿ＢＵＳ，ＣＬＫ＿ＭＥＭＣ，ＣＬＫ＿ＰＥＲＩ，ＣＬＫ＿Ａ，ＣＬＫ＿Ｂ，ＣＬＫ＿Ｃ：クロック配線、ＩＮ１〜３：入力ポート、ＯＵＴ１〜３：出力ポート、ＦＦ，ＦＦ１〜１０：フリップフロップ回路、Ｃｏｍｂ：組み合わせ回路、ＰＬＬ：Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ、Ｃｒｙｓｔａｌ：外部水晶発振器、ＣＰＧ：クロックパルスジェネレータ、ＰＵ１〜２，ＰＵ＿Ａ，ＰＵ＿Ｂ：プロセッサユニット、ＳＩＡ，ＳＩＢ：接続配線、ＩＦ＿Ａ，ＩＦ＿Ｂ：外部インタフェース回路、ＩＦ＿ＡＢ：外部インタフェース配線、ＢＵＳ：バス、ＭＥＭＣ：メモリコントローラ、ＰＥＲＩ：周辺回路、ＳＩ１〜４：バス接続配線、ＬＳＩ１〜３，ＬＡＩ＿Ａ，ＬＳＩ＿Ｂ，ＬＧＬＳＩ１，ＬＧＬＳＩ２，ＬＧＬＳＩ３：演算ＬＳＩ、ＭＥＭＬＳＩ：メモリＬＳＩ、ＣＯＭＬＳＩ：外部通信ＬＳＩ、ＰＫＧＢ：パッケージ基板、ＳＹＳＢ：システムボード、ＴＶＳＩＧ，ＴＶＳＩＧ＿Ａ，ＴＶＳＩＧ＿Ｂ：信号用シリコン貫通電極、ＷＬＩＣＬＫ：クロック信号用コイル、ＴＶＣＬＫ：クロック信号用シリコン貫通電極、ＴＶＣＲＹ：基準クロック信号用シリコン貫通電極、ＴＶＰＷ：電源用シリコン貫通電極、Ｄｅｌａｙ＿Ｃｈａｉｎ：ディレイ段、Ｄｅｌａｙ＿ＣＴＬ：ディレイ段調整用コントローラ、ＳＩＧＡ〜ＳＩＧＦ：内部シグナル、ＳＥＬ１〜４：セレクタ、ＩＮＳ１〜４：内部信号、ＣＭＰ：位相比較器、ＤＲＥＱ：データリクエストコントローラ、ＲＥＱ＿ＳＩＧ：リクエスト用信号、ＣＬＫ＿ＣＴＬ：クロックコントローラ、ＣＬＫ＿ＥＮＬ：クロックイネーブル信号、ＡＳ１〜２：非同期通信回路、ＤＬＬ，ＤＬＬ１〜２：ディレイラインループ。
Claims (6)
- 第１クロック信号が供給される複数の第１フリップフロップと、前記複数の第１フリップフロップの間に接続される第１論理回路とを有する第１ＬＳＩと、
前記第１ＬＳＩとは異なるチップに形成され、第２クロック信号が供給される複数の第２フリップフロップと、前記複数の第２フリップフロップの間に接続される第２論理回路とを有する第２ＬＳＩとを具備し、
前記第１ＬＳＩと前記第２ＬＳＩは、一つの半導体パッケージ内に積層され、
前記第１ＬＳＩは、前記第１クロック信号に基づいて前記第２ＬＳＩにデータを送信し、
前記第２ＬＳＩは、前記第２クロック信号に基づいて前記第１ＬＳＩから送信されたデータを受信し、
前記第２クロック信号は、前記第１クロック信号と同期するように制御され、
前記第１ＬＳＩの前記第１クロック信号は、前記第２ＬＳＩを貫通して設けられ、前記第１、及び第２ＬＳＩを互いに電気的に接続するための第１貫通電極により、前記第２ＬＳＩに送信され、
前記第２ＬＳＩは、第１ＤＬＬ回路を有し、前記第１ＤＬＬ回路は、前記第１貫通電極を介して供給された前記第１クロック信号に基づいて前記第２クロック信号の位相を制御するものであり、
前記第１ＬＳＩは、前記第１ＬＳＩから前記第２ＬＳＩに対して送信する前記第１クロック信号を制御するクロックコントローラ回路を具備し、
前記クロックコントローラ回路は、前記第１ＬＳＩと前記第２ＬＳＩが通信を行うときのみ、前記第１クロック信号を送信することを特徴とする半導体装置。 - 請求項１において、
前記第２ＬＳＩの上方に配置され第３クロック信号が供給される複数の第３フリップフロップと、前記第３フリップフロップの間に接続される論理回路とを有する第３ＬＳＩを更に具備し、
前記第１貫通電極は、更に前記第３ＬＳＩを貫通し、前記第１、第２ＬＳＩ及び第３ＬＳＩを互いに電気的に接続し、前記第１ＬＳＩの前記第１クロック信号は、前記第１貫通電極により、前記第２ＬＳＩ及び第３ＬＳＩに送信され、
前記第３クロック信号は、前記第１クロック信号に同期するように制御されることを特徴とする半導体装置。 - 請求項１において、
前記第２ＬＳＩの上方に配置され、第３クロック信号が供給される複数の第３フリップフロップと、前記第３フリップフロップの間に接続される論理回路とを有する第３ＬＳＩと、
前記第２ＬＳＩ及び第３ＬＳＩを貫通して設けられ、第２ＬＳＩ及び第３ＬＳＩを互いに電気的に接続するための第２貫通電極とを更に具備し、
前記第２ＬＳＩの前記第２クロック信号は、前記第２貫通電極により、前記第３ＬＳＩに送信され、
前記第３クロック信号は、前記第２クロック信号に同期するように制御されることを特徴とする半導体装置。 - 請求項３記載において、
前記第１ＬＳＩから前記第３ＬＳＩへのデータ送信は、前記複数の第２フリップフロップの一部を介して行われることを特徴とする半導体装置。 - 請求項１において、
前記第１ＬＳＩは、前記第１クロック信号を送信する第１無線通信回路をさらに有し、
前記第２ＬＳＩは、前記第１クロック信号を受信する第２無線通信回路をさらに有することを特徴とする半導体装置。 - 請求項５において、
前記第２ＬＳＩは、前記第２クロック信号を送信する第３無線通信回路を更に有し、
前記第１無線通信回路は、前記第１クロック信号に対応した第１磁場を生成することで前記第１クロック信号を送信し、
前記第２無線通信回路は、前記第２クロック信号に対応した第２磁場を生成することで前記第２クロック信号を送信し、
前記第２無線通信回路は、前記第１磁場及び前記第２磁場の両方を受けて、誘導起電力信号を生成することで、前記第１クロック信号及び前記第２クロック信号の位相差を比較することを特徴とする半導体装置。
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