JP5258343B2 - 半導体装置及び半導体集積回路 - Google Patents
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Description
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
実施の形態について更に詳述する。以下、本発明を実施するための形態を図面に基づいて詳細に説明する。なお、発明を実施するための形態を説明するための全図において、同一の機能を有する要素には同一の符号を付して、その繰り返しの説明を省略する。
2 パッケージボード(PKG)
3,4 半導体集積回路(LSI1,LSI2)
5 送信回路(IDTX)
6 受信回路(IDRX)
7 送信回路(IDTX)
8 受信回路(IDRX)
10 プロセッシングユニット(PU)
11 制御回路(3DC)
12 周辺回路(PHR)
15 インタコネクト回路(ONCIC)
16 PLL回路
18 処理回路
20 ターゲットポート(TGPT)
21 記憶回路(DLCR)
22 パターン発生回路(PTGEN)
23 エラー判定回路(ERRCT)
24 セレクタ(SEL1)
25 エラー検出回路(EDC)
30 クロック送信用の無線通信アンテナ
31 送信ドライバ(IDTXC)
32 データ送信用の無線通信アンテナ
33 送信ドライバ(IDTXD)
24 可変遅延回路(XTDLC)
35 可変遅延回路(TXDLD)
36 データレジスタ(FF)
40 クロック受信用の無線通信アンテナ
41 受信ドライバ
42 データ受信用の無線通信アンテナ
45 可変遅延回路
50 ダイレクト返信パスを選択するセレクタ(SEL2)
51 記憶回路(TMDR)
Claims (16)
- 積層され相互に無線通信が可能な一対の第1半導体集積回路と第2半導体集積回路とを含む半導体装置であって、
前記第1半導体集積回路は、送信データを無線により前記第2半導体集積回路に送信すると共に書き換え可能な制御データに基づいて無線による送信タイミングが調整可能にされる第1送信回路と、無線によりデータを前記第2半導体集積回路から受信すると共に書き換え可能な制御データに基づいて無線による受信タイミングが調整可能にされる第1受信回路と、前記第1送信回路から前記第2半導体集積回路に送信したデータに応答して前記第2半導体集積回路が送信して前記第1受信回路で受信したデータと前記送信したデータとの比較結果に基づき前記第1送信回路と前記第1受信回路のタイミング調整を行う制御回路と、を有し、
前記第2半導体集積回路は、送信データを無線により前記第1半導体集積回路に送信すると共に無線による送信タイミングが固定されている第2送信回路と、無線によりデータを前記第1半導体集積回路から受信すると共に無線による受信タイミングが固定されている第2受信回路と、を有する、半導体装置。 - 前記第1送信回路は、送信クロック信号と共に当該クロック信号に同期してデータを送信し、可変遅延回路に設定される制御データの値に従って、前記送信クロック信号及びデータの送信タイミングが調整され、
前記第1受信回路は、クロック信号を受信すると共に受信したクロック信号に同期してデータを受信し、可変遅延回路に設定される制御データの値に従って受信クロックによるデータ受信タイミングが調整される、請求項1記載の半導体装置。 - 前記第1送信回路において、前記送信クロック信号とデータの送信タイミングは個別に調整可能にされる、請求項2記載の半導体装置。
- 前記制御回路はプロセッサユニットであり、前記プロセッサユニットは、前記第1送信回路から送信する送信データを書き込み、前記第1受信回路で受信した受信データを読み込む、請求項1記載の半導体装置。
- 前記プロセッサユニットは、パワーオンリセットによる初期化動作において、並びに、通信エラー発生時に、前記タイミング調整を行う、請求項4記載の半導体装置。
- 送信データとこれに対応する期待値データとを順次生成するパターンジェネレータと、パターンジェネレータから発生された送信データの送信に応答して返された受信データと対応する期待値でデータとの一致を判定してその結果を蓄える判定回路と更に有する、請求項1記載の半導体装置。
- 前記判定回路は不一致の判定結果の回数を蓄える、請求項6記載の半導体装置。
- 前記制御回路は、前記判定回路に蓄えられた判定結果を読出し可能なプロセッサユニットである、請求項6記載の半導体装置。
- 前記プロセッサユニットは、パワーオンリセットによる初期化動作において、並びに、通信エラー発生時に、前記タイミング調整を行う、請求項8記載の半導体装置。
- 前記第2半導体集積回路は、前記第2受信回路で受信した受信データが入力される内部回路と、前記内部回路から出力される内部データと前記受信データのいずれを前記第2送信回路から送信するかを選択可能なセレクタと、を有する、請求項1記載の半導体装置。
- 前記第1半導体集積回路は、前記第1送信回路から前記第2半導体集積回路に送信したデータと前記第2半導体集積回路が送信して前記第1受信回路で受信したデータとを比較結果し、不一致の場合には前記第1送信回路の送信タイミングと前記第1受信回路の受信タイミングの少なくとも一方を調整し、前記送信と前記受信と前記比較とを前記比較結果が一致するまで繰り返す、請求項1記載の半導体装置。
- 前記第1半導体集積回路は、前記比較結果が一致した場合、前記前記第1送信回路から前記第2半導体集積回路に送信するデータの値を変化させながら、前記比較結果が一致した回数が所定回数を超えるまで、前記送信と前記受信と前記比較とを繰り返す、請求項11記載の半導体装置。
- 前記第1半導体集積回路は、パワーオンリセットによる初期化動作において、並びに、通信エラー発生時に、前記タイミング調整を行う、請求項11記載の半導体装置。
- 積層され相互に無線通信が可能な一対の第1半導体集積回路と第2半導体集積回路とを含む半導体装置であって、
前記第1半導体集積回路は、プロセッサユニットと、無線通信インタフェース回路とを有する半導体集積回路であって、
前記無線通信インタフェース回路は、送信データを無線により送信する共に書き換え可能に設定される制御データに基づいて無線による送信タイミングが調整可能にされる第1送信回路と、無線によりデータを受信すると共に書き換え可能に設定される制御データに基づいて無線による受信タイミングが調整可能にされる第1受信回路とを有し、
前記プロセッサユニットは、前記第1送信回路から送信したデータに応答して外部から返されて前記第1受信回路で受信したデータの正否に基づき前記第1送信回路と第1受信回路のタイミング調整を行い、
前記第2半導体集積回路は、送信データを無線により前記第1半導体集積回路に送信すると共に無線による送信タイミングが固定されている第2送信回路と、無線によりデータを前記第1半導体集積回路から受信すると共に無線による受信タイミングが固定されている第2受信回路と、前記第2受信回路で受信したデータを書き込み、読み出したデータを前記第2送信回路を介して出力するメモリを有する、半導体装置。 - 前記送信回路は、送信クロック信号と共に当該クロック信号に同期してデータを送信し、可変遅延回路に設定される制御データの値に従って、前記送信クロック信号及びデータの送信タイミングが調整され、
前記受信回路は、クロック信号を受信すると共に受信したクロック信号に同期してデータを受信し、可変遅延回路に設定される制御データの値に従って受信クロックによるデータ受信タイミングが調整される、請求項14記載の半導体装置。 - 前記第1半導体集積回路は、前記第1送信回路から前記第2半導体集積回路に送信したデータと前記第2半導体集積回路が送信して前記第1受信回路で受信したデータとを比較結果し、不一致の場合には前記第1送信回路の送信タイミングと前記第1受信回路の受信タイミングの少なくとも一方を調整し、前記送信と前記受信と前記比較とを前記比較結果が一致するまで繰り返す、請求項15記載の半導体装置。
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