JP4677598B2 - 電子回路 - Google Patents

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Description

本発明は、ＩＣ（Integrated Circuit）ベアチップやＰＣＢ（プリント基板）などの基板間の通信を好適に行うことができる電子回路に関する。
本発明者らは、チップを３次元実装し、チップ間を誘導性結合により電気的に接続する方法によって、ＬＳＩ（Large Scale Integration）の１パッケージに複数のベアチップを封入するシステムインパッケージ（SiP）を実現することを提案している（特許文献１参照）。
図３は、先願発明の電子回路の構成を示す図である。この電子回路は、第１〜第３ＬＳＩチップ３１ａ〜３１ｃから成る。ＬＳＩチップが３層にスタックされ、３チップにまたがるバスを形成する例である。すなわち、３者間（３つのＬＳＩチップ間）で互いに通信可能な１つの通信チャネルを構成している。第１〜第３ＬＳＩチップ３１ａ〜３１ｃが縦に積まれ、各チップは接着剤で互いに固定されている。第１〜第３ＬＳＩチップ３１ａ〜３１ｃ上には、それぞれ、送信に用いる第１〜第３送信コイル３３ａ〜３３ｃが配線により形成され、また、それぞれ、受信に用いる第１〜第３受信コイル３５ａ〜３５ｃが配線により形成される。これら３ペアの送受信コイル３３、３５の開口の中心が一致するように、第１〜第３ＬＳＩチップ３１ａ〜３１ｃ上で配置されている。これにより、３ペアの送受信コイル３３、３５は誘導性結合を形成し、通信が可能となる。第１〜第３送信コイル３３ａ〜３３ｃにはそれぞれ第１〜第３送信回路３２ａ〜３２ｃが接続され、第１〜第３受信コイル３５ａ〜３５ｃにはそれぞれ第１〜第３受信回路３４ａ〜３４ｃが接続される。送受信コイル３３、３５は、プロセス技術の多層配線を利用し、通信に許される面積内で、３次元的に１回巻き以上のコイルとして実装される。送受信コイル３３、３５には、通信に最適な形状が存在し、最適なまき数、開口、線幅をとる必要がある。一般的に、送信コイル３３が受信コイル３５より小さい。
図４は、先願発明の電子回路に用いる送信回路の構成例を示す図である。この送信回路は、遅延バッファ４１、及びトランジスタＴ７〜Ｔ１０から成る。トランジスタＴ７とトランジスタＴ８、及び、トランジスタＴ９とトランジスタＴ１０がそれぞれＣＭＯＳ（Complementary Metal Oxide Semiconductor）構造のインバータを形成して、バッファとして機能し、送信コイル４２を駆動する。入力される送信データＴｘｄａｔａがローからハイになると、トランジスタＴ７、Ｔ８で反転して送信コイル４２に電流ＩＴを流し、遅延バッファ４１で遅延されて、トランジスタＴ９、Ｔ１０で反転して送信コイル４２の電流ＩＴを止める。これにより送信コイル４２に三角波形状のパルス電流を流す。送信データＴｘｄａｔａがハイからローになると、送信コイル４２に逆極性の三角波形状のパルス電流を流す。
特願２００４−０３７２４２
しかし、上記の送信回路の場合には、送信コイル４２に三角波形状のパルス電流を流すために送信コイル４２の両端にバッファを接続して、更にそれらを時間的にずらして動作させるための遅延バッファ４１を設けているために、回路規模が大きく、更に回路規模が大きいためにそれらの回路で消費される電力も大きくなってしまう。
また、受信コイルにおける起電力を大きくするためには送信コイル４２に流すパルス電流を直線状にすることが望ましいのであるが、送信コイル４２のインダクタンスによる遅延効果によって流すパルス電流がなだらかになってしまい、結果として送信回路には高電圧の電源が必要になる。
本発明は、上記問題点に鑑み、基板間通信を誘導性結合によって実現する場合に、送信回路を簡潔にして、なおかつ低電圧駆動及び低消費電力を実現することができる電子回路を提供することを目的とする。
本発明の電子回路は、送信するディジタル信号の値に応じて第１基準電位又は該第１基準電位と異なる第２基準電位を出力する選択回路と、該選択回路の出力と前記第１基準電位との間に、前記ディジタル信号の値が変化して選択回路が第２基準電位を出力するときに充電され前記ディジタル信号の値が変化して選択回路が第１基準電位を出力するときに放電されるコンデンサと基板上の配線により形成される送信コイルとを直列に接続して有する第１基板と、基板上の配線により前記送信コイルと対応する位置に形成され前記送信コイルと誘導結合して前記ディジタル信号を受信する受信コイルを有する第２基板とを備える。
また、前記選択回路は、ＣＭＯＳ構造のトランジスタから成ることで、消費電力を少なくし、動作を高速にすることができる。
本発明によれば、基板間通信を誘導性結合によって実現する場合に、送信回路を簡潔にして、なおかつ低電圧駆動及び低消費電力を実現することができる。
以下、添付図面を参照しながら本発明を実施するための最良の形態について詳細に説明する。
図１は、本発明の実施例による電子回路における送信回路の構成を示す図である。この送信回路は、ＮＯＴ１１、ＮＡＮＤ１２、ＮＯＲ１３、トランジスタＴ１、Ｔ２、及びコンデンサ１５から成り、送信コイル１４を駆動する。トランジスタＴ１、Ｔ２は、従来技術として説明したトランジスタＴ７、Ｔ８と同一のものであり詳しい説明は省略する。信号Ｔｘ／バー（Ｒｘ）は、この通信チャネルに関してこのチップが送信していない時には受信しているものであることを想定して、送信している時にはハイ、受信している時にはローである信号である。これによりこのチップが送信していない時（この実施例では、すなわち、受信している時）には、信号Ｔｘ／バー（Ｒｘ）はローであるので、ＮＯＴ１１の出力はハイ、ＮＡＮＤ１２の出力はハイ、ＮＯＲ１３の出力はローとなって、トランジスタＴ１、Ｔ２をオフにして、送信コイル１４を開放状態にする。これにより閉じた送信コイル１４が、受信中の磁束の変化に対して干渉することを抑止する。コンデンサ１５はＭＯＳトランジスタの容量性を用いることで、簡易に製造することができる。送信の時、すなわち、Ｔｘ／バー（Ｒｘ）がハイである時に、入力される送信データＴｘｄａｔａがローからハイになると、トランジスタＴ１はオフからオンになると共に、トランジスタＴ２はオンからオフになり、送信コイル１４には電流ＩＴが流れコンデンサ１５を充電する。コンデンサ１５が十分に充電されると電流ＩＴは止まり、結局、送信コイル１４には三角波形状のパルス電流が流れることになる。つぎに、送信データＴｘｄａｔａがハイからローになると、トランジスタＴ１はオンからオフになると共に、トランジスタＴ２はオフからオンになり、送信コイル１４には電流ＩＴが逆に流れコンデンサ１５を放電する。コンデンサ１５が十分に放電されると電流ＩＴは止まり、送信コイル１４には逆極性の三角波形状のパルス電流が流れることになる。この実施例の場合、逆極性のパルス電流を流すのにコンデンサ１５の放電を用いていて、電源電流を用いていないので、節電ができる。また、遅延バッファ４１を割愛でき、送信コイル１４を駆動する２つのバッファ（Ｔ７〜Ｔ１０）を１つ（Ｔ１、Ｔ２）にできるので、さらに節電ができる。また、コイルを介してコンデンサを充放電する場合の充放電電流は線形性がよいので、小さな電流で送信コイル１４から大きな信号を送信することができ、この点でも節電ができると共に低電圧駆動ができる。
図２は、各部の電圧及び電流を示す図である。送信回路２１、送信コイル２２、受信コイル２３、受信回路２４、及び電流計２５において、図２(a)は従来の送信回路の場合の、そして、図２(b)は本実施例の場合の、送信回路２１の入力である送信データＴｘｄａｔａ、送信コイル２２の電流ＩＴ、受信コイル２３間の電圧ＶＲ、及び送信回路２１に流れる電源電流ＩＳＳを示す。送信データＴｘｄａｔａがローからハイになった後、従来の図２(a)では電流ＩＴがゆるやかに立ち上がり、ゆるやかに立ち下がるのに対して、本実施例の図２(b)では直線的に立ち上がり、直線的に立ち下がるため、小さな電流ＩＴで済む。それでも、従来の図２(a)と比べて本実施例の図２(b)では、受信コイル２３間の電圧ＶＲのピーク値が大きく、送信回路２１の電源電流ＩＳＳの量は極めて少なくて済むことが分かる。送信データＴｘｄａｔａがハイからローになった場合には、従来の図２(a)と比べて本実施例の図２(b)では、送信回路２１の電源電流ＩＳＳの量がほとんどないことが分かる。
以上のとおり、本実施例の場合には、(1).送信データＴｘｄａｔａがハイからローになった場合に送信回路２１の電源電流をほとんど流さず、(2).送信コイル２２に流れる電流の線形性がよく、(3).回路規模が小さいために更に節電できる。
なお、本発明は上記実施例に限定されるものではない。
ＮＯＴ１１、ＮＡＮＤ１２、及びＮＯＲ１３は、閉じた送信コイル１４が他の基板から受信中の磁束の変化に対して干渉することを抑止するためのものであるので、これを問題としなければ割愛することができる。
トランジスタＴ１、Ｔ２は、送信コイル１４の一端を２つの電位に選択的に接続する選択回路の構成の例を示したもので、この選択回路の機能を有する他の任意の回路を用いることができる。
送信コイル１４とコンデンサ１５とは直列に接続されていれば、その位置を入れ換えても構わない。
本発明の実施例による電子回路における送信回路の構成を示す図である。 各部の電圧及び電流を示す図である。 先願発明の電子回路の構成を示す図である。 先願発明の電子回路に用いる送信回路の構成例を示す図である。
符号の説明
１１ ＮＯＴ
１２ ＮＡＮＤ
１３ ＮＯＲ
１４ 送信コイル
１５ コンデンサ
２１ 送信回路
２２ 送信コイル
２３ 受信コイル
２４ 受信回路
２５ 電流計
３１ ＬＳＩチップ
３２ 送信回路
３３ 送信コイル
３４ 受信回路
３５ 受信コイル
４１ 遅延バッファ
４２ 送信コイル
Ｔ１、Ｔ２、Ｔ７〜Ｔ１０ トランジスタ
Ｔｘｄａｔａ 送信データ

Claims (2)

  1. 送信するディジタル信号の値に応じて第１基準電位又は該第１基準電位と異なる第２基準電位を出力する選択回路と、該選択回路の出力と前記第１基準電位との間に、前記ディジタル信号の値が変化して選択回路が第２基準電位を出力するときに充電され前記ディジタル信号の値が変化して選択回路が第１基準電位を出力するときに放電されるコンデンサと基板上の配線により形成される送信コイルとを直列に接続して有する第１基板と、
    基板上の配線により前記送信コイルと対応する位置に形成され前記送信コイルと誘導結合して前記ディジタル信号を受信する受信コイルを有する第２基板と
    を備えることを特徴とする電子回路。
  2. 前記選択回路は、ＣＭＯＳ構造のトランジスタから成ることを特徴とする請求項１記載の電子回路。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006173986A (ja) 2004-12-15 2006-06-29 Keio Gijuku 電子回路
JP4784773B2 (ja) * 2005-09-02 2011-10-05 日本電気株式会社 伝送方法、インターフェース回路、半導体装置、半導体パッケージ、半導体モジュールおよびメモリモジュール
JP5187310B2 (ja) * 2007-09-12 2013-04-24 日本電気株式会社 データ伝送装置およびデータ伝送方法
KR101495823B1 (ko) 2007-11-26 2015-02-25 각고호우징 게이오기주크 전자회로
JP5600237B2 (ja) 2008-02-02 2014-10-01 学校法人慶應義塾 集積回路
JP5258343B2 (ja) 2008-03-27 2013-08-07 ルネサスエレクトロニクス株式会社 半導体装置及び半導体集積回路
JP5475962B2 (ja) 2008-04-28 2014-04-16 学校法人慶應義塾 電子回路
JP5252486B2 (ja) 2008-05-14 2013-07-31 学校法人慶應義塾 インダクタ素子、集積回路装置、及び、三次元実装回路装置
JP5671200B2 (ja) 2008-06-03 2015-02-18 学校法人慶應義塾 電子回路
JP4982778B2 (ja) 2008-07-04 2012-07-25 学校法人慶應義塾 電子回路装置
JP5325495B2 (ja) 2008-08-12 2013-10-23 学校法人慶應義塾 半導体装置及びその製造方法
JP5433199B2 (ja) 2008-10-21 2014-03-05 学校法人慶應義塾 電子回路
JP5326088B2 (ja) 2008-10-21 2013-10-30 学校法人慶應義塾 電子回路と通信機能検査方法
JP5283075B2 (ja) 2008-12-26 2013-09-04 学校法人慶應義塾 電子回路
JP5395458B2 (ja) 2009-02-25 2014-01-22 学校法人慶應義塾 インダクタ素子及び集積回路装置
JP5374246B2 (ja) 2009-06-12 2013-12-25 学校法人慶應義塾 密封型半導体記録媒体及び密封型半導体記録装置
JP5635759B2 (ja) 2009-10-15 2014-12-03 学校法人慶應義塾 積層半導体集積回路装置
JP5750031B2 (ja) 2010-11-19 2015-07-15 株式会社半導体エネルギー研究所 電子回路及び半導体装置
US9431168B2 (en) * 2012-06-13 2016-08-30 Advanced Micro Devices, Inc. Contactless interconnect
US9509375B2 (en) * 2013-08-01 2016-11-29 SK Hynix Inc. Wireless transceiver circuit with reduced area

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5701037A (en) * 1994-11-15 1997-12-23 Siemens Aktiengesellschaft Arrangement for inductive signal transmission between the chip layers of a vertically integrated circuit
JPH08149054A (ja) * 1994-11-25 1996-06-07 Japan Aviation Electron Ind Ltd 非接触コネクタ、このコネクタを使用する信号送受信方法およびこの方法を実施する装置
JPH09171541A (ja) * 1995-12-19 1997-06-30 Tokimec Inc 通信装置
JP3258923B2 (ja) * 1997-02-26 2002-02-18 株式会社東芝 半導体集積回路装置
FR2791493B1 (fr) * 1999-03-25 2001-06-08 Inside Technologies Circuit d'emission/reception de donnees par couplage inductif
JP3575340B2 (ja) * 1999-07-28 2004-10-13 株式会社日本自動車部品総合研究所 Ａｓｋ変調波を用いた送信機
US6807109B2 (en) * 2001-12-05 2004-10-19 Renesas Technology Corp. Semiconductor device suitable for system in package

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Publication number Publication date
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