JP5283075B2 - 電子回路 - Google Patents

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Description

本発明は、積層実装されるＩＣ（Integrated Circuit）ベアチップなどのチップ間の通信を好適に行うことができる電子回路に関する。
本発明者らは、ＬＳＩ（Large Scale Integration）チップのチップ上の配線により形成されるコイルを介して積層実装されるチップ間で誘導結合による通信を行う電子回路を提案している（特許文献１〜１１、非特許文献１〜３参照。）。
特に、特許文献１０において、メモリアレイの領域の金属配線層にほとんど使われていないものがある点に着目して、その従来は使われていなかった金属配線層を使ってコイルを形成することによってコイルを効率よく配置することを提案している。
図１３は、特許文献１０において提案した電子回路の構成を示す図である。図１３(a)は平面図であり、図１３(b)は図１３(a)のＢＢ'線における断面図である。図は積層実装される電子回路の内の１つのＬＳＩチップについて示している。ＬＳＩチップは、メモリアレイ１１、例えばデコーダである周辺回路１２、及び例えばセンスアンプである周辺回路１３から成る。メモリアレイ１１には、多くのワード線１４及びビット線１５が高密度に配置され、それらの交点にはメモリセル１６が配置される。ワード線１４によってメモリセル行を選択し、ビット線１５によって信号を書き込み又は読み出す。図ではワード線１４、ビット線１５、及びメモリセル１６をそれぞれ１つずつ示した。このメモリアレイ１１の領域に、送受信器２１に接続され、誘導結合による通信を行うためのコイル２２を配置する。コイル２２は、ワード線１４及びビット線１５とは異なる金属配線層を用いて形成する。その際に、コイル２２の形状を多角形、ここでは例えば四角形として、その各辺がワード線１４及びビット線１５に対して平行でないように配置する。これにより、コイル２２とワード線１４及びビット線１５との容量結合及び磁界結合を小さくすることができる。
図は、メモリアレイ１１とロジック回路４５を有する標準的なＬＳＩチップを示しており、半導体基板４１の上に３層の金属配線層４２〜４４が積層されている。第１層の金属配線層４２によってワード線１４を形成し、第２層の金属配線層４３によってビット線１５を形成し、第３層の金属配線層４４によってコイル２２を形成している。周辺回路１２、１３やロジック回路４５には３層以上の金属配線層が使われるが、メモリアレイ１１にはほとんど２層しか使われないので、その領域の使われていない金属配線層を使ってコイル２２を形成している。
特開２００５−２２８９８１号公報 特開２００５−３４８２６４号公報 特開２００６−０５０３５４号公報 特開２００６−０６６４５４号公報 特開２００６−１０５６３０号公報 特開２００６−１７３９８６号公報 特開２００６−１７３４１５号公報 特願２００７−３０５１４３（平成１９年１１月２６日出願） 特願２００８−０２３３９７（平成２０年 ２月 ２日出願） 特願２００８−１１７５３２（平成２０年 ４月２８日出願） 特願２００８−１４６２４８（平成２０年 ６月 ３日出願） D. Mizoguchi et al, "A1.2Gb/s/pin Wireless Superconnect based on Inductive Inter-chip Signaling(IIS)," IEEE International Solid-State Circuits Conference (ISSCC’04),Dig. Tech. Papers, pp. 142-143, 517, Feb. 2004. N. Miura et al, "Analysisand Design of Transceiver Circuit and Inductor Layout for Inductive Inter-chipWireless Superconnect," Symposium on VLSI Circuits, Dig. Tech. Papers, pp.246-249, Jun. 2004. N. Miura et al, "CrossTalk Countermeasures in Inductive Inter-Chip Wireless Superconnect," inProc. IEEE Custom Integrated Circuits Conference (CICC'04), pp. 99-102, Oct.2004.
しかし、メモリアレイの領域に重ねて誘導結合による通信を行うためのコイルを配置すると、メモリアレイの配線の信号がコイルに干渉するために、コイルによる通信においてＳＮ比が劣化してしまう。また、逆にコイルの信号がメモリアレイの配線に干渉するために、メモリの書き込み又は読み出しの信頼性が低くなってしまう。
本発明は、上記問題点に鑑み、メモリアレイの領域に重ねて誘導結合による通信を行うためのコイルアンテナを配置しても、メモリアレイの配線とコイルアンテナによる通信との干渉がほとんど生じないようにコイルアンテナを配置させた電子回路を提供することを目的とする。
請求項１記載の本発明の電子回路は、基板上に、情報を記憶するメモリアレイと、該メモリアレイが存在する領域に重ねて金属配線層により形成されているコイルアンテナとを有し、前記コイルアンテナを形成する金属配線層の上又は下に隣接する金属配線層で形成されている配線と前記コイルアンテナとが平面図上で交差する位置が、前記コイルアンテナの両端子からの配線長が互いに等しい一対の位置からなることを特徴とする。
また、請求項２記載の本発明の電子回路は、前記コイルアンテナと交差する前記配線は、前記メモリアレイのビット線、ワード線又はカラム選択線であることを特徴とする。
また、請求項３記載の本発明の電子回路は、前記コイルアンテナには、該コイルアンテナによって受信する信号を増幅する差動増幅器が接続されていることを特徴とする。
また、請求項４記載の本発明の電子回路は、前記コイルアンテナに接続され、該コイルアンテナの中央の電位を所定の電位に保持しつつ、送信データに従って該コイルアンテナに流れる電流を駆動する送信器を備えることを特徴とする。
本発明によれば、メモリアレイの領域に重ねて誘導結合による通信を行うためのコイルアンテナを配置しても、メモリアレイの配線からコイルアンテナへの干渉はコイルアンテナの両端において同相かつ同じ大きさになるので、差動増幅器によって除去することができる。また、逆にコイルアンテナの信号がメモリアレイの配線に干渉することを抑止することができる。
以下、添付図面を参照しながら本発明の好適な実施の形態について詳細に説明する。
図２は、特許文献１において提案したコイルアンテナとメモリアレイの配線との関係を示す図である。図２(a)は、コイルアンテナとメモリアレイの配線との関係を示す平面図であり、図２(b)は、伸展した場合のコイルアンテナを示す図である。図２(a)のａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ、１、２、３、４と図２(b)のａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ、１、２、３、４とはコイル２２の対応する位置を示す。図１３に示したように、ビット線１５は、第２層の金属配線層４３によって形成され、コイル２２は、第３層の金属配線層４４によって形成されている。図２には示していないが、第１層の金属配線層４２によってワード線１４が形成されており、更にカラム選択線が配置されることもあり、この場合に、カラム選択線は第２層の金属配線層４３によって形成され配置される。
ここで、メモリアレイの配線からコイルアンテナへの干渉を考察する。第１層のワード線１４と第３層のコイル２２との間には、高密度に配置された第２層のビット線１５があることで両層間の電界が遮断されるために、ワード線１４からコイル２２への干渉ノイズの発生は比較的小さい。このため、第３層のコイル２２に最も近い第２層のビット線１５がコイル２２に対する干渉ノイズの原因として支配的となる。
図２において、例えばビット線１５にローからハイに変化する電圧信号が生じたとき、コイル２２上の交差点１、２、３、４においても、容量結合でローからハイに変化する電圧信号がノイズとして発生する。交差点１と２はコイル２２の２つの端子ａ、ｇからの配線長が互いに等しい一対の位置にあるので、この位置で発生するノイズは、コイル２２の２つの端子ａ、ｇにおいて同相かつ同じ大きさのノイズとなり、コイル２２の２つの端子ａ、ｇに接続された受信器において、差動増幅器によって除去することができる。ところが、コイル２２の両端子からの配線長が互いに等しい一対の位置にない交差点３と４において重畳したノイズは、コイル２２のインダクタンス、寄生容量及び抵抗分を考慮すると、コイル２２の２つの端子ａ、ｇに異なる時刻に到達する異なる大きさのノイズとなり、差動増幅器でこのノイズを除去することはできない。その結果、受信器のＳＮ比を劣化させ、誤動作の確率を高める原因となる。
図１は、本発明の実施例１によるコイルアンテナとメモリアレイの配線との関係を示す図である。図１(a)は、コイルアンテナとメモリアレイの配線との関係を示す平面図であり、図１(b)は、伸展した場合のコイルアンテナを示す図である。図１(a)のａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ、１、２と図１(b)のａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ、１、２とはコイル２２の対応する位置を示す。本実施例は、コイル２２を形成する配線層に最も近い配線層の配線であるビット線１５がコイル２２と平面図上で交差する交差点１、２がコイル２２のからの配線長が互いに等しい一対の位置にあるように、コイル２２を配置するものである。ビット線１５は多くのものが高密度に配置されるが、そのいずれのビット線１５についても、コイル２２との交差点はコイル２２の両端子からの配線長が互いに等しい一対の位置にある。このため、この位置で発生するノイズは、コイル２２の２つの端子ａ、ｇにおいて同相かつ同じ大きさのノイズとなり、コイル２２の２つの端子ａ、ｇに接続された受信器において、差動増幅器によって除去することができる。
図２の場合はコイルの両端に０.６ｍＶの差動ノイズが発生するが、図１の場合は差動ノイズが０.１ｍＶに小さくなることが、シミュレーションで確認できる。
（シミュレーション条件）
コイル一辺の長さ：２６０μｍ
巻き数：１巻き
コイルの線幅：１.６μｍ
コイルの線間隔：１.６μｍ
ビット線の長さ：１ｍｍ
ビット線信号の立ち上がり時間：１５０ｐｓ
図３は、本発明の実施例１による電子回路の全体構造を示す平面図である。ここでは電子回路の例として１つのチップ１００を示す。チップ１００は、送受信器２１、コイル２２、ワード線１４及びビット線１５を有するメモリアレイ３１、及びロジック回路４５から成る。
図５は、他の本発明によらないコイルアンテナとメモリアレイの配線との関係を示す図である。図５(a)は、コイルアンテナとメモリアレイの配線との関係を示す平面図であり、図５(b)は、伸展した場合のコイルアンテナを示す図である。図５(a)のａ、ｂ、ｃ、ｄ、１、２、３、４、５、６、７、８と図２(b)のａ、ｂ、ｃ、ｄ、１、２、３、４、５、６、７、８とはコイル２４の対応する位置を示す。この例は、コイルを２回巻きした場合を示している。ビット線１５とコイル２４との交差点１、２、５、６と交差点ａ、ｂ、ｃ、ｄ、３、４、７、８はコイル２４の両端子からの配線長が互いに等しい一対の位置からなるものではないので、ビット線１５からコイル２４に対する干渉ノイズはコイル２４の両端において異なる大きさのノイズとなり、差動増幅器でこのノイズを除去することはできない。
図４は、本発明の実施例２によるコイルアンテナとメモリアレイの配線との関係を示す図である。図４(a)は、コイルアンテナとメモリアレイの配線との関係を示す平面図であり、図４(b)は、伸展した場合のコイルアンテナを示す図である。図４(a)のａ、ｂ、ｃ、ｄ、１、２、３、４、５、６、７、８と図４(b)のａ、ｂ、ｃ、ｄ、１、２、３、４、５、６、７、８とはコイル２４の対応する位置を示す。本実施例は、コイルを２回巻きした場合を示している。ビット線１５とコイル２４との交差点２、３、６、７と交差点１、４、５、８はコイル２４の両端子からの配線長が互いに等しい一対の位置からなるので、ビット線１５からコイル２４に対する干渉ノイズはコイル２４の両端において同相かつ同じ大きさのノイズとなり、差動増幅器でこのノイズを除去することができる。
図７は、他の本発明によらないコイルアンテナとメモリアレイの配線との関係を示す図である。図７(a)は、コイルアンテナとメモリアレイの配線との関係を示す平面図であり、図７(b)は、伸展した場合のコイルアンテナを示す図である。図７(a)のａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ、ｈ、ｉ、ｊ、ｋ、１、２、３、４と図７(b)のａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ、ｈ、ｉ、ｊ、ｋ、１、２、３、４とはコイル２３の対応する位置を示す。この例は、コイルを８角形にした場合を示している。ビット線１５とコイル２３との交差点１、２、３、４はコイル２３の両端子からの配線長が互いに等しい一対の位置からなるものではないので、ビット線１５からコイル２３に対する干渉ノイズはコイル２３の両端において異なる大きさのノイズとなり、差動増幅器でこのノイズを除去することはできない。
図６は、本発明の実施例３によるコイルアンテナとメモリアレイの配線との関係を示す図である。図６(a)は、コイルアンテナとメモリアレイの配線との関係を示す平面図であり、図６(b)は、伸展した場合のコイルアンテナを示す図である。図６(a)のａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ、ｈ、ｉ、ｊ、ｋ、１、２と図６(b)のａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ、ｈ、ｉ、ｊ、ｋ、１、２とはコイル２３の対応する位置を示す。本実施例は、コイルを８角形にした場合を示している。ビット線１５とコイル２３との交差点１、２はコイル２３の両端子からの配線長が互いに等しい一対の位置にあるので、ビット線１５からコイル２３に対する干渉ノイズはコイル２３の両端において同相かつ同じ大きさのノイズとなり、差動増幅器でこのノイズを除去することができる。
図８は、本発明による送信器の構成を示す図である。図９は、本発明による送信器の各部の波形を示す図である。ここでは、コイルアンテナを送信コイルとして駆動する送信器の構成を説明する。送信器は、ＮＡＮＤ７１、７３、ＮＯＲ７２、７４、抵抗７６、７７、７８、及びトランジスタＰ１〜Ｐ３、Ｎ１〜Ｎ３から成る。ＮＡＮＤ７１、７３、ＮＯＲ７２、７４、及びトランジスタＰ１、Ｐ２、Ｎ１、Ｎ２は、送信コイル７５を駆動するコイル駆動回路であり、抵抗７６、７７、７８、及びトランジスタＰ３、Ｎ３は、送信コイル７５をトランジスタＰ３とトランジスタＮ３のオン抵抗の比で決まるＶDDとＶSSの中間の電位に保持しようとする電位保持回路である。信号ＣＰはクロックＴxclkから図８(b)に示す回路によって作成され、その波形を図８(c)に示す。図８(b)に示す回路は、ＮＯＲ６１、ＮＡＮＤ６２、バッファ６３、及びインバータＩ１〜Ｉ４から成る。信号ＣＰがローのとき、送信データＴxdataにかかわらず、トランジスタＰ１〜Ｐ３、Ｎ１〜Ｎ３はオフであり、送信コイル７５に電流は流れず、送信コイル７５は電位保持回路によって所定の電位に保持される。クロックＴxclkに同期した信号ＣＰがハイのとき、送信データＴxdataに従って送信コイル７５に電流が流れる。送信データＴxdataがハイのとき、トランジスタＰ１、Ｎ２がオン、トランジスタＰ２、Ｎ１がオフになり、送信コイル７５には電流ＩTが流れ、このとき、送信コイル７５の各部の電位はトランジスタＰ１とトランジスタＮ２のオン抵抗の比で決まるＶDDとＶSSの中間の電位であるＶA、ＶB、ＶCになる。実際には、これらＶA、ＶB、ＶCはほとんど同電位である。また、送信データＴxdataがローのとき、トランジスタＰ２、Ｎ１がオン、トランジスタＰ１、Ｎ２がオフになり、送信コイル７５には電流−ＩTが流れ、送信コイル７５の電位はトランジスタＰ２とトランジスタＮ１のオン抵抗の比で決まるＶDDとＶSSの中間の電位であるＶA、ＶB、ＶCになる。したがって、トランジスタＰ１、Ｎ２のオン抵抗の比と、トランジスタＰ２、Ｎ１のオン抵抗の比と、トランジスタＰ３、Ｎ３のオン抵抗の比が等しくなるように各トランジスタのサイズを設計すると、電位保持回路が出力する電位と、送信データＴxdataが変化して信号ＣＰがハイとなる期間に送信器が送信コイル７５を駆動するときの電位がほとんど等しくなる。電位保持回路が送信コイル７５を所定の電位に保持しようとしているので、送信コイル７５に電流が流れる場合でも送信コイル７５の電位が大きく変化することはない。なお、電位保持回路の出力は、抵抗を介して、送信コイル７５の中央に接続しても同様の効果が得られる。
図１０は、本発明の効果を説明する図である。図１０(a)は、本発明によるコイルアンテナとメモリアレイの配線との関係を示す平面図であり、図１０(b)は、本発明によらないコイルアンテナとメモリアレイの配線との関係を示す平面図であり、図１０(c)は、伸展した場合のコイルアンテナを示す図であり、図１０(d)は、コイルアンテナ上の電位を示す図である。図１０(a)のａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ、１、２と図１０(b)のａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ、３、４と図１０(c)のａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ、１、２、３、４はコイル２２の対応する位置を示す。図１０(d)では、コイルアンテナの電位が変化する時間帯のみを拡大して示した。本発明によらない場合は（図１０(b)）、ビット線１５とコイル２２との交差点３、４は、コイル２２の両端子からの配線長が互いに等しい一対の位置にないから、交差点３、４におけるコイル２２の電位は偏って変位し、コイル２２からの干渉を受けてしまう。これに対して図１０(d)に示すように、本発明の場合は（図１０(a)）、交差点１、２は、コイル２２の両端子からの配線長が互いに等しい一対の位置にあるから、交差点１、２におけるコイル２２の電位は、所定の電位に対して互いに対称に変化、すなわち、逆方向に等しい量だけ変位するので、ビット線１５において、これらは相殺されてコイル２２から干渉を受けることがない。
図１１は、本発明による受信器の構成を示す図である。ここでは、コイルアンテナを受信コイルとして信号を受信する受信器の構成を説明する。図１１(a)は、受信コイル８１に接続される差動増幅器８２である受信器を示す。これによって、受信コイル８１の両端子に等しく印加される同相ノイズを除去することができ、本発明を好適に実施することができる。
図１１(b)は、さらに具体的な受信器の構成を示す。受信器は、受信コイル８１に接続され、トランジスタ１０２、１０４、１０５、及び抵抗１０１、１０３から成り、全体として差動増幅器を構成し、受信信号Ｒxdata及びバー（Ｒxdata）を出力する。トランジスタ１０２、１０４が差動増幅器の差動対をなし、受信コイル８１からの信号を受ける。トランジスタ１０２、１０４に接続されている受信コイル８１の中央はバイアス電圧ＶBに接続されている。これにより、信号受信時に受信コイル８１両端に生じる電圧振幅の中心電圧を、信号増幅に最適な電圧値ＶBとすることができる。トランジスタ１０２、１０４のソース端子は、テイル電流源発生用トランジスタ１０５に接続される。トランジスタ１０５のソース端子は接地され、ゲート端子へはバイアス電圧ＶCが入力される。トランジスタ１０２、１０４のドレイン側は、抵抗１０１、１０３を介して電源に接続されている。
図１１(c)は、別の受信器の例の構成を示す。受信器は、ヒステリシス比較器を構成しており、ゲイン回路とラッチ回路から成る。ゲイン回路はトランジスタ９１とトランジスタ９３、及びトランジスタ９４とトランジスタ９６からなるインバータであって、受信コイル８１の両端子をゲートに接続し、入力されるパルス電圧ＶRを増幅する。パルス電圧ＶRが一定の閾値を超えると受信信号Ｒxdataが反転する。ラッチ回路はインバータの出力に接続された、クロスカップルのＰＭＯＳ９２、９５である。この回路が受信信号Ｒxdataを保持する機能を持っており、パルス電圧ＶRからディジタルデータを正しく復元することを可能にしている。このラッチ回路は保持しているデータに応じて入力インバータの閾値を変化させる。初期状態で、受信信号Ｒxdataとしてローを保持していたラッチ回路は、インバータの閾値を高くする。入力に正のパルスが入力されてこの閾値を超えると受信信号Ｒxdataが反転し、ハイになる。ラッチ回路により今度はインバータの閾値が低くなり、次にこの閾値を超える負のパルス電圧が入力されるまで受信信号Ｒxdataが保持される。この繰り返しで正負のパルス電圧から正しくディジタルデータを復元することができる。
なお、本発明は上記実施の形態に限定されるものではない。
図１２は、本発明の適用例を示す図である。図１２(a)は最も典型的な適用例であり、メモリアレイ１１とコイル２２を有する複数のチップ５２を積層実装したＬＳＩ５１の例である。なお、図は模式的に示したものであり、実際には他のチップが積層実装されていても良い。図１２(b)はメモリアレイ１１とコイル２２を有するチップ５２にコイル２２を有するチップ５４を積層実装したＬＳＩ５３の例である。図１２(c)は逆に、コイル２２を有するチップ５４にメモリアレイ１１とコイル２２を有するチップ５２を積層実装したＬＳＩ５５の例である。図１２(d)はメモリアレイ１１とコイル２２を有するＬＳＩ５６とコイル２２を有するＬＳＩ５７との組合せの例であり、この例はＬＳＩどうしで誘導結合による通信を行うものである。
上記実施例においては、コイルの全体がメモリアレイの領域に重ねて形成される例を示したが、コイルの一部がメモリアレイの領域に重なっている場合でも良い。
コイルの開口を大きくすると、チップ間で積層位置が多少ずれていて、したがって、コイル開口相互の積層位置が多少ずれていても通信することができる。
メモリは読み出し専用のメモリであっても良いし、書き込み可能なメモリであっても良い。
アンテナは、本電子回路内の通信に用いる場合だけでなく、他の電子回路との通信のために用いるものであっても良い。
上記実施例においては、コイルを形成する金属配線層にビット線を形成する金属配線層が隣接し、これらの干渉が問題となる例を示したが、コイルを形成する金属配線層にワード線を形成する金属配線層が隣接し、これらの干渉が問題となる場合にも本発明は好適に適用することができ、本発明の範囲である。
送受信器は、送信器又は受信器であっても良い。すなわち、コイルを送受信器に接続して送信及び受信に共用する場合、コイルを送信器に接続して送信コイルとして使用する場合、及びコイルを受信器に接続して受信コイルとして使用する場合がありうるのであって、これらのいずれも本発明の範囲である。コイルは、送信用、受信用及び送受信用のいずれの場合も含む。
本発明の実施例１によるコイルアンテナとメモリアレイの配線との関係を示す図である。 特許文献１において提案したコイルアンテナとメモリアレイの配線との関係を示す図である。 本発明の実施例１による電子回路の全体構造を示す平面図である。 本発明の実施例２によるコイルアンテナとメモリアレイの配線との関係を示す図である。 他の本発明によらないコイルアンテナとメモリアレイの配線との関係を示す図である。 本発明の実施例３によるコイルアンテナとメモリアレイの配線との関係を示す図である。 他の本発明によらないコイルアンテナとメモリアレイの配線との関係を示す図である。 本発明による送信器の構成を示す図である。 本発明による送信器の各部の波形を示す図である。 本発明の効果を説明する図である。 本発明による受信器の構成を示す図である。 本発明の適用例を示す図である。 特許文献１０において提案した電子回路の構成を示す図である。
符号の説明
１１、３１ メモリアレイ
１２、１３ 周辺回路
１４ ワード線
１５ ビット線
１６ メモリセル
２１ 送受信器
２２、２３、２４ コイル
４１ 半導体基板
４２、４３、４４ 金属配線層
４５ ロジック回路
５２、５４ チップ
５１、５３、５５、５６、５７ ＬＳＩ
６３ バッファ
６２、７１、７３ ＮＡＮＤ
６１、７２、７４ ＮＯＲ
７５ 送信コイル
７６、７７、７８ 抵抗
８１ 受信コイル
８２ 差動増幅器
９１、９２、９３、９４、９５、９６、１０２、１０４、１０５ トランジスタ
Ｉ１、Ｉ２、Ｉ３、Ｉ４ インバータ
Ｐ１、Ｐ２、Ｐ３、Ｎ１、Ｎ２、Ｎ３ トランジスタ

Claims (4)

  1. 基板上に、情報を記憶するメモリアレイと、該メモリアレイが存在する領域に重ねて金属配線層により形成されているコイルアンテナとを有し、
    前記コイルアンテナを形成する金属配線層の上又は下に隣接する金属配線層で形成されている配線と前記コイルアンテナとが平面図上で交差する位置が、前記コイルアンテナの両端子からの配線長が互いに等しい一対の位置からなることを特徴とする電子回路。
  2. 前記コイルアンテナと交差する前記配線は、前記メモリアレイのビット線、ワード線又はカラム選択線であることを特徴とする請求項１記載の電子回路。
  3. 前記コイルアンテナには、該コイルアンテナによって受信する信号を増幅する差動増幅器が接続されていることを特徴とする請求項１又は２記載の電子回路。
  4. 前記コイルアンテナに接続され、該コイルアンテナの中央の電位を所定の電位に保持しつつ、送信データに従って該コイルアンテナに流れる電流を駆動する送信器を備えることを特徴とする請求項１乃至３いずれかに記載の電子回路。
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