CN102024493A - 半导体集成电路 - Google Patents

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Abstract

提供了一种根据本发明的示例性方面的半导体集成电路，包括：数据发送电路，该数据发送电路通过多条信号线并行地发送数据；以及数据接收电路，该数据接收电路接收数据。数据发送电路包括：多个数据输出电路，该多个数据输出电路在数据发送模式下输出数据，或者在高阻抗(HiZ)模式下将输出设定成高阻抗状态；多个数据选择电路，该多个数据选择电路选择数据和固定数据中的一个，并且将所选择的数据输出到数据输出电路；以及控制电路，在将模式从HiZ模式切换成数据发送模式时的时间与数据输出电路开始输出数据时的时间之间的时段期间，该控制电路控制数据输出电路来输出固定数据。

Description

半导体集成电路
引用合并
本申请基于并且要求2009年9月9日提交的日本专利申请No.2009-207627的优选权的权益，其全部公开内容通过引用合并于此。
技术领域
本发明涉及半导体集成电路，并且更具体地，涉及适合于电源噪声降低的半导体集成电路。
背景技术
在半导体集成电路中，已经存在下述问题：当在用于在数据发送电路和数据接收电路之间的数据传输的多条信号线上出现电源噪声时，不能准确地执行在数据发送电路和数据接收电路之间的数据传输。
因此，已经提供了例如ODT(片上终端)技术的对策来降低用于数据接收电路的数据接收的信号线上的电源噪声(JEDEC标准，DDR2SDRAM规范JESD79-2E(JESD79-2D版本)，2008年4月，JEDEC固态技术协会)。
发明内容
在现有技术中，已经提供了诸如ODT功能的对策来降低影响数据接收电路的电源噪声。然而，现有技术没有提供用于降低影响数据发送电路的电源噪声的对策。通常，数据发送电路包括诸如用于发送数据的三态缓冲器之类的数据输出电路。数据发送电路基于控制信号来控制数据输出电路是否输出数据。
换言之，在数据输出电路中，基于控制信号来切换其中数据输出电路输出数据的数据发送模式和其中数据输出电路的输出被设定成高阻抗状态(HiZ)的高阻抗模式(HiZ模式)。数据发送电路控制数据输出电路以使其在发送数据时处于数据发送模式，并且在不发送数据时处于HiZ模式。
在将模式从HiZ模式切换成数据发送模式时的时间与数据输出电路开始输出下一个数据时的时间之间的时段期间，数据输出电路输出在最后的数据发送模式下由数据输出电路输出的最后数据。在该情况下，针对信号线设置的数据输出电路可以输出其电压电平是H或者L电平的偏置数据。
更具体地，在与信号线相对应的IO区域(例如，IO缓冲器)被彼此相邻地布置的情况下，在从HiZ模式开始的同时当数据输出电路开始输出具有相同电势的数据时，在每个信号线上出现的电源噪声被放大。因此，本发明人已经发现了现有技术中的问题，如上所述，数据发送电路不能准确地发送数据。
本发明的示例性方面是半导体集成电路，包括：
数据发送电路，该数据发送电路通过多条信号线并行地发送传输数据；以及
数据接收电路，该数据接收电路接收该传输数据，其中，该数据发送电路包括：
多个数据输出电路，该多个数据输出电路在数据发送模式下输出传输数据，或者在高阻抗模式下将输出设定成高阻抗状态，所述多个数据输出电路中的每一个数据输出电路是针对所述多条信号线中的相应一条信号线被设置的；
多个数据选择电路，该多个数据选择电路选择传输数据和预先设定的固定数据中的一个，并且将所选择的数据输出到相应的数据输出电路；以及
控制电路，在将模式从高阻抗模式切换成数据发送模式时的时间与数据输出电路开始输出传输数据时的时间之间的时段期间，该控制电路控制数据输出电路来输出固定数据。
通过上述电路结构，能够通过降低电源噪声的放大来准确地发送数据。
根据本发明的示例性方面，能够提供能够准确地发送数据的半导体集成电路。
附图说明
结合附图从特定示例性实施例的以下描述中，以上和其它示例性方面、优点和特征将更加明显，在附图中：
图1图示了根据本发明的第一示例性实施例的半导体集成电路；
图2图示了根据本发明的第一示例性实施例的半导体集成电路；
图3图示了根据本发明的第一示例性实施例的半导体集成电路的布局；以及
图4是描绘根据本发明的第一示例性实施例的半导体集成电路的操作的时序图。
具体实施方式
在下面参考附图来详细地描述本发明的具体示例性实施例。在附图中用相同的附图标记来表示相同的组件，并且为了解释的清楚，适当地省略重复的解释。
[第一示例性实施例]
参考附图，将描述根据本发明的第一示例性实施例的半导体集成电路。本发明能够适用于下述电路，该电路包括数据发送电路，该数据发送电路通过多条信号线来并行地发送数据；以及数据接收电路，该数据接收电路接收从数据发送电路发送的数据，并且该电路基于控制信号来控制数据发送电路的输出。在该示例性实施例中，在下文中解释下述情况，其中，图1中所示的电路包括SoC(片上系统)电路和SDRAM(同步动态随机存取存储器)电路，并且通过用于在SoC电路和SDRAM电路之间双向地发送数据的信号线(在下文中，简称为“双向信号线”)来在SoC电路和SDRAM电路之间执行数据传输。
图1图示了根据本发明的第一示例性实施例的半导体集成电路。图1中示出的电路包括SoC电路(数据发送电路)100和SDRAM电路(数据接收电路)101。在DDR(双数据速率)模式下在SoC电路100和SDRAM电路101之间执行数据传输。
首先，将描述根据本发明的第一示例性实施例的半导体集成电路的电路结构。SoC电路100向SDRAM电路101输出2比特的时钟信号CK和作为时钟信号CK的差分信号的2比特的时钟信号CKB。SoC电路100进一步向SDRAM电路101输出包括用于SDRAM电路101的每个地址的命令的16比特的控制信号CMD。注意，SDRAM电路101接收与时钟信号CK和CKB同步的控制信号CMD。
在SoC电路100和SDRAM电路101之间双向地发送和接收32比特的数据DQ、4比特的选通信号DQS以及作为选通信号DQS的差分信号的4比特的选通信号DQSB中的每一个。作为SoC电路100和SDRAM电路101中的一个的接收电路接收与选通信号DQS和DQSB同步的数据DQ。注意，上述信号名称还表示相应的信号线名称。
图2中示出的电路示出了作为选通信号线DQS[3:0]和DQSB[3:0]以及数据信号线DQ[31:0]中的一个的1比特双向信号线以及图1中示出的电路的相应的外围电路。在该示例性实施例中，在下文中解释其中1比特双向信号线是数据信号线DQ[0]的情况。如上所述，数据信号线DQ[0]被连接在SoC电路100和SDRAM101之间。
SoC电路100包括外部端子201、缓冲器202、数据输出电路203、数据选择电路256、具有ODT功能的终端电路204、控制电路205和反相器206。终端电路204包括电阻器207和208以及开关209和210。
数据输出电路203包括NAND(与非)电路251、NOR(或非)电路252以及晶体管253和254。在该示例性实施例中，下文中解释其中开关209和晶体管253是P沟道MOS晶体管并且开关210和晶体管254是N沟道MOS晶体管的情况。数据选择电路256包括存储固定数据的寄存器257和选择器258。
在SoC电路100中，数据信号线DQ[0]通过外部端子201被连接到缓冲器202的输入端子和数据输出电路203的输出端子。
终端电路204被设置在外部端子201和缓冲器202之间。在终端电路204中，将开关209和电阻器207串联地连接在高电势侧电源端子VDD与位于连接外部端子201和缓冲器202的信号线上的结点N1之间。将开关210和电阻器208串联地连接在低电势侧电源端子VSS和结点N1之间。换言之，将开关209的源极端子连接到高电势侧电源端子VDD。将开关209的漏极端子连接到电阻器207的一个端子。将电阻器207的另一端子连接到电阻器208的一个端子。将电阻器208的另一端子连接到开关210的漏极端子。将开关210的源极端子连接到低电势侧电源端子VSS。将电阻器207的另一端子和电阻器208的一个端子共同地连接到结点N1。注意，可以互换(switch around)在高电势侧电源端子VDD和结点N1之间串联连接的开关209和电阻器207。类似地，可以互换在低电势侧电源端子VSS和结点N1之间串联连接的开关210和电阻器208。
将缓冲器202的输出端子连接到控制电路205的用于输入数据的输入端子IN。将控制电路205的输出端子C1连接到开关209的栅极端子，并且通过反相器206将控制电路205的输出端子C1连接到开关210的栅极端子。在其它的双向信号线中也采用这样的外围电路构造。注意，对这些双向信号线共同地设置控制电路205。
将控制电路205的用于输出数据的输出端子OUT连接到包括在数据选择电路256中的选择器258的一个输入端子。将寄存器257的输出端子连接到选择器258的另一输入端子。将控制电路205的用于输出控制信号(第一控制信号)231的输出端子E2连接到选择器258的切换控制端子。将选择器258的输出端子连接到数据输出电路203中的NAND电路251的一个输入端子和NOR电路252的一个输入端子。
在数据输出电路203中通过反相器255将控制电路205的用于输出控制信号(第二控制信号)230的输出端子E1连接到NAND电路251的另一输入端子和NOR电路252的另一输入端子。将NAND电路251的输出端子连接到晶体管253的栅极端子。将NOR电路252的输出端子连接到晶体管254的栅极端子。将晶体管253和254串联地连接在高电势侧电源端子VDD和低电势侧电源端子VSS之间。换言之，晶体管253和254组成反相器。将晶体管253的漏极端子和晶体管254的漏极端子共同地连接到位于连接缓冲器202和外部端子201的信号线上的结点。在其它的双向信号线中也采用这样的外围电路构造。
接下来，将描述根据本发明的第一示例性实施例的半导体集成电路的操作。在下文中解释其中SoC电路100接收(读取)从SDRAM101发送的诸如数据DQ的数据。首先，SoC电路100向SDRAM电路101输出控制信号CMD。此后，例如，SDRAM电路101向SoC电路100发送存储在由控制信号CMD指定的地址的存储器区域中的数据DQ以及选通信号DQS和DQSB。在该情况下，从SDRAM电路101发送的数据DQ具有预定的突发长度。
SoC电路100通过相应的信号线、外部端子201以及缓冲器202接收从SDRAM电路101输出的每个信号。注意，SoC电路100接收与选通信号DQS和DQSB同步的数据DQ。将由SoC电路100接收到的数据DQ输入到控制电路205和其它的外围电路(未示出)。在SoC电路100开始发送控制信号CMD时的时间与SoC电路100开始接收相应的数据DQ时的时间之间的时段被称为读取时延(RL)。
当接收从SDRAM电路101发送的数据时，SoC电路100控制相应的终端电路204的ODT功能被接通以降低在数据信号线DQ和选通信号线DQS和DQSB上出现的电源噪声。具体地，SoC电路100基于来自控制电路205的控制信号200来控制设置在相应的终端电路204中的开关209和210被接通，并且将相应的信号线上的结点设定成预定电势(例如，高电势侧电源电压VDD的一半)。这使得SoC电路100能够通过降低包括在接收到的数据中的电源噪声来准确地接收数据。
此外，SoC电路100基于来自控制电路205的控制信号230来控制数据输出电路203不向SDARM电路101输出数据。换言之，SoC电路100基于L电平的控制信号230来控制数据输出电路203的输出被设定成高阻抗状态(HiZ)。当控制信号230是L电平时，因为晶体管253和254都被控制成截止，所以数据输出电路230的输出指示HiZ。这使得SoC电路100能够在不受从数据输出电路203输出的其它数据影响的情况下准确地接收从SDRAM电路101发送的数据。
在下文中解释其中SoC电路100向SDRAM电路101发送(写入)数据的情况。首先，SoC电路100向SDRAM电路101输出控制信号CMD。此后，SoC电路100向SDRAM电路101发送数据DQ以及选通信号DQS和DQSB。在该情况下，从SoC电路100发送的数据DQ具有预定的突发长度。
然后，SDRAM电路101接收与选通信号DQS和DQSB同步的数据DQ。例如，将数据DQ写入到由控制信号CMD指定的地址的存储器区域。在SoC电路100开始发送控制信号CMD时的时间与SoC电路100开始发送相应的数据DQ时的时间之间的时段被称为写入时延(WL)。
当向SDRAM电路101发送数据时，SoC电路100控制相应的终端电路204的ODT功能被断开。具体地，SoC电路100基于来自控制电路205的控制信号200来控制设置在相应的终端电路204中的开关209和210被断开，从而防止通过数据输出电路203和外部端子201向SDRAM电路101发送的数据的电势衰减。这使得SoC电路100能够准确地向SDRAM101发送数据。
然后，SoC电路100基于来自控制电路205的控制信号230来控制数据输出电路203向SDRAM电路101输出数据。换言之，SoC电路100基于H电平的控制信号230来控制数据输出电路203向SDRAM电路101输出数据。
当控制信号230是H电平时，根据从控制电路205输出的数据来控制晶体管253和254被导通和截止。因此，SoC电路100向SDRAM电路101发送数据。注意，在数据选择电路256中，选择器258基于控制信号231来选择由控制电路205生成的数据和存储在寄存器257中的固定数据中的一个，并将所选择的数据输出到数据输出电路203。换言之，当SoC电路100发送数据时，数据选择电路256选择由控制电路205生成的数据，并且输出所选择的数据。
以该方式，SoC电路100基于控制信号CMD在其中SoC电路100接收从SDRAM电路101发送的数据的读取模式和其中SoC电路100向SDRAM电路101发送数据的写入模式之间进行切换。注意，SoC电路100以预定的时间间隔输出具有与时钟信号CK的一个周期相对应的数据长度的控制信号CMD。
此外，SoC电路100基于控制信号230来控制数据输出电路203是否输出数据。换言之，在数据输出电路203中，基于控制信号230来切换其中数据输出电路203输出数据的数据发送模式和其中数据输出电路203的输出被设定成高阻抗状态(HiZ)的高阻抗模式(HiZ模式)。SoC电路100在发送数据时将数据输出电路203控制成处于数据发送模式，并且在不发送数据时将其控制成处于HiZ模式。
例如，SoC电路100在读取模式下接收诸如数据DQ的数据或者在写入模式下发送数据，并且在预定的时间间隔之后，在相同的模式下接收或发送另一数据。替代地，SoC电路100在读取模式下接收诸如数据DQ的数据或者在写入模式下发送数据，并且在预定的时间间隔之后，在不同的模式下接收或者发送另一数据。重复如上所述的数据发送和接收。
根据该示例性实施例的SoC电路100展示当SoC电路100发送诸如数据DQ的数据时的特性。参考图3和图4来描述在该情况下的SoC电路100的操作。
图3图示了包括在SoC电路100中的IO区域的布局。如图3中所示，沿着SoC电路100的外围以环状布置IO区域。注意，SoC电路100中的IO区域是用于对接诸如SDRAM电路101的外部电路的区域。IO区域中的每一个包括IO缓冲器、IOPAD以及外部端子。
在如图3中所示的该示例性实施例中，在下文中将会解释下述情况，其中，沿着SoC电路100的外围来在图3的平面中的横向方向上将与数据DQ的位线相对应的IO区域彼此相邻地布置。为了方便起见，在图3的平面中从左到右布置的IO区域被称为时隙0至时隙7。时隙0与数据DQ[0]相对应。时隙1与数据DQ[1]相对应。时隙2与数据DQ[2]相对应。时隙3与数据DQ[3]相对应。时隙4与数据DQ[4]相对应。时隙5与数据DQ[5]相对应。时隙6与数据DQ[6]相对应。时隙7与数据DQ[7]相对应。
图4是在重复写入模式的情况下的时序图。首先，SoC电路100向SDRAM电路101输出控制信号CMD(由图4中所示的“A”指示并且在下文中被称为“写入命令A”)。然后，在写入时延WL的时段(图4中所示的“C”)之后，SoC电路100向SDRAM电路101发送具有预定的突发长度的数据DQ(图4中所示的“D”)和相应的选通信号DQS和DQSB。
在该情况下，当发送数据时，SoC电路100控制相应的数据输出电路203来输出数据。
在输出写入命令A之后，在预定的时间间隔的时段(图4中所示的“B”)之后，SoC电路100输出写入命令E(图4中所示的“E”)。然后，在写入时延WL的时段(图4中所示的“F”)之后，SoC电路100向SDRAM电路101发送具有预定突发长度的数据DQ(图4中所示的“G”)和相应的选通信号DQS和DQSB。
在将模式从HiZ模式切换成数据发送模式时的时间与数据输出电路203开始输出来自控制电路205的数据时的时间之间的时段(图4中所示的“H”和“I”)期间，数据输出电路203中的每一个输出存储在相应的寄存器257中的固定数据。换言之，数据选择电路256中的每一个基于从控制电路205输出的控制信号231将固定数据输出到相应的数据输出电路203。
在该情况下，与偶数时隙0、2、4和6相对应的数据输出电路203输出L电平的固定数据。与奇数时隙1、3、5和7相对应的数据输出电路203输出H电平的固定数据。因为在图3的平面中的横向方向上彼此相邻地布置时隙0至7，所以相邻时隙(例如，时隙0和时隙1)的固定数据具有彼此不同的电势。
总之，在将模式从HiZ模式切换到数据发送模式时的时间与数据输出电路203开始输出来自控制电路205的数据时的时间之间的时段(图4中所示的“H”和“I”)期间，数据输出电路203输出固定数据，以便防止在与相邻的IO区域相对应的信号线上的电势被偏置。因此，能够降低在IO区域的信号线上出现的电源噪声的放大。这使得SoC电路100能够准确地发送数据。
如上所述，在根据该示例性实施例的半导体集成电路中，在数据发送电路通过多条信号线并行地发送数据的情况下，在将模式从HiZ模式切换成数据发送模式时的时间与数据输出电路203开始输出来自控制电路205的数据时的时间之间的时段期间，数据输出电路203输出预先设定的固定数据。这使得根据该示例性实施例的半导体集成电路能够通过降低电源噪声的放大来准确地发送数据。
注意，本发明不限于上述示例性实施例，但是在本发明的范围内能够适当地进行修改。例如，尽管上述的示例性实施例已经描述了其中SoC电路100向SDRAM电路101发送数据的示例，但是本发明不限于此。本发明还适用于其中SDRAM电路101向SoC电路100发送数据的电路构造。
尽管上述示例性实施例已经描述了用于数据输出电路203的输出的信号线是双向信号线的情况，但是本发明不限于此。本发明还适用于其中用于数据输出电路203的输出的信号线是专用于发送数据的信号线的电路构造。
终端电路不限于在上述示例性实施例中说明的电路。本发明还适用于包括串联地连接在具有预定的电势(例如，高电势侧电源电压VDD的一半)的电源端子和相应的信号线上的结点之间的电阻器和开关的电路构造。此外，尽管上述的示例性实施例已经描述了包括终端电路的情况，但是本发明不限于此。本发明还适用于其中不包括终端电路的电路构造。
尽管上述示例性实施例已经描述了其中半导体集成电路包括单个SDRAM电路的示例，但是本发明不限于此。本发明还适用于包括多个SDRAM电路的电路构造。
尽管上述示例性实施例已经描述了其中如图3中所示布置与数据DQ的位线相对应的IO区域的示例，但是本发明不限于此。本发明还适用于其中IO区域被布置在对应的信号线的电源噪声彼此影响的距离的情况。在该情况下，应当进行设定，使得防止向彼此相邻地布置的IO区域的位线局部地提供有具有相同电势的固定数据。
虽然已经按照若干示例性实施例描述了本发明，但是本领域的技术人员将认识到，可以在所附的权利要求的精神和范围内通过各种修改来实践本发明，并且本发明并不限于上述的示例。
此外，权利要求的范围不受到上述的示例性实施例的限制。
此外，应当注意，本申请人希望即使在后期的审查过程中对权利要求进行修改也涵盖所有权利要求要素的等同形式。

Claims (6)

1.一种半导体集成电路，包括：
数据发送电路，所述数据发送电路通过多条信号线来并行地发送传输数据；以及
数据接收电路，所述数据接收电路接收所述传输数据，其中，
所述数据发送电路包括：
多个数据输出电路，所述多个数据输出电路在数据发送模式下输出所述传输数据，或者在高阻抗模式下将输出设定成高阻抗状态，所述多个数据输出电路中的每一个数据输出电路是针对所述多条信号线中的相应一条信号线被设置的；
多个数据选择电路，所述多个数据选择电路选择所述传输数据和预先设定的固定数据中的一个，并且将所选择的数据输出到相应的数据输出电路；以及
控制电路，在将模式从所述高阻抗模式切换成所述数据发送模式时的时间与所述数据输出电路开始输出所述传输数据时的时间之间的时段期间，所述控制电路控制所述数据输出电路来输出所述固定数据。
2.根据权利要求1所述的半导体集成电路，其中
所述数据选择电路中的每一个包括：
寄存器，所述寄存器输出所述固定数据；以及
选择器，所述选择器基于从所述控制电路输出的第一控制信号来选择所述固定数据和所述传输数据中的一个，并且输出所述选择的数据。
3.根据权利要求1所述的半导体集成电路，其中，在所述数据输出电路中，所述数据输出电路中的每一个基于从所述控制电路输出的第二控制信号来在所述数据发送模式和所述高阻抗模式之间进行切换。
4.根据权利要求1所述的半导体集成电路，其中，所述数据输出电路中的每一个在所述数据发送电路发送所述传输数据时切换成所述数据发送模式，并且在所述数据发送电路不发送所述传输数据时切换成所述高阻抗模式。
5.根据权利要求1所述的半导体集成电路，其中，在针对所述数据发送电路的相应的信号线设置的外部端子中，向所述外部端子中被布置成彼此相邻的外部端子提供的所述固定数据具有不同的电势。
6.根据权利要求1所述的半导体集成电路，其中
所述数据输出电路中的每一个包括反相器，所述反相器包括P沟道MOS晶体管和N沟道MOS晶体管，并且
在所述高阻抗模式下所述P沟道MOS晶体管和所述N沟道MOS晶体管被截止，并且在所述数据发送模式下，基于所述传输数据和所述固定数据中的一个，所述P沟道MOS晶体管和所述N沟道MOS晶体管中的一个被导通，而另一个被截止。
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