JP5019573B2 - メモリ制御回路とメモリシステム、及びそのメモリ制御方法、及び集積回路 - Google Patents

メモリ制御回路とメモリシステム、及びそのメモリ制御方法、及び集積回路 Download PDF

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Description

本発明は、半導体メモリ装置を制御するメモリ制御回路とメモリシステム、及びそのメモリ制御方法、及び集積回路に関し、特にオンダイターミネーション(On-Die Termination)機構を含む半導体メモリデバイスへのアクセスを制御する技術に関するものである。

半導体メモリ装置を含むシステムでは、プリント基板上に半導体メモリのデバイス或はメモリモジュールを配置し、電気信号の伝送によりコマンド及びデータの授受が行われる。この電気信号が伝送される伝送路では、データバスやメモリデバイスの接続点等ではインピーダンスが異なるため、信号の反射により電気的ノイズが発生し、信号品質の低下を招いていた。

近年のプロセッサやLSI内部の動作周波数が飛躍的に高くなリ、それに伴ってメモリデバイス間でのデータ転送レートが向上されてきている。しかし、上述した電気的ノイズによる信号品質の低下は、メモリデバイスとチップ間の高速データ転送を阻害する大きな要因の一つになっていた。このような電気的ノイズに対処するために、例えばDDR−SDRAMでは、プリント基板上の伝送路の端に終端抵抗を取り付けて信号反射の影響を低減させている。しかしながら、同一伝送路内に複数のメモリデバイスが実装されている場合は、アクセス対象のメモリデバイスへの電気信号は、アクセス非対象のメモリデバイスからの信号反射の影響を受ける。このため、上述の伝送路端の終端抵抗のみでは信号反射の影響を低減させることができず、高速データ転送が困難であった。従って、より高速なデータ転送を実現するためには、より高精度な反射信号の処理が必要となる。

この高精度な反射信号の処理を行うものとして、例えばDDR2−SDRAMにて実現されたものがオンダイターミネーション(On-Die Termination:以下ODT)である。このDDR2−SDRAMでは、メモリデバイス内部に終端抵抗を有し、ODT制御信号により各メモリデバイスの終端抵抗のオン/オフの切り替えを可能としている。

図7は、DDR2−SDRAMにおけるODTの構成を説明する図である。

メモリデバイス703は、データ信号やデータストローブ信号に対する終端抵抗Rt701をダイ上に実装している。そして、外部からのODT制御信号302によりスイッチ702のオン/オフを切替えることにより、終端抵抗Rt701のオン/オフを切り替えている。

図4は、データバスのデータとODT制御信号との関係を説明する図である。

ODT制御信号(ODT)がオン(ハイレベル)になると、CLKの立ち上がりでODT制御信号のオンを検知したタイミング401からtAOND後のタイミング402で、スイッチ702をオンにして終端抵抗Rtをオンにする(403)。次にODT制御信号のオフを検知したCLKの立ち上がりのタイミング404からtAOFD後のタイミング405で、スイッチ702をオンにして終端抵抗Rtをオフに切り替えている。現在、市場で入手されるDDR2−SDRAMでは、通常、時間tAONDはメモリクロックの2サイクル分、tAOFDは、メモリクロックの2.5サイクル分としている。

このようなDDR2−SDRAMを用いることにより、同一の伝送路内に複数のメモリデバイスが実装されている場合でも、信号の反射による影響を少なくできる。即ち、アクセスしないメモリデバイスの終端抵抗をオンにすることにより、アクセス対象のメモリデバイスに対する信号反射の影響を抑制でき、これにより、より高速なデータ転送が可能となる。但し、このDDR2−SDRAMに実装されているODTを使用して信号品質を向上させるためには、メモリデバイスを制御するメモリコントローラにおいてODT制御信号を的確に出力する必要がある。特許文献1には、メモリデバイスのODTとODTによるシグナルインテグリティの向上に関する技術が記載されている。
特開2003−345735号公報

DDR2−SDRAMを採用したメモリでは、ODTをオンにすることにより信号品質を向上できるという利点がある反面、多くのメモリデバイスでODTをオンにすることによって、メモリデバイスの消費電力を増大させるという欠点がある。通常、メモリデバイスに対するアクセス時、アクセス対象のメモリデバイスに応じてODT制御信号を出力するメモリデバイスを固定している。しかしながら、同一のLSIを複数種のプリント基板やシステムに搭載する場合、動作周波数や伝送路の特性が異なるため、一律にODTを制御しなくてもシステムが動作可能な信号品質を得ることができる場合がある。従って、信号品質の観点だけでODTを切替えると不要なODTの切替えが増えてしまい、結果的にメモリデバイスの消費電力を増やしてしまうという問題がある。

本発明の目的は、上記従来技術の問題点を解決することにある。

本発明の特徴は、複数のメモリデバイスのODT制御を的確に実現できるメモリ制御回路とメモリシステム、及びそのメモリ制御方法、及び集積回路を提供することにある。

上記目的を達成するために本発明の一態様に係るメモリ制御回路は以下のような構成を備える。即ち、
On-Die Termination(ODT)機構を有する複数のメモリデバイスを接続可能なメモリ制御回路であって、
メモリアクセス要求を解釈し、当該解釈に基づいて許可信号を発行するコマンド制御手段と、前記コマンド制御手段による前記メモリアクセス要求の解釈に基づいて、前記複数のメモリデバイスの少なくとも1つに対してデータを送信または前記複数のメモリデバイスの少なくとも1つからデータを受信するデータ制御手段と、前記コマンド制御手段からの許可信号に基づいて、前記複数のメモリデバイスの少なくとも1つへ保持手段を介してODT制御信号を発行するODT制御手段と、を有し、前記コマンド制御手段は、前記メモリデバイスにおける信号反射を抑制するために前記データ制御手段と前記メモリデバイスとの間のデータの発生に対して少なくとも前記保持手段によって生じる遅延分先立って前記許可信号を発行することを特徴とする。

上記目的を達成するために本発明の一態様に係るメモリシステムは以下のような構成を備える。即ち、
データバスと、On-Die Termination(ODT)機構を有する複数のメモリデバイスと、前記データバスを介して前記複数のメモリデバイスの少なくとも1つにデータを送信するデータ出力手段と、メモリアクセス要求を解釈し、当該解釈に基づいて前記メモリデバイスのODT機構を有効にするための許可信号を発行するコマンド制御手段と、前記コマンド制御手段からの許可信号に基づいて、前記複数のメモリデバイスの少なくとも1つに保持手段を介してODT制御信号を発行するODT制御手段と、を有し、前記コマンド制御手段は、前記データ出力手段から前記メモリデバイスへデータが出力される間前記ODT機構が有効となるように、少なくとも前記保持手段によって生じる遅延分先立って前記許可信号を発行することを特徴とする。

本発明によれば、複数のメモリデバイスのODT制御を的確に実現できる。

以下、添付図面を参照して本発明の好適な実施の形態を詳しく説明する。尚、以下の実施の形態は特許請求の範囲に係る本発明を限定するものでなく、また本実施の形態で説明されている特徴の組み合わせの全てが本発明の解決手段に必須のものとは限らない。

図2は、本実施の形態におけるメモリデバイスとメモリ制御回路を実装したLSIとの接続を示した概念図である。

このシステムは、LSI201に実装されたメモリ制御回路202と、メモリデバイス0〜3(203〜206)とを有している。ここでLSI201に接続可能なメモリデバイスの数は最大4とする。メモリ制御回路202とメモリデバイス203〜206とは、アドレスやコマンド、チップセレクト信号等を伝送するコマンド信号群301と、ODT制御信号群302、データ、データストローブを転送するデータバス303により接続されている。

図3は、本実施の形態におけるメモリ制御回路202と、各メモリデバイス203〜206との間の信号接続を説明する図である。

信号群301に含まれるバンクアドレスBA、アドレスA、行アドレスストローブRAS#、列アドレスストローブCAS#、ライトイネーブルWE#、データマスクDQM信号は、各メモリデバイス203〜206に対して共通に分配されている。一方、各メモリデバイスを選択するチップ選択信号CS0,CS1,CS2,CS3と、各メモリデバイスのODTを制御するODT制御信号302(ODT0,ODT1,ODT2,ODT3)は、各メモリデバイス203〜206に対して独立に接続されている。なお、ここで#は、負論理(ロウツルー)信号であることを示している。また、これらODT制御信号302は、メモリデバイス203〜206に対するODT制御信号加えて、メモリ制御回路202が実装されるLSI201自身に対する制御信号(ODT)も含んでいる。尚、本実施の形態では、このLSI201自身に対するODT制御信号(ODT)の出力タイミングは、図4で示されるように、メモリデバイスでの制御タイミングと同様のタイミングとしている。しかし、メモリデバイスとLSIとで制御タイミングが異なる場合でも、それぞれ独立にタイミングを調整することで実現できることは言うまでも無い。これらの信号は、全てメモリ制御回路202から各モリデバイス203〜206へ向かう単方向信号として実装される。

更に、このメモリ制御回路202と各メモリデバイス203〜206間の双方向信号群としてデータバス303があり、これにはデータ信号DQとデータストローブ信号DQSが含まれている。

メモリ制御回路202は、これら信号群を制御することにより、メモリデバイス203〜206との間でのデータ転送を可能にしている。

次に、図1を参照して、本実施の形態に係るメモリ制御回路202におけるODT制御について説明する。

図1は、本実施の形態に係るメモリ制御回路202の構成を示すブロック図である。

本実施の形態に係るメモリ制御回路202は、メモリデータ制御部101、メモリコマンド制御部102、バスインターフェース回路103、ODT制御回路112を有している。

バスインターフェース回路103は、例えばCPU(不図示)等のバスマスタからのメモリアクセス要求を受取ると、アクセスするアドレス、リード/ライトの種別等をメモリコマンド制御部102へ転送する。またメモリデバイスに書き込むデータ、メモリデバイスから読み出したデータを、メモリデータ制御部101との間で送受信する。メモリデータ制御部101は、このバスインターフェース103とのデータの授受を行うとともに、メモリコマンド制御部102からのタイミング信号115に基づいて、メモリデバイスへのデータの送受信を実行する。

メモリコマンド制御部102は、バスインターフェース103から受信したメモリアクセス要求に含まれるアドレスと、リード/ライトの種別に基づいてメモリデバイスへのアクセスコマンドを作成する。また、メモリバス側のタイミング制御を行って信号群301を制御している。また、メモリコマンド制御部102は、自らが発行するメモリコマンドに応答して、データバス303上にデータがドライブされるタイミングを算出し、そのタイミングに応じてODT制御信号302の駆動を指示するODT許可信号110を発行する。このODT許可信号110は、各メモリデバイス203〜206に対して発行されるODT制御信号302が、データバス303上にデータが出力される間有効となるように制御される。ここで、データバス303へデータが出力される際、そのデータが有効となるtAOND(図4)前にODT制御信号がオン(ハイレベル)となる。そして、データバス303へのデータ出力が終了する際、そのデータバスのデータを無効にするタイミングのtAOFD前にODT制御信号がオフとなるように制御される。

こうして後述するように、ODT制御回路112で生成されるODT制御信号302は、フリップフロップ116を介して、ODT許可信号110の出力から最大1クロックサイクル遅延して出力される。従って、メモリコマンド制御部102から発行されるODT許可信号110は、データバス303のデータドライブに対して、tAONDとtAOFDのそれぞれに最大1サイクル加算したサイクル分先立ってハイレベルになるように制御されている。そしてメモリコマンド制御部102は、ODT許可信号110の発行と同時に、ODT方向信号109と、ODTデバイス信号108を発行する。ODT方向信号109は、データバス303にドライブされるデータのリード/ライトの種別を示し、ODTデバイス信号108は、データバス303にドライブされるデータのターゲットとなるメモリデバイスを示す。これらODTデバイス信号108、ODT方向信号109、ODT許可信号110は、ODT制御回路112に転送され、ODT制御回路112内で出力するODT制御信号302を決定する。尚、ODT方向信号109は、本実施の形態では、リード時はロウレベル、ライト時はハイレベルに設定されている。

以下、ODT制御回路112の構成と、その動作について説明する。

ODT制御回路112は、ODT制御レジスタ104,105と、各メモリデバイスに対するODT制御信号302を生成するロジック回路を具備している。ここでODT制御レジスタ104は、メモリデバイスへのデータの書込み時におけるODTを制御するデータを記憶しており、ODT制御レジスタ105は、メモリデバイスからのデータの読出し時におけるODTを制御するデータを記憶している。

図5(A)は、ODT制御レジスタ104,105の構成を示す図である。尚、ここでODT制御レジスタ104,105は、各メモリデバイスとリード・ライトそれぞれ独立に設けられている。

本実施の形態では、最大4組のメモリデバイスの接続が可能であるため、4個のメモリデバイスに対してリード(読出し用)及びライト(書き込み用)それぞれのレジスタが設けられ、合計8個のODT制御レジスタが設けられている。

ODT制御レジスタのそれぞれは、図5(A)に示すように、接続される4つのメモリデバイス203〜206とLSI201自身に対応する5つのフィールドに分類されている。メモリデバイスに発行されるチップセレクト信号、及びリード/ライトの種別に応じて、どのODT制御信号をオンにするか否かが指定される。本実施の形態では、このフィールドに「1」が設定されている時(図5(B)参照)に、そのフィールドに対応するメモリデバイスに対するODT制御信号をオンにするものとする。

図5(B)は、ODT制御レジスタ104,105の具体的な設定値の一例を示す図である。但し、これら設定値はあくまでも一例であって、メモリデバイスのメーカが推奨している仕様、或は、このLSI201、メモリデバイスを含むシステムの特性に応じた値に設定できることはもちろんである。

ここで、これら8個のODT制御レジスタから、実際にメモリアクセス時に使用するODT制御レジスタの選択は、メモリコマンド制御部102から発行されるODTデバイス信号108とODT方向信号109に基づいて行われる。本実施の形態では、セレクタ106によりメモリデバイスを選択し、セレクタ107によりリード/ライトの種別を選択することにより決定されるが、本発明はこの構成に限定されるものではない。

こうして選択されたODT制御レジスタの値は、AND回路111によりODT許可信号110と論理積が取られ、各メモリデバイス203〜206及びLSI201自身に対するODT制御信号302として出力される。

図5(B)は、本実施の形態に係る制御レジスタの設定値の一例を示す図である。

図5(B)のように設定されると、メモリデバイス0(203)に対してデータの書込み要求(ライトアクセス)を発行する場合は、メモリデバイス1(204)に相当するODT制御信号のみがオンするように制御される。

またメモリデバイス1(204)に対してリードアクセスを発行する場合には、メモリデバイス0(CS0)、メモリデバイス2(CS2)、メモリデバイス3(CS3)、チップ自身に対するODT制御信号(OWN)をオンにするように制御される。即ち、メモリデバイス1(204)以外の全てのメモリデバイスのODT制御信号がオンになる。

また、メモリデバイス3(206)に対してデータの書込みを行う場合は、全てのフィールドに「0」が設定されているため、全てのODT制御信号をオフにするように制御される。

図6は、図5(B)に示す設定値の下で、メモリデバイス2(205)のリードアクセスに続いて、メモリデバイス1(204)へライトアクセスが発行された場合の、ODT制御回路112に関連する信号とODT制御信号との関連を示す図である。

図において、メモリデバイス2(205)のリードアクセス時には、601で示すODTリード制御レジスタ(CS2)の内容(10001)が選択されてセレクタ107から出力される。そしてODT許可信号110がハイレベルになった後の最初のクロック(CLK)の立上がりのタイミングT1で、フリップフロップ116からODT制御信号が出力される。この時のODT制御信号は、CS0とOWNに対応するODT0とODT_OWN信号のみがハイレベルとなった信号である。そして、ODT許可信号110がロウレベルになった後の最初のクロック(CLK)の立上がりのタイミングT2で、フリップフロップ116のラッチデータは「0」にリセットされて、ODT制御信号がロウレベルにリセットされる。

次にメモリデバイス1(204)のライトアクセス時には、602で示すODTリード制御レジスタ(CS1)の内容(00110)が選択されてセレクタ107から出力される。そしてODT許可信号110がハイレベルになった後の最初のクロック(CLK)の立上がりのタイミングT3で、フリップフロップ116からODT制御信号が出力される。この時のODT制御信号は、CS2とCS3に対応するODT2とODT3のみがハイレベルとなった信号である。そして、ODT許可信号110がロウレベルになった後の最初のクロック(CLK)の立上がりのタイミングT4で、フリップフロップ116のラッチデータは「0」にリセットされて、ODT制御信号がロウレベルにリセットされる。

尚、本実施の形態では、メモリデバイスに対するODT制御信号302をハイレベル(有効)にする指定を、メモリ制御回路202のプログラマブルレジスタ104,105の設定値に従って決定している。

しかし本願発明はこれに限定されるものでなく、LSI201に外付けのメモリ素子に、これらODT制御レジスタ104,105と同様に各種設定値を記憶させて、その設定値を参照して上述の制御を行っても良い。

以上説明したように本実施の形態によれば、アクセス対象のメモリデバイスに対してODT制御信号302を有効にするメモリデバイスをプログラマブルに決定してODT制御を行うことができる。これにより、あるLSIのメモリアクセス制御や、メモリ動作速度が変更された場合、或は、このLSIを含むシステム、或は基板の構成が変更された場合であっても、的確なメモリデバイスのODT制御を実現することが可能となる。

また、メモリデバイスとの間のデータ転送に影響を及ぼさない範囲で、不要なODT制御信号の発行を抑止することができるため、ODT時の電力消費を抑えることが可能となる。

本実施の形態に係るメモリ制御回路の構成を示すブロック図である。 本実施の形態におけるメモリデバイスとメモリ制御回路を実装したLSIとの接続を示した概念図である。 本実施の形態に係るメモリ制御回路と、各メモリデバイスとの間の信号接続を説明する図である。 データバスのデータとODT制御信号との関係を説明する図である。 本実施の形態に係るODT制御レジスタの構成(A)と、本実施の形態に係る制御レジスタの設定値の一例(B)を示す図である。 図5(B)に示す設定値の下で、メモリデバイス2のリードアクセスに続いて、メモリデバイス1へライトアクセスが発行された場合の、ODT制御回路に関連する信号とODT制御信号との関連を示す図である。 DDR2−SDRAMにおけるODTの構成を説明する図である。

Claims (15)

  1. On-Die Termination(ODT)機構を有する複数のメモリデバイスを接続可能なメモリ制御回路であって、
    メモリアクセス要求を解釈し、当該解釈に基づいて許可信号を発行するコマンド制御手段と、
    前記コマンド制御手段による前記メモリアクセス要求の解釈に基づいて、前記複数のメモリデバイスの少なくとも1つに対してデータを送信または前記複数のメモリデバイスの少なくとも1つからデータを受信するデータ制御手段と、
    前記コマンド制御手段からの許可信号に基づいて、前記複数のメモリデバイスの少なくとも1つへ保持手段を介してODT制御信号を発行するODT制御手段と、を有し、
    前記コマンド制御手段は、前記メモリデバイスにおける信号反射を抑制するために前記データ制御手段と前記メモリデバイスとの間のデータの発生に対して少なくとも前記保持手段によって生じる遅延分先立って前記許可信号を発行することを特徴とするメモリ制御回路。
  2. アクセス対象のメモリデバイスに基づいて、前記複数のメモリデバイスの備える複数のODT機構の内、どのODT機構を有効にするかを示す設定情報を記憶する記憶手段を更に備え、
    前記ODT制御手段は、前記記憶手段に記憶されている設定情報に基づいて、前記複数のメモリデバイスのそれぞれのODT機構を制御することを特徴とする請求項1に記載のメモリ制御回路。
  3. 前記記憶手段は、前記複数のメモリデバイスのそれぞれへのリード、ライトに対してそれぞれ独立に前記情報を記憶することを特徴とする請求項に記載のメモリ制御回路。
  4. 前記ODT制御手段は、前記メモリデバイスへのリードとライトの各アクセスで独立に前記ODT機構を制御することを特徴とする請求項2に記載のメモリ制御回路。
  5. 前記記憶手段は、前記情報をプログラマブルに記憶することを特徴とする請求項乃至のいずれか1項に記載のメモリ制御回路。
  6. 前記コマンド制御手段は、バスマスタからのアクセス要求に基づいて、前記メモリデバイスに対するアクセスアドレス及びリード又はライト信号を発生するコマンド発生手段を更に備え
    前記ODT制御手段は、アクセス対象のメモリデバイスと、アクセスがリードであるかライトであるかに基づいて前記複数のメモリデバイスのそれぞれのODT機構を制御することを特徴とする請求項1乃至5のいずれか1項に記載のメモリ制御回路。
  7. 前記コマンド制御手段は、さらにtAOND又はtAOFDの遅延分先立って、前記許可信号を発行することを特徴とする請求項1乃至6のいずれか1項に記載のメモリ制御回路。
  8. 請求項1乃至のいずれか1項に記載のメモリ制御回路を有することを特徴とする集積回路。
  9. 前記保持手段はフリップフロップであることを特徴とする請求項1乃至8のいずれか1項に記載のメモリ制御回路。
  10. 前記許可信号は前記ODT制御信号の駆動を指示する信号であり、前記データ制御手段から前記メモリデバイスへデータが出力される間、前記ODT制御信号が有効となるように発行されることを特徴とする請求項1乃至9のいずれか1項に記載のメモリ制御回路。
  11. 前記コマンド制御手段は、前記許可信号の他に、前記ODT機構を有効にするメモリデバイスに対して前記ODT制御手段によって前記ODT制御信号を発行させるためのデバイス信号を、少なくとも前記許可信号を発行する前から前記ODT制御手段に対して発行し続けていることを特徴とする請求項1乃至10のいずれか1項に記載のメモリ制御回路。
  12. 前記コマンド制御手段は、前記許可信号の他に、前記データ制御手段と前記複数のメモリデバイスとの間におけるデータ転送の方向を示す方向信号を、少なくとも前記許可信号を発行する前から前記ODT制御手段に対して発行し続けていることを特徴とする請求項1乃至11のいずれか1項に記載のメモリ制御回路。
  13. データバスと、
    On-Die Termination(ODT)機構を有する複数のメモリデバイスと、
    前記データバスを介して前記複数のメモリデバイスの少なくとも1つデータを送信するデータ出力手段と、
    メモリアクセス要求を解釈し、当該解釈に基づいて前記メモリデバイスのODT機構を有効にするための許可信号を発行するコマンド制御手段と、
    前記コマンド制御手段からの許可信号に基づいて、前記複数のメモリデバイスの少なくとも1つに保持手段を介してODT制御信号を発行するODT制御手段と、を有し、
    前記コマンド制御手段は、前記データ出力手段から前記メモリデバイスへデータが出力される間前記ODT機構が有効となるように、少なくとも前記保持手段によって生じる遅延分先立って前記許可信号を発行することを特徴とするメモリシステム。
  14. On-Die Termination(ODT)機構を有する複数のメモリデバイスを接続可能なメモリ制御回路におけるメモリ制御方法であって、
    メモリアクセス要求を解釈し、当該解釈に基づいて許可信号を発行するコマンド制御工程と、
    データ制御手段が、前記コマンド制御工程における前記メモリアクセス要求の解釈に基づいて、前記複数のメモリデバイスの少なくとも1つに対してデータを送信または前記複数のメモリデバイスの少なくとも1つからデータを受信するデータ制御工程と、
    前記コマンド制御工程における許可信号に基づいて、前記複数のメモリデバイスの少なくとも1つに保持手段を介してODT制御信号を発行するODT制御工程と、を有し、
    前記コマンド制御工程では、前記メモリデバイスにおける信号反射を抑制するために、前記データ制御手段と前記メモリデバイスとの間のデータの発生に対して少なくとも前記保持手段によって生じる遅延分先立って前記許可信号を発行することを特徴とするメモリ制御方法。
  15. データバスと、On-Die Termination(ODT)機構を有する複数のメモリデバイスと、前記データバスを介して前記複数のメモリデバイスの少なくとも1つにデータを送信するデータ出力手段と、メモリアクセス要求を解釈し、当該解釈に基づいて前記メモリデバイスのODT機構を有効にするための許可信号を発行するコマンド制御手段と、前記コマンド制御手段からの許可信号に基づいて、前記複数のメモリデバイスの少なくとも1つに保持手段を介してODT制御信号を発行するODT制御手段と、を有するメモリシステムによるメモリ制御方法であって、
    前記コマンド制御手段は、前記データ出力手段から前記メモリデバイスへデータが出力される間前記ODT機構が有効となるように、少なくとも前記保持手段によって生じる遅延分先立って前記許可信号を発行することを特徴とするメモリ制御方法。
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