KR20110105796A - 전자 회로 - Google Patents
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Abstract
메모리 어레이의 영역에 겹쳐서 코일(22)을 배치하고, 코일(22)에 의해 적층 실장된 칩 간의 유도 결합에 의한 통신을 행하는 전자 회로. 코일(22)과 비트선(15)의 교차점 1, 2는 코일(22)의 양 단자 a, g로부터의 배선 길이가 서로 동일한 한 쌍의 위치에 있으므로, 비트선(15)으로부터 코일(22)로의 간섭은 코일(22)의 양단에 있어서 동상 또한 동일한 크기가 되므로, 차동증폭기에 의해 제거할 수 있다. 이것에 의해, 메모리 어레이의 영역에 겹쳐서 유도 결합에 의한 통신을 행하기 위한 코일 안테나를 배치해도, 메모리 어레이의 배선으로부터 코일 안테나에 의한 통신으로의 간섭이 거의 발생하지 않도록 코일 안테나를 배치시킬 수 있다.
Description
본 발명은 적층 실장되는 IC(Integrated Circuit) 베어칩 등의 칩 간의 통신을 적합하게 행할 수 있는 전자 회로에 관한 것이다.
본 발명자들은 LSI(Large Scale Integration)칩의 칩 상의 배선에 의해 형성되는 코일을 통하여 적층 실장되는 칩 간에서 유도 결합에 의한 통신을 행하는 전자 회로를 제안하고 있다(특허문헌 1~11, 비특허문헌 1~3 참조.).
특히, 특허문헌 10에 있어서, 메모리 어레이의 영역의 금속배선층에 거의 사용되고 있지 않는 것이 있는 점에 주목하여, 종래는 사용되고 있지 않았던 금속배선층을 사용하여 코일을 형성함으로써 코일을 효율적으로 배치하는 것을 제안하고 있다.
도 13은, 특허문헌 10에 있어서 제안한 전자 회로의 구성을 나타내는 도면이다. 도 13(a)는 평면도이며, 도 13(b)는 도 13(a)의 BB'선에 있어서의 단면도이다. 도면은 적층 실장되는 전자 회로 내의 1개의 LSI칩에 대해서 나타내고 있다. LSI칩은 메모리 어레이(11), 예를 들면 디코더인 주변 회로(12) 및 예를 들면 센스 앰프인 주변 회로(13)로 이루어진다. 메모리 어레이(11)에는 많은 워드선(14) 및 비트선(15)이 고밀도로 배치되고, 그들의 교점에는 메모리 셀(16)이 배치된다. 워드선(14)에 의해 메모리 셀행을 선택하고, 비트선(15)에 의해 신호를 기입 또는 독출한다. 도면에서는 워드선(14), 비트선(15) 및 메모리 셀(16)을 각각 1개씩 나타냈다. 이 메모리 어레이(11)의 영역에, 송수신기(21)에 접속되고, 유도 결합에 의한 통신을 행하기 위한 코일(22)을 배치한다. 코일(22)은 워드선(14) 및 비트선(15)과는 상이한 금속배선층을 사용하여 형성한다. 그 때에, 코일(22)의 형상을 다각형, 여기서는 예를 들면 사각형으로 하여, 그 각 변이 워드선(14) 및 비트선(15)에 대하여 평행하지 않도록 배치한다. 이것에 의해, 코일(22)과 워드선(14) 및 비트선(15)과의 용량 결합 및 자계 결합을 작게 할 수 있다.
도면은 메모리 어레이(11)와 로직 회로(45)를 가지는 표준적인 LSI칩을 나타내고 있으며, 반도체 기판(41) 위에 3층의 금속배선층(42~44)이 적층되어 있다. 제1층의 금속배선층(42)에 의해 워드선(14)을 형성하고, 제2층의 금속배선층(43)에 의해 비트선(15)을 형성하고, 제3층의 금속배선층(44)에 의해 코일(22)을 형성하고 있다. 주변 회로(12, 13)나 로직 회로(45)에는 3층 이상의 금속배선층이 사용되지만, 메모리 어레이(11)에는 대부분 2층밖에 사용되지 않으므로, 그 영역의 사용되고 있지 않은 금속배선층을 사용하여 코일(22)을 형성하고 있다.
D. Mizoguchi et al, "A1.2Gb/s/pin Wireless Superconnect based on Inductive Inter-chip Signaling(IIS), "IEEE International Solid-State Circuits Conference(ISSCC' 04), Dig. Tech. Papers, pp. 142-143, 517, Feb. 2004.
N. Miura et al, "Analysis and Design of Transceiver Circuit and Inductor Layout for Inductive Inter-chip Wireless Superconnect," Symposium on VLSI Circuits, Dig. Tech. Papers, pp. 246-249, Jun. 2004.
N. Miura et al, "CrossTalk Countermeasures in Inductive Inter-Chip Wireless Superconnect," inProc. IEEE Custom Integrated Circuits Conference(CICC' 04), pp. 99-102, Oct. 2004.
그러나, 메모리 어레이의 영역에 겹쳐서 유도 결합에 의한 통신을 행하기 위한 코일을 배치하면, 메모리 어레이의 배선의 신호가 코일에 간섭하기 때문에, 코일에 의한 통신에 있어서 SN비가 열화해 버린다. 또, 반대로 코일의 신호가 메모리 어레이의 배선에 간섭하기 때문에, 메모리의 기입 또는 독출의 신뢰성이 낮아져 버린다.
본 발명은 상기 문제점을 감안하여, 메모리 어레이의 영역에 겹쳐서 유도 결합에 의한 통신을 행하기 위한 코일 안테나를 배치해도, 메모리 어레이의 배선과 코일 안테나에 의한 통신과의 간섭이 거의 발생하지 않도록 코일 안테나를 배치시킨 전자 회로를 제공하는 것을 목적으로 한다.
청구항 1에 기재된 본 발명의 전자 회로는, 기판 상에, 정보를 기억하는 메모리 어레이와, 이 메모리 어레이가 존재하는 영역에 겹쳐서 금속배선층에 의해 형성되어 있는 코일 안테나를 가지고, 상기 코일 안테나를 형성하는 금속배선층의 위 또는 아래에 인접하는 금속배선층으로 형성되어 있는 배선과 상기 코일 안테나가 평면도 상에서 교차하는 위치가, 상기 코일 안테나의 양 단자로부터의 배선 길이가 서로 동일한 한 쌍의 위치로 이루어지는 것을 특징으로 한다.
또, 청구항 2에 기재된 본 발명의 전자 회로는, 상기 코일 안테나와 교차하는 상기 배선은 상기 메모리 어레이의 비트선, 워드선 또는 칼럼선택선인 것을 특징으로 한다.
또, 청구항 3에 기재된 본 발명의 전자 회로는, 상기 코일 안테나에는 이 코일 안테나에 의해 수신하는 신호를 증폭하는 차동증폭기가 접속되어 있는 것을 특징으로 한다.
또, 청구항 4에 기재된 본 발명의 전자 회로는, 상기 코일 안테나에 접속되고, 이 코일 안테나의 중앙의 전위를 소정의 전위로 유지하면서, 송신 데이터에 따라 이 코일 안테나에 흐르는 전류를 구동하는 송신기를 구비하는 것을 특징으로 한다.
본 발명에 의하면, 메모리 어레이의 영역에 겹쳐서 유도 결합에 의한 통신을 행하기 위한 코일 안테나를 배치해도, 메모리 어레이의 배선으로부터 코일 안테나로의 간섭은 코일 안테나의 양단에 있어서 동상 또한 동일한 크기가 되므로, 차동증폭기에 의해 제거할 수 있다. 또, 반대로 코일 안테나의 신호가 메모리 어레이의 배선에 간섭하는 것을 억지할 수 있다.
도 1은, 본 발명의 실시예 1에 의한 코일 안테나와 메모리 어레이의 배선과의 관계를 나타내는 도면이다.
도 2는, 특허문헌 1에 있어서 제안한 코일 안테나와 메모리 어레이의 배선과의 관계를 나타내는 도면이다.
도 3은, 본 발명의 실시예 1에 의한 전자 회로의 전체 구조를 나타내는 평면도이다.
도 4는, 본 발명의 실시예 2에 의한 코일 안테나와 메모리 어레이의 배선과의 관계를 나타내는 도면이다.
도 5는, 다른 본 발명에 따르지 않은 코일 안테나와 메모리 어레이의 배선과의 관계를 나타내는 도면이다.
도 6은, 본 발명의 실시예 3에 의한 코일 안테나와 메모리 어레이의 배선과의 관계를 나타내는 도면이다.
도 7은, 다른 본 발명에 따르지 않은 코일 안테나와 메모리 어레이의 배선과의 관계를 나타내는 도면이다.
도 8은, 본 발명에 의한 송신기의 구성을 나타내는 도면이다.
도 9는, 본 발명에 의한 송신기의 각 부의 파형을 나타내는 도면이다.
도 10은, 본 발명의 효과를 설명하는 도면이다.
도 11은, 본 발명에 의한 수신기의 구성을 나타내는 도면이다.
도 12는, 본 발명의 적용예를 나타내는 도면이다.
도 13은, 특허문헌 10에 있어서 제안한 전자 회로의 구성을 나타내는 도면이다.
도 2는, 특허문헌 1에 있어서 제안한 코일 안테나와 메모리 어레이의 배선과의 관계를 나타내는 도면이다.
도 3은, 본 발명의 실시예 1에 의한 전자 회로의 전체 구조를 나타내는 평면도이다.
도 4는, 본 발명의 실시예 2에 의한 코일 안테나와 메모리 어레이의 배선과의 관계를 나타내는 도면이다.
도 5는, 다른 본 발명에 따르지 않은 코일 안테나와 메모리 어레이의 배선과의 관계를 나타내는 도면이다.
도 6은, 본 발명의 실시예 3에 의한 코일 안테나와 메모리 어레이의 배선과의 관계를 나타내는 도면이다.
도 7은, 다른 본 발명에 따르지 않은 코일 안테나와 메모리 어레이의 배선과의 관계를 나타내는 도면이다.
도 8은, 본 발명에 의한 송신기의 구성을 나타내는 도면이다.
도 9는, 본 발명에 의한 송신기의 각 부의 파형을 나타내는 도면이다.
도 10은, 본 발명의 효과를 설명하는 도면이다.
도 11은, 본 발명에 의한 수신기의 구성을 나타내는 도면이다.
도 12는, 본 발명의 적용예를 나타내는 도면이다.
도 13은, 특허문헌 10에 있어서 제안한 전자 회로의 구성을 나타내는 도면이다.
이하, 첨부 도면을 참조하면서 본 발명의 적합한 실시형태에 대해서 상세하게 설명한다.
도 2는, 특허문헌 1에 있어서 제안한 코일 안테나와 메모리 어레이의 배선과의 관계를 나타내는 도면이다. 도 2(a)는, 코일 안테나와 메모리 어레이의 배선과의 관계를 나타내는 평면도이며, 도 2(b)는, 늘여서 펼친 경우의 코일 안테나를 나타내는 도면이다. 도 2(a)의 a, b, c, d, e, f, g, 1, 2, 3, 4와 도 2(b)의 a, b, c, d, e, f, g, 1, 2, 3, 4는 코일(22)의 대응하는 위치를 나타낸다. 도 13에 나타내는 바와 같이, 비트선(15)은 제2층의 금속배선층(43)에 의해 형성되고, 코일(22)은 제3층의 금속배선층(44)에 의해 형성되어 있다. 도 2에는 나타나 있지 않지만, 제1층의 금속배선층(42)에 의해 워드선(14)이 형성되어 있고, 또한 칼럼선택선이 배치되는 경우도 있으며, 이 경우에 칼럼선택선은 제2층의 금속배선층(43)에 의해 형성되고 배치된다.
여기서, 메모리 어레이의 배선으로부터 코일 안테나로의 간섭을 고찰한다. 제1층의 워드선(14)과 제3층의 코일(22) 사이에는 고밀도로 배치된 제2층의 비트선(15)이 있는 것으로 양 층간의 전계가 차단되기 때문에, 워드선(14)으로부터 코일(22)로의 간섭 노이즈의 발생은 비교적 작다. 이 때문에, 제3층의 코일(22)에 가장 가까운 제2층의 비트선(15)이 코일(22)에 대한 간섭 노이즈의 원인으로서 지배적이 된다.
도 2에 있어서, 예를 들면 비트선(15)에 로우로부터 하이로 변화하는 전압 신호가 발생했을 때, 코일(22)상의 교차점 1, 2, 3, 4에 있어서도, 용량 결합으로 로우로부터 하이로 변화하는 전압 신호가 노이즈로서 발생한다. 교차점 1과 2는 코일(22)의 2개의 단자 a, g로부터의 배선 길이가 서로 동일한 한 쌍의 위치에 있으므로, 이 위치에서 발생하는 노이즈는 코일(22)의 2개의 단자 a, g에 있어서 동상 또한 동일한 크기의 노이즈가 되고, 코일(22)의 2개의 단자 a, g에 접속된 수신기에 있어서, 차동증폭기에 의해 제거할 수 있다. 그런데, 코일(22)의 양 단자로부터의 배선 길이가 서로 동일한 한 쌍의 위치에 없는 교차점 3과 4에 있어서 중첩된 노이즈는 코일(22)의 인덕턴스, 기생 용량 및 저항분을 고려하면, 코일(22)의 2개의 단자 a, g에 상이한 시각에 도달하는 상이한 크기의 노이즈가 되고, 차동증폭기로 이 노이즈를 제거할 수는 없다. 그 결과, 수신기의 SN비를 열화시켜, 오동작의 확률을 높이는 원인이 된다.
(실시예 1)
도 1은, 본 발명의 실시예 1에 의한 코일 안테나와 메모리 어레이의 배선과의 관계를 나타내는 도면이다. 도 1(a)는, 코일 안테나와 메모리 어레이의 배선과의 관계를 나타내는 평면도이며, 도 1(b)는, 늘려서 펼친 경우의 코일 안테나를 나타내는 도면이다. 도 1(a)의 a, b, c, d, e, f, g, 1, 2와 도 1(b)의 a, b, c, d, e, f, g, 1, 2는 코일(22)의 대응하는 위치를 나타낸다. 본 실시예는 코일(22)을 형성하는 배선층에 가장 가까운 배선층의 배선인 비트선(15)이 코일(22)과 평면도상에서 교차하는 교차점 1, 2가 코일(22)로부터의 배선 길이가 서로 동일한 한 쌍의 위치에 있도록, 코일(22)을 배치하는 것이다. 비트선(15)은 대부분의 것이 고밀도로 배치되지만, 그 어느 비트선(15)에 대해서도, 코일(22)과의 교차점은 코일(22)의 양 단자로부터의 배선길이가 서로 동일한 한 쌍의 위치에 있다. 이 때문에, 이 위치에서 발생하는 노이즈는 코일(22)의 2개의 단자 a, g에 있어서 동상 또한 동일한 크기의 노이즈가 되고, 코일(22)의 2개의 단자 a, g에 접속된 수신기에 있어서, 차동증폭기에 의해 제거할 수 있다.
도 2의 경우는 코일의 양단에 0.6mV의 차동 노이즈가 발생하지만, 도 1의 경우는 차동 노이즈가 0.1mV로 작아지는 것을 시뮬레이션으로 확인할 수 있다.
(시뮬레이션 조건)
코일 1변의 길이 : 260μm
감음수 : 1회 감음
코일의 선 폭 : 1.6μm
코일의 선 간격 : 1.6μm
비트선의 길이 : 1mm
비트선 신호의 상승 시간 : 150ps
도 3은, 본 발명의 실시예 1에 의한 전자 회로의 전체 구조를 나타내는 평면도이다. 여기서는 전자 회로의 예로서 1개의 칩(100)을 나타낸다. 칩(100)은 송수신기(21), 코일(22), 워드선(14) 및 비트선(15)을 가지는 메모리 어레이(31) 및 로직 회로(45)로 이루어진다.
도 5는, 다른 본 발명에 따르지 않은 코일 안테나와 메모리 어레이의 배선과의 관계를 나타내는 도면이다. 도 5(a)는, 코일 안테나와 메모리 어레이의 배선과의 관계를 나타내는 평면도이며, 도 5(b)는, 늘려서 펼친 경우의 코일 안테나를 나타내는 도면이다. 도 5(a)의 a, b, c, d, 1, 2, 3, 4, 5, 6, 7, 8과 도 2(b)의 a, b, c, d, 1, 2, 3, 4, 5, 6, 7, 8은 코일(24)의 대응하는 위치를 나타낸다. 이 예는 코일을 2회 감은 경우를 나타내고 있다. 비트선(15)과 코일(24)과의 교차점 1, 2, 5, 6과 교차점 a, b, c, d, 3, 4, 7, 8은 코일(24)의 양 단자로부터의 배선 길이가 서로 동일한 한 쌍의 위치로 이루어지는 것이 아니므로, 비트선(15)으로부터 코일(24)에 대한 간섭 노이즈는 코일(24)의 양단에 있어서 상이한 크기의 노이즈가 되고, 차동증폭기로 이 노이즈를 제거할 수는 없다.
(실시예 2)
도 4는, 본 발명의 실시예 2에 의한 코일 안테나와 메모리 어레이의 배선과의 관계를 나타내는 도면이다. 도 4(a)는, 코일 안테나와 메모리 어레이의 배선과의 관계를 나타내는 평면도이며, 도 4(b)는, 늘려서 펼친 경우의 코일 안테나를 나타내는 도면이다. 도 4(a)의 a, b, c, d, 1, 2, 3, 4, 5, 6, 7, 8과 도 4(b)의 a, b, c, d, 1, 2, 3, 4, 5, 6, 7, 8은 코일(24)의 대응하는 위치를 나타낸다. 본 실시예는 코일을 2회 감은 경우를 나타내고 있다. 비트선(15)과 코일(24)과의 교차점 2, 3, 6, 7과 교차점 1, 4, 5, 8은 코일(24)의 양 단자로부터의 배선 길이가 서로 동일한 한 쌍의 위치로 이루어지므로, 비트선(15)으로부터 코일(24)에 대한 간섭 노이즈는 코일(24)의 양단에 있어서 동상 또한 동일한 크기의 노이즈가 되고, 차동증폭기로 이 노이즈를 제거할 수 있다.
도 7은, 다른 본 발명에 따르지 않은 코일 안테나와 메모리 어레이의 배선과의 관계를 나타내는 도면이다. 도 7(a)는, 코일 안테나와 메모리 어레이의 배선과의 관계를 나타내는 평면도이며, 도 7(b)는, 늘려서 펼친 경우의 코일 안테나를 나타내는 도면이다. 도 7(a)의 a, b, c, d, e, f, g, h, i, j, k, 1, 2, 3, 4와 도 7(b)의 a, b, c, d, e, f, g, h, i, j, k, 1, 2, 3, 4는 코일(23)의 대응하는 위치를 나타낸다. 이 예는 코일을 팔각형으로 한 경우를 나타내고 있다. 비트선(15)과 코일(23)과의 교차점 1, 2, 3, 4는 코일(23)의 양 단자로부터의 배선 길이가 서로 동일한 한 쌍의 위치로 이루어지는 것이 아니므로, 비트선(15)으로부터 코일(23)에 대한 간섭 노이즈는 코일(23)의 양단에 있어서 상이한 크기의 노이즈가 되고, 차동증폭기로 이 노이즈를 제거할 수는 없다.
(실시예 3)
도 6은, 본 발명의 실시예 3에 의한 코일 안테나와 메모리 어레이의 배선과의 관계를 나타내는 도면이다. 도 6(a)는, 코일 안테나와 메모리 어레이의 배선과의 관계를 나타내는 평면도이며, 도 6(b)는, 늘려서 펼친 경우의 코일 안테나를 나타내는 도면이다. 도 6(a)의 a, b, c, d, e, f, g, h, i, j, k, 1, 2와 도 6(b)의 a, b, c, d, e, f, g, h, i, j, k, 1, 2는 코일(23)의 대응하는 위치를 나타낸다. 본 실시예는 코일을 팔각형으로 한 경우를 나타내고 있다. 비트선(15)과 코일(23)과의 교차점 1, 2는 코일(23)의 양 단자로부터의 배선 길이가 서로 동일한 한 쌍의 위치에 있으므로, 비트선(15)으로부터 코일(23)에 대한 간섭 노이즈는 코일(23)의 양단에 있어서 동상 또한 동일한 크기의 노이즈가 되고, 차동증폭기로 이 노이즈를 제거할 수 있다.
도 8은, 본 발명에 의한 송신기의 구성을 나타내는 도면이다. 도 9는, 본 발명에 의한 송신기의 각 부의 파형을 나타내는 도면이다. 여기서는, 코일 안테나를 송신 코일로서 구동하는 송신기의 구성을 설명한다. 송신기는 NAND(71, 73), NOR(72, 74), 저항(76, 77, 78) 및 트랜지스터(P1~P3, N1~N3)로 이루어진다. NAND(71, 73), NOR(72, 74) 및 트랜지스터(P1, P2, N1, N2)는 송신 코일(75)을 구동하는 코일 구동 회로이며, 저항(76, 77, 78) 및 트랜지스터(P3, N3)는 송신 코일(75)을 트랜지스터(P3)와 트랜지스터(N3)의 온 저항의 비로 결정되는 VDD와 VSS의 중간의 전위로 유지하고자 하는 전위 유지 회로이다. 신호 CP는 클록 Txclk로부터 도 8(b)에 나타내는 회로에 의해 작성되고, 그 파형을 도 8(c)에 나타낸다. 도 8(b)에 나타내는 회로는 NOR(61), NAND(62), 버퍼(63) 및 인버터(I1~I4)로 이루어진다. 신호 CP가 로우일 때, 송신 데이터 Txdata에 관계없이, 트랜지스터(P1~P3, N1~N3)는 오프이며, 송신 코일(75)에 전류는 흐르지 않고, 송신 코일(75)은 전위 유지 회로에 의해 소정의 전위로 유지된다. 클록 Txclk에 동기한 신호 CP가 하이일 때, 송신 데이터 Txdata에 따라 송신 코일(75)에 전류가 흐른다. 송신 데이터 Txdata가 하이일 때, 트랜지스터(P1, N2)가 온 , 트랜지스터(P2, N1)가 오프가 되고, 송신 코일(75)에는 전류 IT가 흐르고, 이 때, 송신 코일(75)의 각 부의 전위는 트랜지스터(P1)와 트랜지스터(N2)의 온 저항의 비로 결정되는 VDD와 VSS의 중간의 전위인 VA, VB, VC가 된다. 실제로는 이들 VA, VB, VC는 거의 동전위이다. 또, 송신 데이터 Txdata가 로우일 때, 트랜지스터(P2, N1)가 온, 트랜지스터(P1, N2)가 오프가 되고, 송신 코일(75)에는 전류 -IT가 흐르고, 송신 코일(75)의 전위는 트랜지스터(P2)와 트랜지스터(N1)의 온 저항의 비로 결정되는 VDD와 VSS의 중간의 전위인 VA, VB, VC가 된다. 따라서, 트랜지스터(P1, N2)의 온 저항의 비와, 트랜지스터(P2, N1)의 온 저항의 비와, 트랜지스터(P3, N3)의 온 저항의 비가 동일하게 되도록 각 트랜지스터의 사이즈를 설계하면, 전위 유지 회로가 출력하는 전위와, 송신 데이터 Txdata가 변화하여 신호 CP가 하이가 되는 기간에 송신기가 송신 코일(75)을 구동할 때의 전위가 거의 동일하게 된다. 전위 유지 회로가 송신 코일(75)을 소정의 전위로 유지하고자 하고 있으므로, 송신 코일(75)에 전류가 흐르는 경우에도 송신 코일(75)의 전위가 크게 변화하지 않는다. 또한, 전위 유지 회로의 출력은 저항을 통하여 송신 코일(75)의 중앙에 접속해도 마찬가지의 효과가 얻어진다.
도 10은, 본 발명의 효과를 설명하는 도면이다. 도 10(a)는, 본 발명에 의한 코일 안테나와 메모리 어레이의 배선과의 관계를 나타내는 평면도이며, 도 10(b)는, 본 발명에 따르지 않은 코일 안테나와 메모리 어레이의 배선과의 관계를 나타내는 평면도이며, 도 10(c)는, 늘려서 펼친 경우의 코일 안테나를 나타내는 도면이며, 도 10(d)는, 코일 안테나상의 전위를 나타내는 도면이다. 도 10(a)의 a, b, c, d, e, f, g, 1, 2와 도 10(b)의 a, b, c, d, e, f, g, 3, 4와 도 10(c)의 a, b, c, d, e, f, g, 1, 2, 3, 4는 코일(22)의 대응하는 위치를 나타낸다. 도 10(d)에서는, 코일 안테나의 전위가 변화하는 시간대만을 확대하여 나타냈다. 본 발명에 따르지 않은 경우는 (도 10(b)), 비트선(15)과 코일(22)의 교차점 3, 4는 코일(22)의 양 단자로부터의 배선 길이가 서로 동일한 한 쌍의 위치에 없으므로, 교차점 3, 4에 있어서의 코일(22)의 전위는 치우쳐 변위하고, 코일(22)로부터의 간섭을 받게된다. 이에 대하여 도 10(d)에 나타낸 바와 같이, 본 발명의 경우는 (도 10(a)), 교차점 1, 2는 코일(22)의 양 단자로부터의 배선 길이가 서로 동일한 한 쌍의 위치에 있으므로, 교차점 1, 2에 있어서의 코일(22)의 전위는 소정의 전위에 대하여 서로 대칭으로 변화, 즉, 역방향과 동일한 양만큼 변위하므로, 비트선(15)에 있어서, 이들은 상쇄되어 코일(22)로부터 간섭을 받지 않는다.
도 11은, 본 발명에 의한 수신기의 구성을 나타내는 도면이다. 여기서는, 코일 안테나를 수신 코일로서 신호를 수신하는 수신기의 구성을 설명한다. 도 11(a)는, 수신 코일(81)에 접속되는 차동증폭기(82)인 수신기를 나타낸다. 이것에 의해, 수신 코일(81)의 양 단자에 동일하게 인가되는 동상 노이즈를 제거할 수 있고, 본 발명을 적합하게 실시할 수 있다.
도 11(b)는, 더욱 구체적인 수신기의 구성을 나타낸다. 수신기는 수신 코일(81)에 접속되고, 트랜지스터(102, 104, 105) 및 저항(101, 103)으로 이루어지며, 전체로서 차동증폭기를 구성하고, 수신 신호 Rxdata 및 바 Rxdata를 출력한다. 트랜지스터(102, 104)가 차동증폭기의 차동쌍을 이루고, 수신 코일(81)로부터의 신호를 받는다. 트랜지스터(102, 104)에 접속되어 있는 수신 코일(81)의 중앙은 바이어스 전압 VB에 접속되어 있다. 이것에 의해, 신호 수신시에 수신 코일(81) 양단에 발생하는 전압 진폭의 중심 전압을 신호 증폭에 최적인 전압값 VB로 할 수 있다. 트랜지스터(102, 104)의 소스 단자는 테일 전류원 발생용 트랜지스터(105)에 접속된다. 트랜지스터(105)의 소스 단자는 접지되고, 게이트 단자에는 바이어스 전압 VC가 입력된다. 트랜지스터(102, 104)의 드레인측은 저항(101, 103)을 통하여 전원에 접속되어 있다.
도 11(c)는, 다른 수신기의 예의 구성을 나타낸다. 수신기는 히스테리시스 비교기를 구성하고 있고, 게인 회로와 래치 회로로 이루어진다. 게인 회로는 트랜지스터(91)와 트랜지스터(93) 및 트랜지스터(94)와 트랜지스터(96)로 이루어지는 인버터로서, 수신 코일(81)의 양 단자를 게이트에 접속하고, 입력되는 펄스 전압 VR을 증폭한다. 펄스 전압 VR이 일정한 임계값을 넘으면 수신 신호 Rxdata가 반전한다. 래치 회로는 인버터의 출력에 접속된 크로스 커플의 PMOS92, 95이다. 이 회로가 수신 신호 Rxdata를 유지하는 기능을 가지고 있고, 펄스 전압 VR로부터 디지털 데이터를 올바르게 복원하는 것을 가능하게 하고 있다. 이 래치 회로는 유지하고 있는 데이터에 따라서 입력 인버터의 임계값을 변화시킨다. 초기 상태에서, 수신 신호 Rxdata로서 로우를 유지하고 있던 래치 회로는 인버터의 임계값을 높게 한다. 입력에 정의 펄스가 입력되고 이 임계값을 넘으면 수신 신호 Rxdata가 반전하고, 하이가 된다. 래치 회로에 의해 이번에는 인버터의 임계값이 낮아지고, 다음에 이 임계값을 넘는 부의 펄스 전압이 입력될 때까지 수신 신호 Rxdata가 유지된다. 이 반복으로 정부의 펄스 전압으로부터 올바르게 디지털 데이터를 복원할 수 있다.
또한, 본 발명은 상기 실시형태에 한정되는 것은 아니다.
도 12는, 본 발명의 적용예를 나타내는 도면이다. 도 12(a)는 가장 전형적인 적용예이며, 메모리 어레이(11)와 코일(22)을 가지는 복수의 칩(52)을 적층 실장한 LSI(51)의 예이다. 또한, 도면은 모식적으로 나타낸 것이며, 실제로는 다른 칩이 적층 실장되어 있어도 된다. 도 12(b)는 메모리 어레이(11)와 코일(22)을 가지는 칩(52)에 코일(22)을 가지는 칩(54)을 적층 실장한 LSI(53)의 예이다. 도 12(c)는 반대로, 코일(22)을 가지는 칩(54)에 메모리 어레이(11)와 코일(22)을 가지는 칩(52)을 적층 실장한 LSI(55)의 예이다. 도 12(d)는 메모리 어레이(11)와 코일(22)을 가지는 LSI(56)와 코일(22)을 가지는 LSI(57)와의 조합의 예이며, 이 예는 LSI끼리 유도 결합에 의한 통신을 행하는 것이다.
상기 실시예에 있어서는, 코일의 전체가 메모리 어레이의 영역에 겹쳐서 형성되는 예를 나타냈지만, 코일의 일부가 메모리 어레이의 영역에 겹쳐 있는 경우여도 된다.
코일의 개구를 크게 하면, 칩 간에서 적층 위치가 다소 어긋나 있고, 따라서, 코일 개구 상호의 적층 위치가 다소 어긋나 있어도 통신할 수 있다.
메모리는 독출 전용의 메모리여도 되고, 기입 가능한 메모리여도 된다.
안테나는 본 전자 회로 내의 통신에 사용하는 경우 뿐만 아니라, 다른 전자 회로와의 통신을 위해서 사용하는 것이어도 된다.
상기 실시예에 있어서는, 코일을 형성하는 금속배선층에 비트선을 형성하는 금속배선층이 인접하고, 이들의 간섭이 문제가 되는 예를 나타냈지만, 코일을 형성하는 금속배선층에 워드선을 형성하는 금속배선층이 인접하고, 이들의 간섭이 문제가 되는 경우에도 본 발명은 적합하게 적용할 수 있으며, 본 발명의 범위이다.
송수신기는 송신기 또는 수신기여도 된다. 즉, 코일을 송수신기에 접속하여 송신 및 수신에 공용하는 경우, 코일을 송신기에 접속하여 송신 코일로서 사용하는 경우 및 코일을 수신기에 접속하여 수신 코일로서 사용하는 경우가 있을 수 있으며, 이들 모두 본 발명의 범위이다. 코일은 송신용, 수신용 및 송수신용의 모든 경우를 포함한다.
명세서, 특허 청구의 범위 및 도면을 포함하는 2008년 12월 26일에 출원된 일본 특허 출원 2008-333107의 개시는 그대로 참고로서 여기에 원용하는 것으로 한다.
본 명세서에서 인용한 모든 간행물, 특허 및 특허 출원은 그대로 참고로서 여기에 원용하는 것으로 한다.
11, 31…메모리 어레이 12, 13…주변 회로
14…워드선 15…비트선
16…메모리 셀 21…송수신기
22, 23, 24…코일 41…반도체 기판
42, 43, 44…금속배선층 45…로직 회로
52, 54…칩 51, 53, 55, 56, 57…LSI
63…버퍼 62, 71, 73…NAND
61, 72, 74…NOR 75…송신 코일
76, 77, 78…저항 81…수신 코일
82…차동증폭기
91, 92, 93, 94, 95, 96, 102, 104, 105…트랜지스터
I1, I2, I3, I4…인버터 P1, P2, P3, N1, N2, N3…트랜지스터
14…워드선 15…비트선
16…메모리 셀 21…송수신기
22, 23, 24…코일 41…반도체 기판
42, 43, 44…금속배선층 45…로직 회로
52, 54…칩 51, 53, 55, 56, 57…LSI
63…버퍼 62, 71, 73…NAND
61, 72, 74…NOR 75…송신 코일
76, 77, 78…저항 81…수신 코일
82…차동증폭기
91, 92, 93, 94, 95, 96, 102, 104, 105…트랜지스터
I1, I2, I3, I4…인버터 P1, P2, P3, N1, N2, N3…트랜지스터
Claims (4)
- 기판 상에, 정보를 기억하는 메모리 어레이와, 이 메모리 어레이가 존재하는 영역에 겹쳐서 금속배선층에 의해 형성되어 있는 코일 안테나를 가지고,
상기 코일 안테나를 형성하는 금속배선층의 위 또는 아래에 인접하는 금속배선층으로 형성되어 있는 배선과 상기 코일 안테나가 평면도 상에서 교차하는 위치가, 상기 코일 안테나의 양 단자로부터의 배선 길이가 서로 동일한 한 쌍의 위치로 이루어지는 것을 특징으로 하는 전자 회로. - 제 1 항에 있어서,
상기 코일 안테나와 교차하는 상기 배선은 상기 메모리 어레이의 비트선, 워드선 또는 칼럼 선택선인 것을 특징으로 하는 전자 회로. - 제 1 항 또는 제 2 항에 있어서,
상기 코일 안테나에는 이 코일 안테나에 의해 수신하는 신호를 증폭하는 차동증폭기가 접속되어 있는 것을 특징으로 하는 전자 회로. - 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 코일 안테나에 접속되고, 이 코일 안테나의 중앙의 전위를 소정의 전위로 유지하면서, 송신 데이터에 따라 이 코일 안테나에 흐르는 전류를 구동하는 송신기를 구비하는 것을 특징으로 하는 전자 회로.
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