CN101656245A - 具有垫的半导体存储器件 - Google Patents

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Abstract

本发明提供了一种半导体存储器件，其包括具有芯片垫形成区域的半导体电路衬底。在半导体电路衬底上、芯片垫区域的一侧形成一对数据线。该对数据线沿着半导体电路衬底的芯片垫区域延伸的方向延伸。该对数据线被布置成彼此相邻并且接收一对差分数据信号。在半导体电路衬底上、芯片垫区域的另一侧形成电力供应线。电力供应线沿着半导体电路衬底的芯片垫区域延伸的方向延伸，并且电力供应线接收电力。

Description

具有垫的半导体存储器件
对相关专利申请的交叉引用
本申请要求了2008年8月19日提交于韩国知识产权局的韩国申请第10-2008-0080851号的优先权，通过引用将该韩国申请的全部内容整体合并于此。
技术领域
概括地说，本发明涉及一种半导体存储器件，更具体地说，本发明涉及一种具有垫(pad)的半导体存储器件。
背景技术
一般来说，使用差分信令在高速电路与高速接口(即，中央处理单元(CPU)、控制器、系统接口等)之间传输数据。在差分信令中，使用由两个互补信号(例如，下文中表示为“+”信号的正信号和表示为“-”信号的负信号)构成的差分信号电子地传输信息。更具体地说，差分信号的“-”信号被设计并生成为具有“+”信号电平的相反相位。因此，即使当施加具有低电平的正信号时，也可通过相位彼此相反的正信号与负信号之间的差异来传输稳定的数据信号。考虑到这一点，可以理解，精确地维持差分信号之间的输出电压“Vox”的交叉点是维持信号的差分特性的重要因素。承载互补信号的差分信号线连接至芯片垫。为了支持精确的交叉点，芯片垫(即，差分信号垫)和连接至差分信号垫的差分信号线被布置成彼此相邻，使得芯片垫与信号线之间的距离基本上相同。这种布置有助于减小信号之间的失配。
同时，在半导体器件中进行高速传输需要增大的工作频率，这又导致增大的电力消耗。因此，提供较大数目的外部供应电力垫和地电力垫来稳定地供应电力。
在此情形下，被施加差分信号的垫和电力垫的布置在高速工作电路中是很重要的。例如，当被施加正信号的垫与外部供应电力垫之间的连接线比被施加负信号的垫与外部供应电力垫之间的连接线更长时，有效端接电阻“RTTeff”变得失配。因此，即使正信号线与负信号线在半导体电路衬底上被设置成彼此相邻，正信号与负信号之间的输出电压的交叉点也可能由于有效端接电阻器的失配而改变。因此，可能发生正和负信号之间的失配现象。
发明内容
本发明的各种实施例包括一种能够减小一对差分信号之间的信号失配的半导体存储器件。
根据一个方面，根据一个实施例的半导体存储器件被配置成包括：半导体电路衬底；一对数据线，其在一侧沿着与半导体电路衬底的延伸方向垂直的方向形成，并且被设置成彼此相邻以接收一对差分数据信号；以及电力供应线，其在另一侧沿着与半导体电路衬底的延伸方向垂直的方向形成，并且被设置成接收电力。
根据另一个方面，根据另一个实施例的半导体存储器件被配置成包括：半导体电路衬底；以及芯片垫区域，其包含在半导体电路衬底中，其中芯片垫区域包括连接至第一上拉电路单元和第一下拉电路单元的第一差分信号数据垫、连接至第二上拉电路单元和第二下拉电路单元的第二差分信号数据垫、以及介于第一和第二差分信号数据垫之间的电力垫。
下面，在“具体实施方式”部分描述这些和其它特征、方面和实施例。
附图说明
结合附图描述各特征、方面和实施例，在附图中：
图1是示出了根据本发明的一个实施例的半导体存储器件的布局的布局框图；
图2是根据本发明的一个实施例的图1中所示的芯片垫区域和电路单元的概念框图；
图3是根据本发明的一个实施例的图2中所示的芯片垫区域和电路单元的等效电路图；
图4是根据本发明的另一个实施例的半导体存储器件的概念框图；以及
图5是示出了根据本发明的一个实施例的包括图4的芯片垫区域和电路单元的半导体器件的布局的布局框图。
具体实施方式
根据本发明的一个实施例，差分信号垫和电力垫以预定的距离来设置，以防止差分信号垫的有效端接电阻的失配。换言之，地电力供应垫和外部供应电力垫二者之一介于差分信号垫之间，而地电力供应垫和外部供应电力垫二者中的另一者中的每一个被设置于差分信号垫之一的外侧。同时，电连接至介入的电力垫的线被设置于芯片垫区域的一侧(该侧不同于数据线与差分信号相连的那一侧)，使得电力线不介于与差分信号相连的数据线之间，从而最小化与差分信号关联的数据线的信号失真或来自其它信号线的影响。因此，可提供减小了信号之间的失配的差分信号。
下面，将参照附图描述根据本发明的一个实施例的半导体集成电路。
图1是根据一个实施例的半导体存储器件的布局框图。
现在参照图1，根据一个实施例的半导体存储器件10包括：半导体电路衬底100，其上设有孔；以及芯片垫区域200，其包括形成在孔中的多个垫。
外部供应电力信号线110、地电力信号线120和130、一对数据线140和150以及额外的地电力信号线160和170被设置在半导体电路衬底100上。在本发明的一个实施例中，外部供应电力信号线110以及地电力信号线120和130被设置在以芯片垫区域200为基准的上列上。此外，该对数据线140和150以及额外的地电力信号线160和170被设置在以芯片垫区域200为基准的下列上(即，它们都被布置成在芯片垫区域200的一侧、沿着半导体电路衬底100上的一方向延伸)。
芯片垫区域200包括第一地电力垫210、第一差分信号垫220、外部供应电力垫230、第二差分信号垫240和第二地电力垫250。
外部供应电力垫230被布置成介于第一差分信号垫220与第二差分信号垫240之间，第一差分信号垫220与第二差分信号垫240一起接收包括互补信号的差分信号。第一差分信号垫220和第二差分信号垫240分别接收相位彼此相反的信号。
在半导体电路衬底100上，第一差分信号垫220和第二差分信号垫240分别电连接至第一和第二数据线140和150。在此情形下，根据一个实施例，第一和第二数据线140和150沿着与半导体电路衬底100的延伸方向垂直的方向被设置在该下列上。此外，第一和第二数据线140和150被平行地布置成彼此相邻。这样，当第一差分信号垫220和第二差分信号垫240接收一对差分数据时，与常规布置相比，可减小信号之间的失配。
同时，外部供应电力垫230面对第一和第二数据线140和150并且电连接至外部供应电力线110，外部供应电力线110被设置于与形成第一和第二数据线140和150的那一侧(即下列)相对的一侧(即上列)。根据一个实施例，外部供应电力垫230被布置成介于第一差分信号垫220与第二差分信号垫240之间。此外，本发明的一个实施例使得可以获得关于在外部电力供应信号线的外部供应电力垫的中点处划分半导体电路衬底100的线、电连接至外部电力供应信号线110的外部供应电力垫、第一和第二差分信号垫220和240、以及该对数据线140和150的对称性。因此，在图1中所示的本发明的实施例中，第一差分信号垫220与外部供应电力垫230之间的有效端接电阻的效应与第二差分信号垫240与外部供应电力垫230之间的有效端接电阻的效应可被控制为基本上相同。
可替选地，额外的地电力线160和170可分别电连接至地电力垫210和250，而不是第一和第二地电力线130和140。然而，优选的是，额外的地电力线160和170处于如下状态：它们不电连接至任何信号垫，而是用于屏蔽信号，使得第一和第二数据线140和150不受其它信号的影响。
类似地，第一和第二地电力垫210和250被分别布置于第一差分信号垫220和第二差分信号垫240的外侧，其中该外侧与形成外部供应电力垫230的一侧相对。例如，第一差分信号垫220介于地电力垫210与外部供应电力垫之间，第二差分信号垫240介于地电力垫250与外部供应电力垫之间。因此，本发明的多个实施例亦使得可以获得关于地供应信号线120和130以及第一和第二地电力垫210和250的对称性。因此，第一差分信号垫220与地电力垫210之间的有效端接电阻的效应与第二差分信号垫240和地电力垫250之间的有效端接电阻的效应可被控制为基本上相同。
图2是根据本发明的一个实施例的图1中所示的芯片垫区域200的概念框图，图3是根据本发明的一个实施例的图2中所示的芯片垫区域和电路单元的电路图。
参照图2和图3，第一电路单元222和第二电路单元242分别电连接至第一差分信号垫220和第二差分信号垫。第一电路单元222包括第一上拉单元224和第一下拉单元228，第二电路单元242包括第二上拉单元244和第二下拉单元248。第一差分信号垫220与第一上拉电路单元224和第一下拉电路单元228电连接于节点a。第二差分信号垫240与第二上拉电路单元244和第二下拉电路单元248电连接于节点b。
第一上拉电路单元224被配置成包括第一PMOS晶体管“P1”和第一端接电阻器“RTT1”。第一PMOS晶体管“P1”被配置成使得其栅极接收负数据信号“/Data”，其源极接收外部供应电力“VDDQ”，且其漏极电连接至第一端接电阻器“RTT1”。
第一下拉电路单元228被配置成包括第一NMOS晶体管“N1”和第三端接电阻器“RTT3”。第一NMOS晶体管“N1”被配置成使得其栅极接收负数据信号“/Data”并且当该负信号为高电平时执行下拉操作，其源极接收地电力“VSSQ”，且其漏极电连接至第三端接电阻器“RTT3”。
另外，第二上拉电路单元244被配置成包括第二PMOS晶体管“P2”和第二端接电阻器“RTT2”。第二PMOS晶体管“P2”被配置成使得其栅极接收正数据信号“Data”，其源极接收外部供应电力“VDDQ”，且其漏极电连接至第二端接电阻器“RTT2”。
第二下拉电路单元248被配置成包括第二NMOS晶体管“N2”和第四端接电阻器“RTT4”。第二NMOS晶体管“N2”被配置成使得其栅极接收正数据信号“Data”并且当正数据信号“Data”为高电平时执行下拉操作，其源极接收地电力“VSSQ”，且其漏极电连接至第四端接电阻器“RTT4”。
现在描述正数据信号“Data”为高电平的情形。此时，与正数据信号“Data”相位相反的负数据信号“/Data”为低电平。
因此，第一上拉和下拉电路单元224和228接收具有低电平的负数据信号“/Data”，使得第一PMOS晶体管“P1”被接通，而第一NMOS晶体管“N1”被关断。因此，公共节点“a”的电压电平由于第一端接电阻器“RTT1”而成为电压下降的电平。此时，第二上拉和下拉电路单元244和248接收具有高电平的正数据信号“Data”，使得第二NMOS晶体管“N2”被接通，而第二PMOS晶体管“P2”被关断。因此，公共节点“b”的电压电平由于第四端接电阻器“RTT4”而成为电压升高的电平。由此，其电平被控制并且彼此互补的差分信号可被提供给第一和第二差分信号垫220和240。作为端接电阻的一个例子，第一到第四端接电阻器“RTT1”到“RTT4”(它们是被提供用于匹配第一和第二数据线140和150之间的阻抗的端接电阻器)被例示为34Ω。然而，应当理解，端接电阻器不限于此电阻。
现在描述正数据信号“Data”处于低电平的情形。
在此情形下，被提供给第一上拉和下拉电路单元224和228的栅极的负数据信号“/Data”处于高电平，使得第一NMOS晶体管“N1”被接通，而PMOS晶体管P1被关断。因此，公共节点“a”的电压电平由于第三端接电阻器“RTT3”而成为电压升高的电平。
在此情形下，被提供给第二上拉和下拉电路单元244和248的栅极的正数据信号“Data”处于低电平，使得第二PMOS晶体管“P2”被接通，而第二NMOS晶体管N2被关断。因此，公共节点“b”的电压电平由于第二端接电阻器“RTT2”而成为电压下降的电平。
另外，如图3所示，第一寄生电阻“Rc1”出现在上拉电路单元224与外部供应电力垫230之间，第二寄生电阻“Rc2”出现在上拉电路单元244与外部供应电力垫230之间。而且，第三寄生电阻“Rc3”出现在彼此相邻的下拉电路单元228与地电力垫210之间，第四寄生电阻“Rc4”出现在彼此相邻的下拉电路单元248与地电力垫250之间。这里，第一到第四寄生电阻“Rc1”到“Rc4”被例示为例如约1Ω。
因此，当使用上面的示例电阻时，从第一差分信号垫220的第一上拉电路单元224到外部供应电力垫230的有效端接电阻“RTTeff”是35Ω(＝RTT1+Rc1)。此外，当使用上面的示例电阻时，从第二差分信号垫240的第二上拉电路单元244到外部供应电力垫230的有效端接电阻“RTTeff”也是35Ω(＝RTT2+Rc2)。
类似地，当使用上面的示例电阻时，从第一差分信号垫220的第一上拉电路单元228到第一地电力垫210的有效端接电阻“RTTeff”是35Ω(＝ RTT3+Rc3)。此外，当使用上面的示例电阻时，从第二差分信号垫240的第二上拉电路单元244到外部供应电力垫230的有效端接电阻“RTTeff”也是35Ω(＝RTT4+Rc4)。
因此，在图1-3中所示的配置中，由于外部供应电力垫230介于第一和第二差分信号垫220和240之间，所以第一上拉电路单元224与外部供应电力垫230之间的布置距离与第二上拉电路单元244与外部供应电力垫230之间的布置距离相一致，从而使有效端接电阻相同。也就是说，在外部供应电力垫230与第一差分信号垫220之间实现电连接所经过的距离(连接线)可与在外部供应电力垫230与第二差分信号垫240之间实现电连接所经过的距离(连接线)相一致，从而使有效端接电阻“RTTeff”可被控制为相同。
此外，地电力垫210和250被设置成分别相邻于第一下拉电路单元228和第二下拉电路单元248，使得下拉电路单元228与地电力垫210之间的有效端接电阻与下拉电路单元248与地电力垫250之间的有效端接电阻可被控制为相同。因此，当如图1-3中所示那样配置第一和第二地垫210和250时，在第一地垫210与第一差分信号垫220之间实现电连接所经过的距离(连接线)可与在第二地垫250与第二差分信号垫240之间实现电连接所经过的距离(连接线)相一致。
图4示出了根据本发明的另一个实施例的芯片垫区域300的概念框图。
在图4中，仅详细描述与前述实施例之间的差异。
参照图4，第一和第二下拉电路单元328和348电连接至第一和第二差分信号垫320和340，且地电力垫330介于第一和第二差分信号垫320和340之间并且与连接在第一下拉电路单元328与第二下拉电路单元348之间的节点电连接。虽然未示出，下拉电路单元328和348中的端接电阻器具有相同的预定电阻值(例如参照图3)。如图4所示，第三和第四寄生电阻“Rc3”和“Rc4”分别出现在第一下拉电路单元328与地电力垫330之间以及第二下拉电路单元348与地电力垫330之间。对于图4中所示的配置，下拉电路单元328与地电力垫330之间的寄生电阻可与下拉电路单元348与地电力垫330之间的寄生电阻基本上相同。因此，在地电力垫330与第一差分信号垫320之间实现电连接所经过的距离(连接线)可与在地电力垫330与第二差分信号垫340之间实现电连接所经过的距离(连接线)相一致，从而使有效端接电阻“RTTeff”可被控制为相同。
另外，外部供应电力垫310和350被设置成分别相邻于上拉电路单元324和344，以便将布置距离控制为相同。上拉电路单元324和344都包括端接电阻器，且上拉电路单元324和344的端接电阻器具有相同的电阻值。如图4所示，第一寄生电阻“Rc1”出现在彼此相邻的上拉电路单元324与外部供应电力垫310之间，第二寄生电阻“Rc2”出现在彼此相邻的上拉电路单元344与外部供应电力垫350之间。因此，对于图4中所示的配置，彼此相邻的下拉电路单元328与外部供应电力垫310之间的寄生电阻可与彼此相邻的下拉电路单元348与外部供应电力垫350之间的寄生电阻基本上相同。因此，当如图4中所示那样配置第一和第二外部供应电力垫310和350时，在第一外部供应垫310与第一差分信号垫320之间实现电连接所经过的距离(连接线)可与在第二外部供应垫350与第二差分信号垫340之间实现电连接所经过的距离(连接线)相一致。
图5是示出了根据本发明的一个实施例的具有图4中所示的芯片垫区域300的半导体存储器件10的概念布局框图。
如图1中所示并且参照图1说明的实施例中，第一和第二数据线140和150(它们分别是电连接至第一差分信号垫320和第二差分信号垫340的差分信号数据线)被配置成接收包括互补数据信号的差分信号，并且被布置成使得第一和第二数据线140和150彼此平行且彼此相邻(如上所述，被表示为第一和第二数据线140和150的方框沿着与半导体电路衬底100的延伸方向垂直的方向被设置在以图5中所示的芯片垫区域300为基准的下列上)。
如图5所示，图5中所示的本发明的实施例与图1中所示的实施例的不同之处在于：介于第一和第二差分信号垫320和340之间的芯片垫具有不同种类的电力供应。也就是说，地电力垫330介于第一差分信号垫320与第二差分信号垫340之间。此外，第一外部供应电力垫310被设置成相邻于第一差分信号垫320，而第二外部供应电力垫350被设置成相邻于第二差分信号垫340。
在此情形下，可以理解，第一和第二外部供应电力垫310和350分别电连接至第一和第二外部供应电力线130和120。此外，可以理解，地电力垫330电连接至地电力线110。
即便在此情形下，类似于图1中所示的实施例，第一和第二差分信号数据线140和150(它们电连接至第一和第二差分信号数据垫320和340)被设置成在芯片垫区域的上和下列(侧)(即，在图5中从上方观看时，高于或低于芯片垫区域300)中的任一列上彼此相邻。同时，地电力线110被设置成与其上设置有第一和第二数据线140和150的芯片垫区域的列相对。
如上所述，根据本发明的多个实施例，差分信号垫被布置成与电力供应垫相距预定的距离，以防止差分信号垫的端接电阻的失配。换言之，地电力供应垫或外部供应电力垫介于差分信号垫之间，且介于差分信号垫之间的不同种类的电力垫被设置于差分信号垫的外侧。同时，电连接至介入的电力垫的线被设置于芯片垫区域的相对侧，使得电连接至介入的电力垫的线不介于连接至差分信号的数据线之间，从而使得可以最小化与差分信号关联的数据线的信号失真以及来自其它线的影响。因此，可提供减小了信号之间的失配的差分信号。
本领域的技术人员应明白，在不背离本发明的范围和精神的情况下，可以作出各种修改和变化。因此，应当理解，上面的实施例不是限制性的，而是在所有方面都是例示性的。本发明的范围由所附权利要求书限定，而不是由说明书限定；因此，权利要求书意图包含落入权利要求的边界和界限或这些边界和界限的等同设置内的所有变化和修改。

Claims (18)

1.一种半导体存储器件，包括：
具有芯片垫区域的半导体电路衬底；
第一和第二数据线，其形成在所述半导体电路衬底上、所述芯片垫区域的第一侧，所述第一和第二数据线都在所述半导体电路衬底上延伸并且被布置成彼此相邻，其中所述第一和第二数据线电连接至所述芯片垫区域并且被配置成接收一对差分数据信号；以及
电力线，其形成在所述半导体电路衬底上、所述芯片垫区域的第二侧，所述第二侧与所述第一侧相对，所述电力线在所述半导体电路衬底上延伸，其中所述电力线电连接至所述芯片垫区域并且被配置成接收电力。
2.如权利要求1所述的半导体存储器件，其中所述芯片垫区域包括布置在所述半导体电路衬底上的多个芯片垫，所述芯片垫被提供有所述电力和所述差分信号。
3.如权利要求1所述的半导体存储器件，其中所述芯片垫区域包括：
第一和第二数据垫，其电连接至所述第一和第二数据线；以及
电力垫，其电连接至所述电力线。
4.如权利要求3所述的半导体存储器件，其中所述电力垫介于所述对数据垫之间。
5.如权利要求4所述的半导体存储器件，其中所述电力垫是外部供应电力垫，且所述多个芯片垫还包括地电力垫，所述地电力垫每个都被布置在所述半导体电路衬底上、相应的第一和第二数据垫的外侧。
6.如权利要求4所述的半导体存储器件，其中所述电力垫是地电力垫，且所述多个芯片垫还包括外部供应电力垫，所述外部供应电力垫每个都被布置于相应的第一和第二数据垫的外侧。
7.如权利要求1所述的半导体存储器件，还包括在所述半导体电路衬底上、所述芯片垫区域的所述第二侧形成的额外的地供应信号线，所述额外的地供应信号线每个都形成在所述半导体电路衬底上、相应的第一和第二相邻数据线的外侧，从而将所述第一和第二数据线与其它信号屏蔽开。
8.一种半导体存储器件，包括：
半导体电路衬底；以及
芯片垫区域，其包含在所述半导体电路衬底中，所述芯片垫区域包括多个垫，其中所述垫包括：
第一差分信号数据垫，其电连接至包括第一上拉电路单元和第一下拉电路单元的第一电路单元；
第二差分信号数据垫，其电连接至包括第二上拉电路单元和第二下拉电路单元的第二电路单元；以及
电力垫，其介于所述第一和第二差分信号数据垫之间，并且电连接至所述第一和第二电路单元中的每一个。
9.如权利要求8所述的半导体存储器件，其中所述电力垫是外部供应电力垫，且所述外部供应电力垫电连接至所述第一上拉电路单元和所述第二上拉电路单元中的每一个。
10.如权利要求9所述的半导体存储器件，其中所述第一上拉电路单元与所述电力垫之间的电阻等于所述第二上拉电路单元与所述电力垫之间的电阻。
11.如权利要求8所述的半导体存储器件，其中所述电力垫是地电力垫，且所述地电力垫电连接至所述第一下拉电路单元和所述第二下拉电路单元中的每一个。
12.如权利要求11所述的半导体存储器件，其中所述第一下拉电路单元与所述电力垫之间的电阻等于所述第二下拉电路单元与所述电力垫之间的电阻。
13.如权利要求8所述的半导体存储器件，其中所述半导体电路衬底包括电连接至所述芯片垫区域的所述垫的信号线，其中所述信号线被设置在所述半导体电路衬底上、所述芯片垫区域的第一侧和所述芯片垫区域的与所述第一侧相对的第二侧。
14.如权利要求13所述的半导体存储器件，其中所述信号线包括电连接至所述第一和第二差分信号垫的第一和第二差分信号数据线，其中所述第一和第二差分信号数据线被设置成在所述半导体电路衬底上、所述第一和第二侧中的任一侧彼此相邻。
15.如权利要求14所述的半导体存储器件，其中电连接至所述电力垫的所述信号线被设置在与在所述半导体电路衬底上、所述第一和第二侧中的一侧对所述第一和第二差分信号线进行设置的位置相对的位置。
16.一种半导体存储器件，包括：
具有芯片垫区域的半导体电路衬底；
多个芯片垫，其形成在所述半导体电路衬底上、所述芯片垫区域中，所述多个芯片垫包括：第一和第二差分信号垫；介于所述第一和第二差分信号垫之间的一第一电力垫；以及多个第二电力垫；
差分数据线，其形成在所述半导体电路衬底上、所述芯片垫区域的第一侧，所述差分数据线被布置成彼此相邻，并且在所述半导体电路衬底上延伸从而与所述第一和第二差分信号垫电连接；
第一电力线，其形成在所述半导体电路衬底上、所述芯片垫区域的第二侧，并且延伸为与所述第一电力垫电连接，所述第一电力线接收第一电力信号；
第二电力线，其形成在所述半导体电路衬底上、所述第一和第二侧中的一侧，并且延伸为与所述第二电力垫电连接，所述第二电力线接收第二电力信号。
17.如权利要求16所述的半导体存储器件，其中所述第一电力垫是一外部供应电力垫，而所述第二电力垫是多个地电力垫，且所述芯片垫区域还包括：
第一上拉电路单元，其电连接至所述外部供应电力垫和所述第一差分信号垫；
第一下拉电路单元，其电连接至所述多个地电力垫中的一地电力垫和所述第一差分信号垫；
第二上拉电路单元，其电连接至所述外部供应电力垫和所述第二差分信号垫；以及
第二下拉电路单元，其电连接至所述多个地电力垫中的一地电力垫和所述第二差分信号垫。
18.如权利要求16所述的半导体存储器件，其中所述第一电力垫是一地电力垫，而所述第二电力垫是多个外部供应电力垫，且所述芯片垫区域还包括：
第一上拉电路单元，其电连接至所述多个外部供应电力垫中的一外部供应电力垫和所述第一差分信号垫；
第一下拉电路单元，其电连接至所述地电力垫和所述第一差分信号垫；
第二上拉电路单元，其电连接至所述多个外部供应电力垫中的一外部供应电力垫和所述第二差分信号垫；以及
第二下拉电路单元，其电连接至所述地电力垫和所述第二差分信号垫。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106206504A (zh) * 2015-06-01 2016-12-07 联咏科技股份有限公司 集成电路
CN108461097A (zh) * 2017-02-17 2018-08-28 爱思开海力士有限公司 具有电力网结构的半导体存储器件

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100951667B1 (ko) * 2008-08-19 2010-04-07 주식회사 하이닉스반도체 패드를 포함하는 반도체 메모리 장치
US8704371B2 (en) 2011-10-10 2014-04-22 Texas Instruments Incorporated Semiconductor device having multiple bump heights and multiple bump diameters
US8860218B2 (en) 2011-10-10 2014-10-14 Texas Instruments Incorporated Semiconductor device having improved contact structure
JP6815277B2 (ja) * 2017-05-24 2021-01-20 ルネサスエレクトロニクス株式会社 半導体装置及びデータ処理システム
US11031070B1 (en) * 2020-01-27 2021-06-08 Micron Technology, Inc. Apparatus and method for performing continuous time linear equalization on a command/address signal

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5528083A (en) * 1994-10-04 1996-06-18 Sun Microsystems, Inc. Thin film chip capacitor for electrical noise reduction in integrated circuits
CN1192578A (zh) * 1997-02-27 1998-09-09 精工爱普生株式会社 半导体装置及备有它的电子机器
US20020140343A1 (en) * 2001-03-19 2002-10-03 Seiko Epson Corporation Method for manufacturing display device, display device, and electronic apparatus
CN1419287A (zh) * 2001-11-13 2003-05-21 皇家菲利浦电子有限公司 用于对地或电源而屏蔽传输线的装置
US20050139388A1 (en) * 2003-02-10 2005-06-30 Choi Jung-Hwan Semiconductor devices having more than two-rows of pad structures and methods of fabricating the same
CN1638540A (zh) * 2003-12-30 2005-07-13 Lg.菲利浦Lcd株式会社 有机电致发光显示器件
CN1740878A (zh) * 2004-08-23 2006-03-01 三星电子株式会社 带状电路基板、半导体芯片封装及液晶显示装置
KR20070008246A (ko) * 2005-07-13 2007-01-17 삼성전자주식회사 반도체 메모리 내부의 전원 보강을 위한 패드 옵션 장치 및방법
CN101009255A (zh) * 1998-09-18 2007-08-01 株式会社日立制作所 半导体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100574954B1 (ko) * 2003-11-15 2006-04-28 삼성전자주식회사 중앙부 패드와 재 배선된 패드에서 와이어 본딩된집적회로 칩패키지
KR100550796B1 (ko) * 2003-12-11 2006-02-08 주식회사 하이닉스반도체 반도체 메모리 소자의 데이터 전송 장치 및 그 제어 방법
KR100541656B1 (ko) * 2004-08-03 2006-01-11 삼성전자주식회사 성능이 향상된 ｃｍｏｓ 소자 및 그 제조 방법
KR100675298B1 (ko) * 2005-12-22 2007-01-29 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 신호 및 파워 라인 배치방법
JP4885623B2 (ja) 2006-06-13 2012-02-29 エルピーダメモリ株式会社 積層半導体装置
JP4627286B2 (ja) * 2006-09-05 2011-02-09 エルピーダメモリ株式会社 半導体記憶装置及び半導体装置
KR100951667B1 (ko) * 2008-08-19 2010-04-07 주식회사 하이닉스반도체 패드를 포함하는 반도체 메모리 장치

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5528083A (en) * 1994-10-04 1996-06-18 Sun Microsystems, Inc. Thin film chip capacitor for electrical noise reduction in integrated circuits
CN1192578A (zh) * 1997-02-27 1998-09-09 精工爱普生株式会社 半导体装置及备有它的电子机器
CN101009255A (zh) * 1998-09-18 2007-08-01 株式会社日立制作所 半导体装置
US20020140343A1 (en) * 2001-03-19 2002-10-03 Seiko Epson Corporation Method for manufacturing display device, display device, and electronic apparatus
CN1419287A (zh) * 2001-11-13 2003-05-21 皇家菲利浦电子有限公司 用于对地或电源而屏蔽传输线的装置
US20050139388A1 (en) * 2003-02-10 2005-06-30 Choi Jung-Hwan Semiconductor devices having more than two-rows of pad structures and methods of fabricating the same
CN1638540A (zh) * 2003-12-30 2005-07-13 Lg.菲利浦Lcd株式会社 有机电致发光显示器件
CN1740878A (zh) * 2004-08-23 2006-03-01 三星电子株式会社 带状电路基板、半导体芯片封装及液晶显示装置
KR20070008246A (ko) * 2005-07-13 2007-01-17 삼성전자주식회사 반도체 메모리 내부의 전원 보강을 위한 패드 옵션 장치 및방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106206504A (zh) * 2015-06-01 2016-12-07 联咏科技股份有限公司 集成电路
CN108461097A (zh) * 2017-02-17 2018-08-28 爱思开海力士有限公司 具有电力网结构的半导体存储器件

Also Published As

Publication number Publication date
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KR20100022262A (ko) 2010-03-02
US20160104684A1 (en) 2016-04-14
US9209145B2 (en) 2015-12-08

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