KR20160068550A - 멀티 칩 패키지를 구비하는 반도체 장치 - Google Patents

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KR20160068550A
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김창현
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Abstract

멀티 칩 패키지를 포함하는 반도체 장치에 관한 기술로서, 본 실시예의 반도체 장치는 슬레이브 영역 및 마스터 영역을 갖는 슬레이브 칩을 포함하며, 상기 슬레이브 영역은 구동 전압보다 낮은 제 1 임계 전압을 갖도록 설정되고, 상기 마스터 영역은 상기 구동 전압보다 높은 제 2 임계 전압을 갖도록 설정된다.

Description

멀티 칩 패키지를 구비하는 반도체 장치{Semiconductor Apparatus Including Multi-chips Package}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 멀티 칩을 구비하는 반도체 장치에 관한 것이다.
현재, 반도체 집적 회로 장치는 제한된 공간내에 높은 집적 밀도를 얻을 수 있도록 멀티 칩 패키지 구조가 제안되고 있다. 멀티 칩 패키지 구조는 복수의 칩이 적층되어 구성될 수 있으며, 복수의 칩은 TSV(Through silicon via)에 의해 전기적으로 연결될 수 있다. 멀티 칩 패키지에 적층되는 복수의 칩은 마스터 칩 및 슬레이브 칩으로 구성될 수 있으며, 마스터 칩 및 슬레이브 칩이 동일 회로 구성을 갖는다 하더라도, 마스터 칩으로 이용될 것인지 또는 슬레이브 칩으로 이용될 것인지에 따라 다른 동작을 수행할 수 있다.
본 발명은 슬레이브 칩의 오프 커런트(off current)를 방지할 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 장치는, 제 1 마스터 영역 및 제 1 슬레이브 영역을 포함하는 마스터 칩, 상기 마스터 칩 상에 적층되고 제 2 마스터 영역 및 제 2 슬레이브 영역을 포함하는 슬레이브 칩, 및 상기 제 1마스터 영역, 제 1 슬레이브 영역 및 제 2 슬레이브 영역을 구동 전압 보다 낮은 제 1 임계 전압으로 설정하고 상기 제 2 마스터 영역을 상기 구동 전압 보다 높은 제 2 임계 전압으로 설정하는 전압 제공부를 포함한다.
또한, 본 발명의 일 실시예에 따른 멀티 칩 패키지는, 기판, 상기 기판상에 탑재되며 외부 신호를 상기 기판을 통해 전달받도록 구성되고, 마스터 영역 및 슬레이브 영역을 구비하는 마스터 칩, 상기 마스터 칩 상부에 적층되며, 필수 구동 영역 및 비 필수 구동 영역을 각각 포함하는 복수의 슬레이브 칩, 상기 마스터 칩의 마스터 영역 및 슬레이브 영역 및 상기 복수의 슬레이브 칩들의 상기 필수 구동 영역 및 비 필수 구동 영역에 전압을 제공하도록 구성되는 전압 제공부를 포함한다. 상기 전압 제공부는 상기 마스터 칩의 상기 마스터 영역에 제 1 내부 전압을 제공하고, 상기 마스터 칩의 상기 슬레이브 영역에 상기 제 1 내부 전압과 동일한 제 2 내부 전압을 제공하고, 상기 슬레이브 칩의 상기 필수 구동 영역에 상기 제 1 내부 전압을 제공하고 상기 슬레이브 칩의 비필수 구동 영역에 상기 제 1 내부 전압보다 낮은 제 2 내부 전압을 제공하도록 구성된다.
또한, 본 발명의 일 실시예에 따른 메모리 시스템은 콘트롤러, 및 상기 콘트롤러와 통신하는 복수의 반도체 칩을 포함하는 메모리 장치를 포함할 수 있다. 상기 메모리 장치는 제 1 마스터 영역 및 제 1 슬레이브 영역을 포함하는 마스터 칩, 상기 마스터 칩 상에 적층되고, 제 2 마스터 영역 및 제 2 슬레이브 영역을 포함하는 슬레이브 칩, 및 상기 마스터 칩의 제 1 마스터 영역 및 상기 제 1 슬레이브 영역 각각에 제 1 전압을 제공하고 상기 슬레이브 칩의 제 2 마스터 영역에 상기 제 1 전압보다 낮은 제 2 전압을 제공하고 상기 제 2 슬레이브 영역에 상기 제 1 내부 전압을 제공하도록 구성되어, 상기 제 2 마스터 영역의 임계 전압을 상기 제 2 슬레이브 영역보다 상승시키도록 구성되는 전압 제공부를 포함한다.
또한, 본 발명의 일 실시예에 따른 반도체 장치는, 슬레이브 영역 및 마스터 영역을 갖는 슬레이브 칩을 포함하며, 상기 슬레이브 영역은 구동 전압보다 낮은 제 1 임계 전압을 갖도록 설정되고, 상기 마스터 영역은 상기 구동 전압보다 높은 제 2 임계 전압을 갖도록 설정된다.
본 실시예들에 따르면, 반드시 동작할 필요가 없는 슬레이브 칩 상의 마스터 영역에 슬레이브 영역보다 낮은 벌크 전압을 제공하여, 슬레이브 칩의 마스터 영역의 임계 전압을 구동 전압 이상으로 상승시킨다. 이에 따라, 슬레이브 칩의 마스터 영역의 오프 커런트를 줄일 수 있다.
도 1은 본 발명의 일 실시예에 따른 멀티 칩 패키지의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 멀티 칩 패키지의 개념도이다.
도 3은 본 발명의 일 실시예에 따른 마스터 칩 또는 슬레이브 칩의 회로 구성을 개략적으로 나타낸 블록도이다.
도 4는 본 발명의 일 실시예에 따른 전압 제공부를 포함하는 멀티 칩 패키지를 개략적으로 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시예에 따른 전압 제공부의 내부 회로도이다.
도 6은 본 발명의 일 실시예에 따른 전압 제공부를 포함하는 멀티 칩 패키지를 개략적으로 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시예에 따른 전압 제공부를 포함하는 멀티 칩 패키지를 개략적으로 설명하기 위한 도면이다.
도 8은 본 발명의 기술적 사상에 의한 멀티 칩 패키지를 포함하는 메모리 모듈의 평면도이다.
도 9는 본 발명의 기술적 사상에 의한 멀티 칩 패키지를 포함하는 메모리 시스템의 개략도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1 및 도 2를 참조하면, 반도체 패키지(100)는 패키지 기판(100)는 패키지 기판(110), 마스터 칩(120) 및 복수의 슬레이브 칩(130a-130c)을 포함할 수 있다.
패키지 기판(110)은 예를 들어, 인쇄 회로 기판(printed circuit board)일 수 있으며, 패키지 기판(110)은 외부의 장치와 신호 및 데이터를 교환하는 인터페이스 할 수 있다. 나아가, 상기 마스터 칩(120) 및 복수의 슬레이브 칩(130a-130c)를 지지할 수 있다.
마스터 칩(120)은 반도체 패키지(100) 외부와 인터페이스하기 위한 마스터 영역(도시되지 않음)을 포함할 수 있다. 마스터 칩(120)은 상기 마스터 영역과 인터페이스하여 칩 내의 메모리 소자의 읽기/쓰기 동작을 수행하기 위한 슬레이브 영역(도시되지 않음)을 더 포함할 수 있다. 상기 슬레이브 영역은 상기 마스터 영역과 전기적으로 연결되어, 상기 마스터 영역과 각종 제어 신호 및 데이터를 송수신할 수 있다.
복수의 슬레이브 칩(130a-130c)은 상기 마스터 칩(120) 상부에 적층될 수 있다. 복수의 슬레이브 칩(130a-130c)은 메모리 동작을 수행하는 슬레이브 영역을 각각 포함할 수 있다. 또한, 복수의 슬레이브 칩들(130a-130c)은 마스터 칩(120)과 동일한 구성을 가질 수 있어, 마스터 영역을 추가로 포함할 수 있다.
마스터 칩(120) 및 슬레이브 칩(130a-130c)은 메모리 기능을 갖는 반도체 칩일 수 있다. 마스터 칩(120)은 패키지 기판(110) 상에 실장되고, 패키지 기판(110)과 전기적으로 연결될 수 있다. 복수의 슬레이브 칩(130a-130c)들은 마스터 칩(120) 상에 적층될 수 있고, 상기 마스터 칩(120)과 전기적으로 연결될 수 있다. 여기서, "전기적 연결"이라 함은 데이터 및 신호를 상호 전달하는 것을 의미하며, 본 실시예서 연결 단자(150)로서 TSV(Through silicon via: 140) 및 범프(145)가 이용될 수 있다.
외부로부터 마스터 칩(120)에 데이터 및 신호를 전달하고자 하는 경우, 데이터 및 신호는 솔더 볼(170)과 같은 외부 접속 단자 및 패키지 기판(110)의 내부 회로 배선(도시되지 않음)들을 통하여 패키지 기판(110)의 본딩 패드(도시되지 않음)로 전달되고, 상기 본딩 패드와 전기적으로 연결된 TSV(140)를 통해 상기 마스터 칩(120)에 제공될 수 있다. 또한, 마스터 칩(120)에서 외부 장치로 데이터 및 신호를 전달하고자 하는 경우, 그의 반대 순서로 데이터 및 신호가 전달될 수 있다.
마스터 칩(120)에서 슬레이브 칩들(130a-130c)로 데이터 및 신호를 전달하고자 하는 경우, TSV(140) 및 범프(145)와 같은 접속 단자(150)를 통하여, 상기 마스터 칩(120)의 본딩 패드(도시되지 않음)로부터 슬레이브 칩(130a-130c)들의 본딩 패드로 전달될 수 있다. 반대로, 슬레이브 칩(130a-130c)에서 마스터 칩(120)으로 데이터 및 신호를 전달하는 경우는 그와 반대로 진행될 수 있다.
도면에 도시되지는 않았지만, 마스터 칩(120) 및 슬레이브 칩들(130a-130c)은 에폭시 몰딩 컴파운드(epoxy molding compound)와 같은 봉지체에 의해 봉지될 수 있다.
마스터 칩(120) 및 슬레이브 칩(130a-130c)은 예를 들어 디램과 같은 메모리 칩일 수 있고, 마스터 칩(120) 및 슬레이브 칩(130a-130c)의 메모리 코어는 도 3에 도시된 바와 같이 복수의 메모리 뱅크를 포함할 수 있다. 상기 뱅크는 동시에 억세스되는 메모리를 활성화시키는 메모리 셀들의 집합으로 정의될 수 있으며, 통상적으로 뱅크 어드레스에 의해 구분될 수 있다.
한편, 하나 이상의 DRAM칩을 포함하는 메모리 모듈 상에서 주로 거론되는 랭크(rank)는 동시에 동일한 커맨드, 뱅크 어드레스 및 어드레스를 입력받는 DRAM칩들의 집합체일 수 있다. 예를 들어, 랭크는 마스터 칩(120)과 슬레이브 칩(130a-130c)으로 구분되거나 혹은 동일 신호들을 제공받는 복수의 슬레이브 칩들을 하나의 랭크로 해석할 수 있을 것이다. 일반적으로 메모리 모듈로 제공되는 칩 선택 신호에 의해 랭크가 구분될 수 있다.
마스터 칩(120) 및 슬레이브 칩(130a-130c) 각각은 복수의 메모리 뱅크들을 포함하며, 각 메모리 뱅크들의 리드 및 라이팅 동작을 제어하기 위한 각종 회로 블록을 포함할 수 있다.
보다 자세하게는, 마스터 칩(120) 및 슬레이브 칩(130a-130c) 각각은 복수의 뱅크 그룹(BG0, BG1)을 포함할 수 있다. 복수의 뱅크 그룹(BG0,BG1) 각각은 메모리 뱅크(51)의 동작을 제어하기 위한 제 1 제어 블록(BF)을 포함할 수 있다. 제 1 제어 블록(BF)은 로우 어드레스 디코더(52), 컬럼 어드레스 디코더(53), 뱅크 콘트롤러(54) 및 입출력 드라이버(55)를 포함할 수 있다.
또한, 마스터 칩(120) 및 슬레이브 칩(130a-130c)은 뱅크 그룹(BG0,BG1) 외부의 주변 회로에 해당하는 제 2 제어 블록(BS)을 포함할 수 있다. 제 2 제어 블록(BS)은 모드 레지스터 셋(MRS:56-1) 및 커맨드 디코더(56-2)를 포함하는 제어 로직(56), 어드레스를 일시적으로 저장하는 어드레스 레지스터(57), 뱅크 그룹을 제어하기 위한 뱅크 그룹 제어부(58), 외부 메모리 콘트롤러(도시되지 않음)와 입출력을 제어하기 위한 데이터 입력부(59-1), 및 데이터 출력부(59-2)를 포함할 수 있다.
본 실시예의 모드 레지스터 셋(56-1)은 마스터 칩(120)인지 슬레이브 칩(130a-130c)인지를 결정하는 슬레이브 칩 결정 신호(slave) 및 적층 칩인지 싱글 칩인지를 출력하는 적층 결정 신호(3DS)를 추가로 설정할 수 있다. 또한, 데이터 또는 신호 전달에 있어서의 지연을 보상할 수 있는 회로부(Delay compensation)를 더 포함할 수 있다.
본 실시예에서 메모리 뱅크(51) 및 제 1 제어 블록(BF)을 포함하는 뱅크 그룹(BG0, BG1)는 슬레이브 영역에 해당할 수 있고, 제 2 제어 블록(BS)는 마스터 영역에 해당할 수 있다.
도 3을 참조하면, 제 1 뱅크 그룹(BG0)으로 정의된 복수의 메모리 뱅크들(51)은 로우 어드레스 디코더(52) 및 컬럼 어드레스 디코더(53)의 출력 신호 및 뱅크 콘트롤러(54)의 제어에 따라, 입출력 드라이버(55)로부터 라이트 데이터를 입력받거나, 입출력 드라이버(55)로 리드 데이터를 출력할 수 있다. 상기 제어 로직(56)은 모드 레지스터 셋트(56-1)의 설정에 따라, 외부로부터 수신되는 커맨드(CMD)를 입력받아 디코딩 동작을 수행할 수 있다. 상기 어드레스 레지스터(57)는 수신된 어드레스(ADDR)를 일시 저장하며, 뱅크 그룹 제어에 관련된 어드레스를 뱅크 그룹 제어부(58)로 제공하고, 로우 및 컬럼 어드레스를 각각 로우 어드레스 디코더(52) 및 칼럼 어드레스 디코더(53)로 제공한다. 상기 커맨드(CMD), 어드레스(ADDR) 및 데이터 입력부(59-1)를 통해 수신된 라이트 데이터를 이용하여 복수의 메모리 뱅크들(51) 중 어느 하나의 뱅크에 데이터를 라이팅할 수 있다. 또한, 상기 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 상기 복수의 메모리 뱅크들(51) 중 어느 하나의 뱅크로부터 리드된 데이터를 데이터 출력부(59_2)를 통하여 외부로 출력할 수도 있다
도 4는 본 발명의 일 실시예에 따른 전압 제공부를 포함하는 멀티 칩 패키지(100)를 개략적으로 설명하기 위한 도면이다.
도 4를 참조하면, 본 실시예의 패키지(100)는 마스터 칩(120)과 슬레이브 칩(130)을 포함할 수 있다.
마스터 칩(120)은 마스터 영역(611a) 및 슬레이브 영역(611b)을 포함할 수 있다. 현재 슬레이브 칩(130)은 마스터 칩(120)과 동일한 칩으로 이용될 수 있기 때문에, 마스터 칩(120)과 마찬가지로 마스터 영역(651a) 및 슬레이브 영역(651b)을 포함할 수 있다. 하지만, 슬레이브 칩(130)의 마스터 영역(651a)은 마스터 칩(120)과 달리 실제 제어 동작에 참여하지 않는다.
마스터 칩(120)의 마스터 영역(611a, 이하 메인 마스터 영역)은 외부의 장치와 인터페이스하여 마스터 칩(120) 내부의 슬레이브 영역(611b) 및/또는 슬레이브 칩(130)의 슬레이브 영역(651a)에 커맨드/어드레스 및 데이터를 송,수신할 수 있다. 이때, 마스터 칩(120)과 슬레이브 칩(130) 사이의 데이터 인터페이스는 TSV에 의해 수행될 수 있다.
여기서, 본 실시예의 멀티 칩 패키지(100)에 포함되는 복수의 반도체 칩들(120,130)은 상기 도 3에서 설명한 바와 같이, 복수의 메모리 뱅크들을 포함할 수 있으며, 각 칩들의 메모리 뱅크들은 마스터 칩(120)의 제어 블록, 즉, 메인 마스터 영역에 의해 제어될 수 있다.
이때, 상기 마스터 칩(120)의 내부에 구비되는 메모리 뱅크들은 제 1 랭크(rank 0)로 정의될 수 있고, 상기 슬레이브 칩(130)의 내부에 구비되는 메모리 뱅크들은 제 2 랭크(rank 1)로 정의될 수 있다. 추가적인 반도체 칩(들)이 상기 반도체 패키지(100) 내에 포함되는 경우, 추가되는 반도체 칩들에 구비되는 메모리 뱅크들에 대해서는 제 3 랭크(rank 2), 제 4 랭크(rank 3) 등으로 정의될 수 있다.
이와 같이 멀티 칩 패키지의 각 칩들이 복수의 랭크들로 정의되는 경우, 메인 마스터 영역(611a)의 데이터 버스는 외부의 장치와 단방향 데이터 버스(uni DQ) 또는 양방향 데이터 버스(bi DQ)를 사용할 수 있다.
상술한 바와 같이, 마스터 칩(120) 및 슬레이브 칩(130)이 동일 종류의 칩으로 구성됨에 따라, 슬레이브 칩(130)은 실제 구동될 필요가 없는 마스터 영역(651a, 이하 서브 마스터 영역)을 포함할 수 있다. 종래의 경우, 서브 마스터 영역(651a)의 구동으로 인해 예기치 않은 오프 커런트가 발생되는 문제가 있었다.
본 실시예에서는 오프 커런트원으로 작용하는 서브 마스터 영역(651a)을 개별 제어할 수 있도록, 멀티 칩 패키지(100)는 전압 제공부(200)를 구비할 수 있다.
본 실시예의 전압 제공부(200)는 각 칩들의 마스터 영역(611a,651a) 및 슬레이브 영역(611b, 651b)의 임계 전압을 제어하기 위한 내부 전압, 예를 들어, 벌크 전압 제공부일 수 있다. 본 실시예의 전압 제공부(200)는 마스터 칩(120) 및 슬레이브 칩(130)에 이원화된 벌크 전압을 제공하도록 설계될 수 있다. 본 실시예의 전압 제공부(200)는 마스터 칩(120) 또는 슬레이브 칩(130) 중 선택되는 어느 하나에 형성될 수 있지만, 상대적으로 면적 여유도가 있는 슬레이브 칩(130)에 위치될 수 있다.
본 실시예의 전압 제공부(200)는 제 1 내부 전압(V1) 및 제 2 내부 전압(V2)을 출력할 수 있다. 제 1 내부 전압(V1)은 각 칩들(120,130)의 슬레이브 영역(611b,651b)에 제공될 수 있고, 제 2 내부 전압(V2)은 각 칩들(120,130)의 마스터 영역(611a,651a)에 제공될 수 있다. 또한, 제 1 및 제 2 내부 전압(V1,V2)의 레벨은 칩의 종류에 따라 동일할 수도 있고 상이할 수도 있다.
더 나아가, 전압 제공부(200)는 마스터 칩(120)에 상기 제 1 및 제 2 내부 전압(V1,V2)이 제공되는 경우, 동일한 제 1 및 제 2 내부 전압(V1,V2)이 출력되도록 설계될 수 있다. 또한, 전압 제공부(200)는 슬레이브 칩(130)에 제 1 및 제 2 내부 전압을 제공하는 경우, 서로 상이한 레벨의 제 1 및 제 2 내부 전압(V1,V2)이 출력되도록 설계될 수 있다.
본 실시예의 전압 제공부(200)는 제 1 벌크 전압 생성부(210), 제 2 벌크 전압 생성부(220), 설정 회로부(230) 및 선택부(240)를 포함할 수 있다.
제 1 벌크 전압 생성부(210)는 구동 벌크 전압(Vbulk_op)을 생성하여 출력한다. 구동 벌크 전압(Vbulk_op)은 마스터 칩(120) 및 슬레이브 칩(130)의 각 회로부(611a, 611b, 651a, 651b)가 설정된 구동 전압에 적합한 임계 전압을 생성할 수 있는 전압 레벨일 수 있다. 예를 들어, 본 실시예의 구동 벌크 전압(Vbulk_op)은 VSS 전압(그라운드 전압)이 이용될 수 있다.
제 2 벌크 전압 생성부(220))는 스탠바이 벌크 전압(Vbulk_st)을 생성하여 출력한다. 스탠바이 벌크 전압(Vbulk_st)은 상기 구동 벌크 전압(Vbulk_op)보다 낮은 전압 레벨을 가지며, 회로부의 임계 전압을 상승시키는 역할을 한다. 이에 따라, 스탠바이 벌크 전압(Vbulk_st)이 벌크 전압으로 제공되는 경우, 해당 회로부의 임계 전압이 구동 전압 이상으로 상승되어, 해당 회로부가 턴온되지 않는다. 본 실시예의 스탠바이 벌크 전압(Vbulk_st)은 상기 구동 벌크 전압(Vbulk_op)보다 낮은 전압을 갖는 네가티브 전압(VBB)이 이용될 수 있다. 여기서, 제 1 및 제 2 벌크 전압 생성부(210,220)는 일반적인 전압 레귤레이터를 이용할 수 있다.
설정 회로부(230)는 슬레이브 칩 결정 신호(Slave) 및 적층 결정 신호(3DS)를 낸드 연산처리하여, 패키지 칩 상태를 나타내는 설정 신호(S1)를 출력한다. 예를 들어, 멀티 칩 패키지인 경우, 상기 적층 결정 신호(3DS)는 하이 신호를 출력하고, 슬레이브 칩인 경우, 상기 슬레이브 칩 결정 신호(Slave)는 하이 신호를 출력한다. 상기 슬레이브 칩 결정 신호(Slave) 및 적층 결정 신호(3DS)는 마스터 칩(120)의 MRS(56-1)에서 제공받을 수도 있고, 이후 설명될 외부 콘트롤러(도시되지 않음)으로부터 제공받을 수도 있으며, 그 밖의 다른 제어 로직에서 상기 신호들을 입력받을 수 있다.
선택부(240)는 설정 신호(S1)에 응답하여, 구동 벌크 전압(Vbulk_op)을 제 1 및 제 2 내부 전압(V1,V2)으로서 출력하도록 설계될 수 있고, 또는 상기 설정 신호(S1)에 응답하여 상기 구동 벌크 전압(Vbulk_op)을 제 1 내부 전압(V1)으로서 출력하고, 상기 스탠바이 벌크 전압(Vbulk_st)을 제 2 내부 전압(V2)으로서 출력할 수 도 있다.
본 실시예의 선택부(240)는 제 1 인버터(in1), 제 2 인버터(in2), 제 1 트랜스퍼 게이트(TG1) 및 제 2 트랜스퍼 게이트(TG2)를 포함할 수 있다.
제 1 인버터(in1)는 설정 신호(S1)를 반전시켜, 제 1 트랜스퍼 게이트(TG1)의 PMOS 트랜지스터의 게이트에 제공한다. 제 2 인버터(in2)는 설정 신호(S2)를 반전시켜, 제 2 트랜스퍼 게이트(TG2)의 NMOS 트랜지스터의 게이트에 제공한다. 제 1 트랜스퍼 게이트(TG1)의 NMOS 트랜지스터의 게이트와 제 2 트랜스퍼 게이트(TG2)의 PMOS 트랜지스터의 게이트는 상기 설정 신호를 입력받도록 연결될 수 있다.
이와 같은 구성을 갖는 전압 제공부(200)는 다음과 같은 동작을 수행한다.
먼저, 멀티 칩 패키지 구조의 마스터 칩(120)에 벌크 전압을 제공해야 하는 경우, 적층 결정 신호(3DS)는 하이로 인에이블되는 반면, 슬레이브 칩 결정 신호(Slave)는 로우로 디스에이블된다. 이에 따라, 설정 회로부(230)은 하이 레벨의 설정 신호(S1)를 출력한다.
하이 레벨을 갖는 설정 신호(S1)에 응답하여, 선택부(240)의 제 1 트랜스퍼 게이트(TG1)는 구동되고, 제 2 트랜스퍼 게이트(TG2)는 차폐된다. 이에 따라, 제 1 벌크 전압 생성부(210)의 출력 신호인 구동 벌크 전압(Vbulk_op)이 제 1 및 제 2 내부 전압(V1,V2)으로서 출력된다. 따라서, 마스터 칩(120)의 마스터 영역(611a) 및 슬레이브 영역(611b)은 모두 구동 벌크 전압(Vbulk_op)을 입력받게 되어, 설정된 구동 전압에 대한 정상 임계 전압(Vth1)하에서 구동된다.
멀티 칩 패키지 구조의 슬레이브 칩(130)에 벌크 전압을 제공해야 하는 경우, 적층 결정 신호(3DS) 및 슬레이브 칩 결정 신호(Slave)는 모두 하이로 인에이블된다. 이에 따라, 설정 회로부(230)는 로우 레벨의 설정 신호(S1)를 출력한다.
로우 레벨을 갖는 설정 신호(S1)에 응답하여, 선택부(240)의 제 2 트랜스퍼 게이트(TG2)는 구동되고, 제 1 트랜스퍼 게이트(TG1)는 차폐된다. 이에 따라, 슬레이브 칩(130)의 슬레이브 영역(651b)에 제공되는 제 1 내부 전압(V1)으로서 구동 벌크 전압(Vbulk_op)이 제공되고, 슬레이브 칩(130)의 마스터 영역(651a, 서브 마스터 영역)에 제 2 내부 전압(V2)으로서 스탠바이 벌크 전압(Vbulk_st)이 제공된다. 이에 따라, 슬레이브 칩(130)의 슬레이브 영역(651b)은 구동 벌크 바이어스(Vbulk_op)에 의해 정상 임계 전압(Vth1)하에서 구동된다. 반면, 서브 마스터 영역(651a)은 스탠바이 벌크 바이어스(Vbulk_st)에 의해 정상 임계 전압(Vth)보다 높은 임계 전압(Vth2)이 구축되어, 실질적으로 서브 마스터 영역(651a)이 구동되지 않는다.
잘 알려진 바와 같이, 모스 트랜지스터로 구성된 회로 영역들의 임계 전압(Vth)은 다음의 식으로 나타낼 수 있다.
Figure pat00001
여기서, VFB는 모스 트랜지스터의 플랫 밴드(flat band) 전압(바디 전압이 제공되지 않는 경우 Vth)이고, Φf는 게이트 전극의 일함수를 나타내고, Vsb는 기판 전압, 즉, 벌크 전압을 나타내며, r은 바디 이펙트(body effect)를 나타낸다.
상기 식 1에 의하면, 벌크 전압(기판 전압, Vsb)이 감소될수록 문턱 전압이 상승됨을 알 수 있다.
상기 수식에 의거하여, 슬레이브 칩(130)에서 비동작을 원하는 회로 영역, 즉, 서브 마스터 영역(651a)의 벌크 전압(기판 전압)을 상대적으로 낮추어 공급하면, 서브 마스터 영역(651a)의 임계 전압이 증대된다.
여기서, 메인 마스터 영역(611a) 및 슬레이브 영역(611b,651b)의 임계 전압을 제 1 임계 전압(Vth1)이라 가정하고, 서브 마스터 영역(651a)의 임계 전압을 제 2 임계 전압(Vth2)이라 가정하는 경우, 제 1 임계 전압(Vth1)과 제 2 임계 전압(Vth2) 사이의 구동 전압(VDD, Vth1<VDD<Vth2)이 마스터 칩(120) 및 슬레이브 칩(130)에 제공된다고 가정하자.
상기 구동 전압(VDD)이 입력되면, 마스터 칩(120)의 메인 마스터 영역(611a) 및 슬레이브 칩(611b), 및 슬레이브 칩(130)의 슬레이브 영역(651b)은 제 1 임계 전압(Vth1) 이상의 전압이 구동 전압으로 제공되었기 때문에, 턴온이 이루어진다.
한편, 슬레이브 칩(130)의 서브 마스터 영역(651a)은 제 2 임계 전압(Vth2) 보다 낮은 전압이 구동 전압으로 제공되기 때문에 턴온이 이루어지지 않는다.
이에 따라, 반드시 구동될 필요가 없는 슬레이브 칩(130)의 서브 마스터 영역(651a)의 불필요한 동작을 방지할 수 있다.
또한, 도 6에 도시된 바와 같이, 슬레이브 칩들(130a-130c)이 복수 개 적층되어 반도체 패키지(100a)를 구성할 수 있다.
본 실시예에 따른 전압 제공부(200)는 슬레이브 칩들(130a-130c)중 선택되는 하나에 위치될 수 있으며, 전압 제공부(200)는 적층된 복수의 슬레이브 칩들(130a-130b)의 서브 마스터 영역(651a, 661a, 671a)에 제 2 내부 전압으로서 스탠바이 벌크 전압(Vbulk_st)을 선택적으로 제공할 수 있다. 이때, 적층된 슬레이브 칩(130a-130c)의 서브 마스터 영역(651a, 661a, 671a) 및 각 슬레이브 영역(651b,661b,671b)은 TSV 및 도전 배선(도시되지 않음)을 통하여 상기 벌크 전압들을 제공받을 수 있다.
또한, 도 7에 도시된 바와 같이, 마스터 칩(120)에 제 1 전압 제공부(200a)가 설치되고, 슬레이브 칩(130)에 제 2 전압 제공부(200b)가 설치될 수 있다.
제 1 전압 제공부(200a)는 구동 벌크 전압(Vbulk_op)을 생성하는 전압 레귤레이터일 수 있으며, 제 1 전압 제공부(200a)에서 제공되는 구동 벌크 전압(Vbulk_op)은 마스터 칩(120)의 마스터 영역(611a) 및 슬레이브 영역(612b)에 각각 제공될 수 있다.
제 2 전압 제공부(200b)는 구동 벌크 전압(Vbulk_op) 및 스탠바이 벌크 전압(Vbulk_st)을 생성하여, 슬레이브 칩(130)의 마스터 영역(651a)에 스탠바이 벌크 전압(Vbulk_st)을 제공하고, 슬레이브 칩(130)의 슬레이브 영역(651b)에 구동 벌크 전압(Vbulk_op)을 제공할 수 있다.
도 8은 본 발명의 기술적 사상에 의한 멀티 칩 패키지를 포함하는 메모리 모듈(1000)의 평면도이다.
도 8을 참조하면, 메모리 모듈(1000)은 인쇄 회로 기판(1100) 및 복수의 멀티 칩 (1200)를 포함할 수 있다. 복수의 반도체 패키지(1200)는 본 발명의 실시예들에 따른 반도체 패키지들을 적어도 하나 포함할 수 있다.
본 발명의 기술적 사상에 따른 메모리 모듈(1000)은 인쇄 회로 기판(1000)의 일면에 복수의 반도체 패키지(1200)를 탑재한 SIMM(single in-lined memory module) 타입이거나, 복수의 반도체 패키지(1200)가 양면에 배열된 DIMM(dual in-lined memory module) 타입을 가질 수 있다. 또한, 본 실시예에 따른 메모리 모듈(1000)은 외부로부터의 신호들을 복수의 반도체 패키지(1200)에 각각 제공하는 AMB (advanced memory buffer)를 갖는 FBDIMM(fully buffered DIMM)일 수도 있다.
도 9는 본 발명의 기술적 사상에 의한 멀티 칩 패키지를 포함하는 메모리 시스템의 개략도이다.
도 9를 참조하면, 메모리 시스템(2000)은 콘트롤러(2100)와 메모리(2200)가 전기적인 신호를 교환하도록 배치될 수 있다.
예를 들면, 콘트롤러(2100)에서 명령을 내리면, 메모리(2200)는 상기 명령에 따라 다시 콘트롤러(2100)에 데이터를 전송할 수 있다. 경우에 따라, 도 3의 MRS(56-1)에서 슬레이브 칩 결정 신호(Slave) 및 적층 결정 신호(3DS)가 설정되지 않는 경우, 상기 슬레이브 칩 결정 신호(Slave) 및 적층 결정 신호(3DS)는 상기 콘트롤러(2100)으로부터 제공될 수도 있다.
또한, 상기 메모리(2200)는 본 발명의 실시예들에 따른 반도체 메모리 소자일 수 있다.
메모리 카드(2000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드 (memory stick card), 스마트 미디어 카드 (smart media card: SM), 씨큐어 디지털 카드 (secure digital card: SD), 미니-씨큐어 디지털 카드 (mini secure digital card: 미니 SD), 및 멀티미디어 카드 (multimedia card: MMC) 등과 같은 다양한 메모리 카드를 구성할 수 있다.
본 실시예에서, 슬레이브 칩의 비 필수 동작 회로로서 마스터 영역을 예를 들어 설명하였지만, 여기에 한정하지 않고, 반드시 구동이 필요없는 회로 부분은 모두 여기에 포함될 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
51: 메모리 뱅크 52: 로우 어드레스 디코더
53: 컬럼 어드레스 디코더 54: 뱅크 콘트롤러
55: 입출력 드라이버 56: 제어 로직
57: 어드레스 레지스터 58: 뱅크 그룹 제어부
100: 반도체 패키지 110: 패키지 기판
120: 마스터 칩 130, 130a-130c: 슬레이브 칩
200: 전압 제공부 210: 제 1 벌크 전압 생성부
220: 제 2 벌크 전압 생성부 230: 설정 회로부
240: 선택부 611a: 메인 마스터 영역
611b, 651b,661b,671b: 슬레이브 영역
651a,661a,671a: 서브 마스터 영역

Claims (22)

  1. 제 1 마스터 영역 및 제 1 슬레이브 영역을 포함하는 마스터 칩;
    상기 마스터 칩 상에 적층되고, 제 2 마스터 영역 및 제 2 슬레이브 영역을 포함하는 슬레이브 칩; 및
    상기 제 1 마스터 영역, 제 1 슬레이브 영역 및 제 2 슬레이브 영역을 구동 전압 보다 낮은 제 1 임계 전압으로 설정하고, 상기 제 2 마스터 영역을 상기 구동 전압 보다 높은 제 2 임계 전압으로 설정하는 전압 제공부를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 전압 제공부는,
    상기 제 1 마스터 영역, 제 1 슬레이브 영역 및 제 2 슬레이브 영역에 구동 벌크 전압을 제공하고, 상기 제 2 마스터 영역에 상기 구동 벌크 전압 보다 낮은 스탠바이 벌크 전압을 제공하도록 구성되는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 전압 제공부는 마스터 칩 및 슬레이브 칩 중 선택되는 하나에 위치되는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 전압 제공부는,
    구동 벌크 전압을 생성하는 제 1 벌크 전압 생성부;
    스탠바이 벌크 전압을 생성하는 제 2 벌크 전압 생성부;
    상기 스탠바이 벌크 전압의 출력 조건을 설정하는 설정 회로부; 및
    상기 구동 벌크 전압 및 상기 스탠바이 벌크 전압을 입력받아, 선택적으로 제 1 내부 전압 및 제 2 내부 전압으로서 출력하는 선택부를 포함하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 설정 회로부는,
    상기 제 1 및 제 2 내부 전압이 출력될 상기 반도체 칩이 상기 마스터 칩인지 상기 슬레이브 칩인지를 결정하는 슬레이브 결정 신호 및 상기 반도체 장치가 적어도 하나의 반도체 칩이 적층된 멀티 칩 패키지인지를 결정하는 적층 결정 신호에 응답하여 상기 출력 조건을 설정하도록 구성되는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 슬레이브 결정 신호 및 상기 적층 결정 신호는 상기 마스터 칩의 제어 블록내에서 설정되는 반도체 장치.
  7. 제 5 항에 있어서,
    상기 선택부는,
    상기 반도체 장치가 멀티 칩 패키지이고, 상기 제 1 및 제 2 내부 전압이 상기 마스터 칩에 제공되는 경우, 상기 제 1 및 제 2 내부 전압으로서 상기 구동 벌크 전압을 각각 출력하도록 구성되는 반도체 장치.
  8. 제 5 항에 있어서,
    상기 선택부는,
    상기 반도체 장치가 멀티 칩 패키지이고, 상기 제 1 및 제 2 내부 전압이 슬레이브 칩에 제공되는 경우, 상기 제 1 내부 전압으로서 상기 구동 벌크 전압을 출력하고, 상기 제 2 내부 전압으로서 상기 스탠바이 벌크 전압을 출력하도록 구성되며,
    상기 제 1 내부 전압은 상기 슬레이브 칩의 제 2 슬레이브 영역에 제공되고,
    상기 제 2 내부 전압은 상기 슬레이브 칩의 제2 마스터 영역에 제공되는 반도체 장치.
  9. 제 4 항에 있어서,
    상기 구동 벌크 전압은 VSS 전압이고,
    상기 스탠바이 벌크 전압은 VBB 전압인 반도체 장치.
  10. 기판;
    상기 기판상에 탑재되며, 외부 신호를 상기 기판을 통해 전달받도록 구성되고, 마스터 영역 및 슬레이브 영역을 구비하는 마스터 칩;
    상기 마스터 칩 상부에 적층되며, 필수 구동 영역 및 비 필수 구동 영역을 각각 포함하는 복수의 슬레이브 칩; 및
    상기 마스터 칩의 마스터 영역 및 슬레이브 영역, 및 상기 복수의 슬레이브 칩들의 상기 필수 구동 영역 및 비 필수 구동 영역에 전압을 제공하도록 구성되는 전압 제공부를 포함하며,
    상기 전압 제공부는,
    상기 마스터 칩의 상기 마스터 영역에 제 1 내부 전압을 제공하고, 상기 마스터 칩의 상기 슬레이브 영역에 상기 제 1 내부 전압과 동일한 제 2 내부 전압을 제공하고,
    상기 슬레이브 칩의 상기 필수 구동 영역에 상기 제 1 내부 전압을 제공하고, 상기 슬레이브 칩의 비필수 구동 영역에 상기 제 1 내부 전압보다 낮은 제 2 내부 전압을 제공하도록 구성되는 멀티 칩 패키지.
  11. 제 10 항에 있어서,
    상기 마스터 칩 및 상기 복수의 슬레이브 칩 각각은 쓰루 실리콘 비아에 의해 상호 전기적으로 연결되도록 구성되는 멀티 칩 패키지.
  12. 제 10 항에 있어서,
    상기 전압 제공부는 상기 복수의 슬레이브 칩 중 선택되는 하나에 위치되는 멀티 칩 패키지.
  13. 제 10 항에 있어서,
    상기 복수의 슬레이브 칩들은 상기 마스터 칩과 동일한 구조를 가지며,
    상기 슬레이브 칩의 필수 구동 영역은 슬레이브 영역이고,
    상기 슬레이브 칩의 비필수 구동 영역은 마스터 영역인 멀티 칩 패키지.
  14. 제 10 항에 있어서,
    전압 제공부는,
    구동 벌크 전압을 생성하는 제 1 벌크 전압 생성부;
    상기 구동 벌크 전압 보다 낮은 레벨의 스탠바이 벌크 전압을 생성하는 제 2 벌크 전압 생성부;
    상기 구동 벌크 전압 및 상기 스탠바이 벌크 전압을 입력받아, 선택적으로 상기 제 1 내부 전압 및 제 2 내부 전압으로서 출력하는 선택부; 및
    상기 제 1 내부 전압 및 제 2 내부 전압이 출력될 칩을 설정하는 신호에 따라 상기 선택부의 제어 신호를 생성하는 설정 회로부를 포함하는 포함하는 멀티 칩 패키지.
  15. 제 14 항에 있어서,
    상기 선택부는,
    상기 제 1 및 제 2 내부 전압이 상기 마스터 칩에 제공되는 경우, 상기 제 1 및 제 2 내부 전압으로서 상기 구동 벌크 전압을 각각 출력하도록 구성되는 멀티 칩 패키지.
  16. 제 15 항에 있어서,
    상기 선택부는,
    상기 제 1 및 제 2 내부 전압이 상기 복수의 슬레이브 칩 중 어느 하나에 제공되는 경우, 상기 제 1 내부 전압으로서 상기 구동 벌크 전압을 출력하고, 상기 제 2 내부 전압으로서 상기 스탠바이 벌크 전압을 출력하도록 구성되는 멀티 칩 패키지.
  17. 제 10 항에 있어서,
    상기 마스터 칩 및 상기 복수의 슬레이브 칩 중 어느 하나는 MRS 회로부를 더 포함하며,
    상기 설정 회로부는 상기 MRS 회로부로 부터 상기 제 1 내부 전압 및 제 2 내부 전압이 출력될 칩을 설정하기 위한 신호를 입력받도록 구성되는 멀티 칩 패키지.
  18. 제 14 항에 있어서,
    상기 구동 벌크 전압은 VSS 전압이고,
    상기 스탠바이 벌크 전압은 VBB 전압인 멀티 칩 패키지.
  19. 콘트롤러; 및
    상기 콘트롤러와 통신하는 복수의 반도체 칩을 포함하는 메모리 장치를 포함하고,
    상기 메모리 장치는,
    제 1 마스터 영역 및 제 1 슬레이브 영역을 포함하는 마스터 칩;
    상기 마스터 칩 상에 적층되고, 제 2 마스터 영역 및 제 2 슬레이브 영역을 포함하는 슬레이브 칩; 및
    상기 마스터 칩의 제 1 마스터 영역 및 상기 제 1 슬레이브 영역 각각에 제 1 전압을 제공하고, 상기 슬레이브 칩의 제 2 마스터 영역에 상기 제 1 전압보다 낮은 제 2 전압을 제공하고 상기 제 2 슬레이브 영역에 상기 제 1 내부 전압을 제공하도록 구성되어, 상기 제 2 마스터 영역의 임계 전압을 상기 제 2 슬레이브 영역보다 상승시키도록 구성되는 전압 제공부를 포함하는 메모리 시스템.
  20. 제 19 항에 있어서,
    전압 제공부는,
    구동 벌크 전압을 생성하는 제 1 벌크 전압 생성부;
    상기 구동 벌크 전압 보다 낮은 레벨의 스탠바이 벌크 전압을 생성하는 제 2 벌크 전압 생성부;
    상기 구동 벌크 전압 및 상기 스탠바이 벌크 전압을 입력받아, 설정 신호에 따라 선택적으로 상기 제 1 전압 및 제 2 전압을 출력하는 선택부; 및
    상기 콘트롤러로부터 상기 제 1 전압 및 제 2 전압이 출력될 칩을 설정하는 명령을 입력받아, 상기 설정 신호를 생성하는 설정 회로부를 포함하는 메모리 시스템.
  21. 슬레이브 영역 및 마스터 영역을 갖는 슬레이브 칩을 포함하며,
    상기 슬레이브 영역은 구동 전압보다 낮은 제 1 임계 전압을 갖도록 설정되고, 상기 마스터 영역은 상기 구동 전압보다 높은 제 2 임계 전압을 갖도록 설정되는 반도체 장치.
  22. 제 21 항에 있어서,
    상기 슬레이브 칩은 전압 제공부를 포함하며,
    상기 전압 제공부는,
    상기 슬레이브 영역에 구동 벌크 전압을 제공하고, 상기 마스터 영역에 상기 구동 벌크 전압보다 낮은 레벨의 스탠바이 벌크 전압을 제공하도록 구성하는 반도체 장치.
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