JP6424715B2 - 半導体装置、及び、半導体装置の電圧設定方法 - Google Patents
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Description
本発明は、半導体装置、及び、半導体装置の電圧設定方法に関する。
従来より、インターポーザの頂部表面及び底部表面のＧＮＤ面と、ＴＳＶコア金属とを誘電体スリーブで絶縁することにより、キャパシタを構築したインターポーザがある（例えば、特許文献１の段落００３３及び図７参照）。
ところで、従来のインターポーザのキャパシタは、インターポーザの頂部表面及び底部表面のＧＮＤ面と、ＴＳＶコア金属とで構築されるため、キャパシタの静電容量は物理的な構成によって決まる固定値となる。
このため、例えば、インターポーザに実装される電子素子の動作周波数あるいは動作電圧等の電気的な特性、又は、製造上のばらつき等に応じて、静電容量を設定することは困難であり、電源の品質が低下するおそれがある。
そこで、良好な品質の電源供給を行える半導体装置、及び、半導体装置の電圧設定方法を提供することを目的とする。
本発明の実施の形態の半導体装置は、基板と、前記基板を貫通し、電源又は基準電位点に接続される第１貫通電極と、前記基板を貫通する第２貫通電極と、前記基板と前記第２貫通電極との間に接続され、前記基板と前記第２貫通電極との間に直流電圧を出力する電源部と、前記電源部が出力する直流電圧を制御する電圧制御部とを含み、前記電圧制御部は、前記第１貫通電極の電源インピーダンスが、前記第１貫通電極に生じるノイズの周波数を含む所定の周波数範囲内において所定値以下になるように、前記電源部が出力する直流電圧の値を制御する。
良好な品質の電源供給を行える半導体装置、及び、半導体装置の電圧設定方法を提供することができる。
以下、本発明の半導体装置、及び、半導体装置の電圧設定方法を適用した実施の形態について説明する。
＜実施の形態１＞
図１は、実施の形態１に係る半導体装置１を示す断面図である。
図１は、実施の形態１に係る半導体装置１を示す断面図である。
図１に示す半導体装置１は、基板１０、絶縁層１１、貫通ビア１２、１３、１４、配線１５Ａ、１５Ｂ、１６Ａ、１６Ｂ、及び制御部２０を含む。
図１には、半導体装置１の構成要素として、基板１０、絶縁層１１、貫通ビア１２、１３、１４、配線１５Ａ、１５Ｂ、１６Ａ、１６Ｂ、及び制御部２０を示すが、半導体装置１は、これら以外の構成要素を含んでいてもよい。
例えば、半導体装置１は、ＭＯＳ(Metal Oxide Silicon)トランジスタによって構築される電子回路又は演算処理装置等を含んでもよい。このような場合には、半導体装置１は、ＬＳＩ(Large Scale Integration)回路（半導体集積回路）である。
また、例えば、半導体装置１は、インターポーザのように、ＦＰＧＡ(Field Programmable Gate Array)のようなＬＳＩチップが搭載される電子部品であってもよい。
いずれの場合にも、半導体装置１は、貫通ビア１２及び１３で構築される電源系に接続される電子回路又は電子素子等に電力を供給するものである。
基板１０としては、例えば、シリコン（Ｓｉ）又はゲルマニウム（Ｇｅ）等の半導体基板を用いることができる。基板１０は、半導体装置１の用途に応じて、導電型をＰ型又はＮ型にするための不純物が注入されていてもよい。
また、基板１０としては、シリコンゲルマニウム（ＳｉＧｅ）、シリコンカーバイド（ＳｉＣ）、ガリウムナイトライド（ＧａＮ）等の化合物半導体基板を用いてもよい。基板１０は、主面１０Ａ及び１０Ｂを有する。
ここでは、説明の便宜上、基板１０を基板部１０−１、１０−２、１０−３、１０−４に分けて説明する場合がある。基板部１０−１、１０−２、１０−３、１０−４は、基板１０の一部であり、図１に示す断面では絶縁層１１及び貫通ビア１２、１３、１４によって分かれているが、平面視では接続されていて一体である。基板部１０−１、１０−２、１０−３、１０−４を特に区別しない場合には、単に基板１０と称す。
絶縁層１１は、基板部１０−１、１０−２、１０−３、１０−４の間において、基板１０の主面１０Ａと主面１０Ｂとの間を厚さ方向に貫通する貫通孔内に配設されている。絶縁層１１は、貫通ビア１２、１３、１４を基板１０から絶縁するために設けられている。基板１０がシリコン基板の場合は、絶縁層１１として、例えば、シリコン酸化（ＳｉＯ２）層を用いることができる。シリコン酸化層は、例えば、貫通孔の内部にシリコン酸化層を成膜することによって、又は、シリコン基板に酸素を注入することによって作製することができる。
貫通ビア１２は、基板部１０−２と１０−３の間において、基板１０の主面１０Ａと主面１０Ｂとの間を厚さ方向に貫通する貫通孔内に配設されている。貫通ビア１２の側面は、絶縁層１１によって覆われており、基板１０から絶縁されている。貫通ビア１２は、電源（Ｖｃｃ）の電位に保持される。また、貫通ビア１２は、配線１５Ａによって制御部２０の計測部２１に接続されている。
貫通ビア１３は、基板部１０−１と１０−２の間において、基板１０の主面１０Ａと主面１０Ｂとの間を厚さ方向に貫通する貫通孔内に配設されている。貫通ビア１３の側面は、絶縁層１１によって覆われており、基板１０から絶縁されている。貫通ビア１３は、グランド（ＧＮＤ）電位に保持される。また、貫通ビア１３は、配線１５Ｂによって制御部２０の計測部２１に接続されている。貫通ビア１２及び１３は、第１貫通電極の一例である。
貫通ビア１２及び１３は、半導体装置１の内部に形成される、又は、半導体装置１の外部に接続される、様々な電子回路のトランジスタ又は電子素子等に電力を供給する電源系を構築する。
貫通ビア１４は、基板部１０−３と１０−４の間において、基板１０の主面１０Ａと主面１０Ｂとの間を厚さ方向に貫通する貫通孔内に配設されている。貫通ビア１４の側面は、絶縁層１１によって覆われており、基板１０から絶縁されている。
貫通ビア１４は、配線１６Ａによって制御部２０の可変電源部２２に接続されており、貫通ビア１４の電位Ｖｃｏｎｔは制御部２０によって制御される。貫通ビア１４は、第２貫通電極の一例である。
以上のような貫通ビア１２、１３、及び１４は、例えば、基板１０に貫通孔を形成して絶縁層１１を作製し、絶縁層１１に貫通ビア１２、１３、及び１４に対応した貫通孔を形成し、絶縁層１１に形成した貫通孔の内部に、無電解めっき処理と電解めっき処理によってめっき層を充填することによって作製することができる。めっき層としては、例えば、銅めっき層を形成すればよい。
このような貫通ビア１２、１３、及び１４は、ＴＳＶ（Through Silicon Via）である。なお、ここでは、貫通ビア１２、１３、及び１４がＴＳＶである形態について説明するが、貫通ビア１２、１３、及び１４は、所謂ＴＳＶではないビアであってもよい。貫通ビア１２、１３、及び１４は、シリコン基板に代表されるような基板１０ではなく、基板１０の上に積層される半導体層を貫通するビアであってもよい。
貫通ビア１２、１３、及び１４は、絶縁層１１を介して基板１０に接続されるため、貫通ビア１２、１３、及び１４と、基板１０との間には、寄生容量が存在する。
図１には寄生容量を模式化してＣ１〜Ｃ７として示す。また、貫通ビア１２、１３、及び１４は、導電体で作製されるため、抵抗成分とインダクタンス成分を有する。図１には、貫通ビア１２、１３、及び１４の抵抗成分とインダクタンス成分を模式化してＲ１、Ｌ１、Ｒ２、Ｌ２、Ｒ３、Ｌ３として示す。
また、基板部１０−２及び１０−３には、一例として、グランド電位に保持される配線又は電極のような導電体が存在することとし、グランド電位に保持される導電体を模式化してＧとして示す。
図１では、寄生容量Ｃ１〜Ｃ７、抵抗成分Ｒ１、Ｒ２、Ｒ３、インダクタンス成分Ｌ１、Ｌ２、Ｌ３、及びグランド電位の導電体Ｇの電気的な接続関係を実線で示す。
配線１５Ａは、貫通ビア１２と制御部２０の計測部２１を接続する。配線１５Ｂは、貫通ビア１３と制御部２０の計測部２１を接続する。配線１６Ａは、貫通ビア１４と制御部２０の可変電源部２２の正極性端子とを接続する。配線１６Ｂは、基板部１０−３及び１０−４と制御部２０の可変電源部２２の負極性端子とを接続する。
説明の便宜上、図１では、配線１５Ａ、１５Ｂ、１６Ａ、１６Ｂは、基板１０の主面１０Ａから離間しているが、配線１５Ａ、１５Ｂ、１６Ａ、１６Ｂは、例えば、主面１０Ａにパターニングされる金属配線で実現することができる。
なお、このような金属配線は、主面１０Ｂに形成されていてもよく、基板１０の内層に形成されていてもよい。また、配線１５Ａ、１５Ｂ、１６Ａ、１６Ｂは、例えば、銅又はアルミニウムのような金属で作製すればよい。
制御部２０は、計測部２１、可変電源部２２、判定部２３、電圧制御部２４、及びメモリ２５を含む。
計測部２１は、配線１５Ａ及び１５Ｂを介して貫通ビア１２及び１３にそれぞれ接続されている。貫通ビア１２及び１３は、電源系として基板１０に設けられる電源層（Ｖプレーン）及びグランド層（Ｇプレーン）に接続されている。
計測部２１は、貫通ビア１２、１３、電源層（Ｖプレーン）、及びグランド層（Ｇプレーン）の電源インピーダンスの周波数特性を計測する。具体的には、計測部２１は、正弦波信号を出力し、正弦波信号の周波数を掃引しながら、貫通ビア１２、１３での反射係数（Ｓパラメータ）を計測することにより、電源インピーダンスを計測する。
従って、計測部２１は、例えば、周波数が可変の正弦波信号を出力する信号源と、貫通ビア１２、１３の電流値と電圧値から入力電力と出力電力を測定する測定部と、測定部が測定した電流値及び電圧値からＳパラメータを求め、Ｓパラメータから電源インピーダンスを求める演算部とを有していればよい。
可変電源部２２は、配線１６Ａ及び１６Ｂを介して、貫通ビア１４と基板部１０−３及び１０−４との間に直流電圧を印加する。可変電源部２２は、電源部の一例であり、電圧制御部２４によって出力電圧値が制御される可変ＤＣ(Direct Current)電源である。
可変電源部２２は、基板部１０−３及び１０−４に対する貫通ビア１４の電位を変化させることにより、貫通ビア１４と基板部１０−３及び１０−４との間の寄生容量の容量値を制御する。
判定部２３は、計測部２１が計測する電源インピーダンスの値が所定の上限値を超えていないかどうかを判定する判定部である。判定部２３は判定結果を表す信号を電圧制御部２４に伝送する。
電圧制御部２４は、判定部２３の判定結果を表す信号と、メモリ２５に格納されるデータとに基づいて、可変電源部２２の出力電圧値を制御する。
メモリ２５は、電圧制御部２４が可変電源部２２の出力電圧値を制御する際に用いるデータベースを格納する。メモリ２５は、例えば、不揮発性のメモリを用いることができる。メモリ２５には、電圧制御部２４が可変電源部２２の出力電圧値を調整できる範囲を表す電圧値データ２５Ａが格納される。
出力電圧値を調整できる範囲は、上限値と下限値で特定される。なお、範囲の上限値と下限値との中間値は、貫通ビア１４の容量値の中間値に対応する。
なお、上述のような計測部２１、可変電源部２２、判定部２３、電圧制御部２４、及びメモリ２５を含む制御部２０は、半導体製造技術を利用して基板１０に作製すればよい。
図２は、図１の貫通ビア１４の周囲を拡大して示す図であり、貫通ビア１４と基板部１０−３及び１０−４との間にバイアス電圧を印加する前の状態を示す図である。図３は、図１の貫通ビア１４の周囲を拡大して示す図であり、貫通ビア１４と基板部１０−３及び１０−４との間にバイアス電圧を印加している状態を示す図である。
図２及び図３には、基板部１０−３及び１０−４、絶縁層１１、貫通ビア１４を示し、貫通ビア１４のインダクタンス成分として２つのＬＴＳＶと、抵抗成分として２つのＲＴＳＶを示す。また、貫通ビア１４と基板部１０−４との間の絶縁層１１の容量成分をＣＯＸとする。
２つのＬＴＳＶと、２つのＲＴＳＶは、貫通ビア１４の主面１０Ａ側の端部と、主面１０Ｂ側の端部との間で、ＬＴＳＶ、ＲＴＳＶ、ＬＴＳＶ、ＲＴＳＶの順に直列に接続されている。また、容量成分をＣＯＸは、ＬＴＳＶ、ＲＴＳＶ、ＬＴＳＶ、ＲＴＳＶの直列回路の中点から分岐して接続されている。
図２に示すように、貫通ビア１４、絶縁層１１、及び基板部１０−４は、ＭＯＳ構造になっている。これは、貫通ビア１４、絶縁層１１、及び基板部１０−３についても同様である。
図２に示すように、貫通ビア１４と基板部１０−３及び１０−４との間にバイアス電圧を印加する前の状態から、図３に示すようにバイアス電圧を印加すると、基板部１０−３及び１０−４に、それぞれ、空乏層１０−３Ｄ及び１０−４Ｄが生じる。空乏層１０−３Ｄ及び１０−４Ｄは、キャリアが枯渇して殆ど存在しない領域であるため、寄生容量Ｃｄｅｐｌが生じる。
従って、図３に示すように、貫通ビア１４と基板部１０−３及び１０−４との間にバイアス電圧を印加すると、合成容量Ｃは、次式（１）で表される値になる。
このように、貫通ビア１４と基板部１０−３及び１０−４との間にバイアス電圧を印加すると、貫通ビア１４と基板部１０−３及び１０−４との間の寄生容量の合成値Ｃは変化する。
空乏層１０−３Ｄ及び１０−４Ｄの厚さは、バイアス電圧が増大すれば厚くなり、バイアス電圧が減少すれば薄くなる。
空乏層１０−３Ｄ及び１０−４Ｄの厚さは、バイアス電圧が増大すれば厚くなり、バイアス電圧が減少すれば薄くなる。
式（１）で表される合成容量Ｃは、絶縁層１１の容量成分ＣＯＸと、空乏層１０−３Ｄ又は１０−４Ｄの寄生容量Ｃｄｅｐｌとを直列に接続して得られる合成容量であるため、絶縁層１１の容量成分をＣＯＸよりも大きい。
また、バイアス電圧が増大すると、空乏層１０−３Ｄ及び１０−４Ｄの厚さが増大して寄生容量Ｃｄｅｐｌが増大するため、合成容量Ｃは増大する。
すなわち、バイアス電圧が増大すると、貫通ビア１４と基板部１０−３及び１０−４との間の合成容量Ｃは増大し、バイアス電圧が低下すると、貫通ビア１４と基板部１０−３及び１０−４との間の合成容量Ｃは低下する。
このように、貫通ビア１４と基板部１０−３及び１０−４との間の合成容量Ｃが変化すると、図１に示す寄生容量Ｃ１〜Ｃ７を影響を受けて容量値が変化する。
従って、図１に示す可変電源部２２から貫通ビア１４と、基板部１０−３及び１０−４との間に印加する直流電圧を制御すれば、貫通ビア１２、１３の電源インピーダンスを制御することができる。
なお、貫通ビア１４と、基板部１０−３及び１０−４との間に印加する直流電圧Ｖｂｉａｓは、基板部１０−３及び１０−４と、絶縁層１１と、貫通ビア１４とのＭＯＳ構造の閾値Ｖｔｈよりも低くなる範囲で制御すればよい。
直流電圧ＶｂｉａｓをＭＯＳ構造の閾値Ｖｔｈ未満にするのは、閾値Ｖｔｈ以上になってＭＯＳ構造が導通する動作領域を避けるためである。
図４は、電源インピーダンスの特性の一例を示す図である。横軸は周波数ｆ（Ｈｚ）を示し、縦軸は電源インピーダンス（Ω）を示す。
図４には、ＰＣＢ(Printed Circuit Board)に、ＴＳＶが形成されたインターポーザを実装したモデルの電源インピーダンスの周波数特性α１、ＶＲＭ(Voltage Regulator Module)の電源インピーダンスの周波数特性α２、及び、周波数特性α１とα２を合成した周波数特性α３を示す。
ＶＲＭは、ＴＳＶが形成されたインターポーザを実装したモデルに電源供給を行う電源モジュールのモデルである。
電源インピーダンスの周波数特性α３は、周波数が約５Ｈｚから約４×１０５ＨｚまではＶＲＭの電源インピーダンスの周波数特性α２の特性と略同一である。このように周波数特性α２とα３が略同一になるのは、ＶＲＭが有するループ特性と大容量のキャパシタとによる低インピーダンス特性が支配的になるためである。
また、周波数が約４×１０５Ｈｚになると、約１．３×１０６Ｈｚで極大値を取り、約５×１０６Ｈｚで極大値を取る。約５×１０６Ｈｚでは再び増大している。周波数特性α３が周波数特性α２からずれるのは、ＶＲＭが有するループ特性よりも、インターポーザの基板の寄生インダクタと寄生容量によるインピーダンス特性が支配的になるからである。
このような電源インピーダンスの極大値は、反共振によって生じるピークである。以下では、反共振が生じる周波数を反共振周波数ｆｒと称す。
ここで、貫通ビア１２及び１３には、半導体装置１に含まれる電子回路あるいは演算処理装置等の動作に伴って発生するノイズ、又は、半導体装置１に実装されるＬＳＩチップ等の動作に伴って発生するノイズが生じる。このように貫通ビア１２及び１３に発生するノイズの周波数は、殆どの場合において複数あると考えられる。反射等で様々な周波数のノイズが発生し得るからである。
このように貫通ビア１２及び１３に生じるノイズのうち、半導体装置１に含まれる電子回路あるいは演算処理装置等の動作にネガティブな影響を与えるノイズの周波数において、反共振が生じると、電子回路あるいは演算処理装置等の動作不良が生じるおそれがある。
また、半導体装置１とは物理的に別の回路であって貫通ビア１２及び１３から電力供給を受ける回路、又は、半導体装置１とは物理的に別の回路であって貫通ビア１２及び１３と同一の電力供給源から電力供給を受ける回路の動作にネガティブな影響を与えるノイズの周波数において、反共振が生じても同様である。
また、上述のような反共振による動作不良を抑制する観点から、電源インピーダンスには上限値が設けられる。電源インピーダンスが上限値を超えると、動作不良を起こすおそれがあるからである。図４では、上限値Ｚｔは、０．１Ωである。
このため、このように貫通ビア１２及び１３に生じるノイズのうち、反共振が生じると動作不良等に繋がるノイズの周波数において、電源インピーダンスを上限値Ｚｔ以下に抑えることは、安定的な電源供給を行う上で、非常に重要である。
ところで、電源インピーダンスの特性は、半導体装置１に含まれる電子回路あるいは演算処理装置等、又は、半導体装置１に接続されるＬＳＩチップ等の動作周波数又は温度等の動作条件によって周波数方向に変動し得る。
また、電源インピーダンスの特性は、半導体装置１の製造上のばらつき、又は、半導体装置１から電力供給を受ける電子回路、演算処理装置、又はＬＳＩチップ等の製造上のばらつき等によって周波数方向に変動し得る。
電源インピーダンスの特性が周波数方向に変動することは、例えば、図４に示す電源インピーダンスの特性が周波数方向にシフトすることである。電源インピーダンスの特性が周波数方向に変動すると、反共振が生じると動作不良等に繋がるノイズの周波数において、電源インピーダンスが上限値Ｚｔを超えるおそれがある。
従って、実施の形態１の半導体装置１は、反共振が生じると動作不良等に繋がり得るノイズの周波数の帯域を設定し、その周波数の帯域内で電源インピーダンスが上限値Ｚｔを超えないように、電源インピーダンスの周波数特性を周波数方向にシフトさせる。
電源インピーダンスの周波数特性を周波数方向にシフトさせるためには、貫通ビア１４に印加する直流電圧を制御する。貫通ビア１４に印加する直流電圧を制御することによって貫通ビア１２及び１３の電源インピーダンスを調整し、反共振が生じると動作不良等に繋がり得るノイズの周波数の帯域内で、電源インピーダンスが上限値Ｚｔを超えないように、電源インピーダンスの周波数特性を周波数方向にシフトさせる。
ここで、一例として、反共振が生じると動作不良等に繋がり得るノイズの周波数が、約１×１０６Ｈｚの前後に複数あるとする。そして、そのような動作不良等に繋がり得るノイズの周波数のうちの最小値から所定のマージンの周波数を差し引いた周波数をｆ１とする。また、動作不良等に繋がり得るノイズの周波数の最大値に所定のマージンの周波数を加算した周波数をｆ２とする。
図４に示す例では、周波数ｆ１は約３×１０５Ｈｚであり、周波数ｆ２は約３×１０６Ｈｚである。ここでは、周波数ｆ１とｆ２との間の帯域を回避帯域と称す。
図４に示す電源インピーダンスの周波数特性は、回避帯域内で上限値Ｚｔを超えており、また、反共振のピークが回避帯域に入っている。
半導体装置１は、貫通ビア１２、１３、電源層（Ｖプレーン）、及びグランド層（Ｇプレーン）の電源インピーダンスの周波数特性が図４に示すような状況にならないようにするために、貫通ビア１４に印加する直流電圧を制御し、回避帯域内の電源インピーダンスの値が上限値Ｚｔ以下になるように制御を行う。
図５は、半導体装置１の制御部２０が実行する制御処理を示すフローチャートである。図６は、電圧値データ２５Ａを示す図である。
制御部２０は、制御処理を開始する指令が入力されるとスタートする（スタート）。
制御部２０は、電源インピーダンスの上限値Ｚｔを算出し、回避帯域を設定する（ステップＳ１）。
電源インピーダンスの上限値Ｚｔを算出は、次式（２）を用いて行う。
Ｚｔ＝（Ｖｃｃ×リップル率）／（５０％×Ｉｍａｘ） （２）
式（２）において、Ｖｃｃは電源電圧、Ｉｍａｘは最大消費電流を示す。最大消費電流Ｉｍａｘの値は、半導体装置１に含まれる電子回路あるいは演算処理装置等、又は、半導体装置１に接続されるＬＳＩチップ等の仕様に基づいて予め計算しておけばよい。なお、電源インピーダンスの上限値Ｚｔを表すデータは、メモリ２５に格納しておけばよい。
式（２）において、Ｖｃｃは電源電圧、Ｉｍａｘは最大消費電流を示す。最大消費電流Ｉｍａｘの値は、半導体装置１に含まれる電子回路あるいは演算処理装置等、又は、半導体装置１に接続されるＬＳＩチップ等の仕様に基づいて予め計算しておけばよい。なお、電源インピーダンスの上限値Ｚｔを表すデータは、メモリ２５に格納しておけばよい。
また、回避帯域についても、半導体装置１に含まれる電子回路あるいは演算処理装置等、又は、半導体装置１に接続されるＬＳＩチップ等の仕様に基づいて予め計算しておけばよい。
制御部２０は、貫通ビア１４の容量値を中間値に設定して電源インピーダンスの周波数特性を測定する（ステップＳ２）。
制御部２０は、図６に示す電圧値データ２５Ａを参照して、電圧制御部２４が可変電源部２２の出力電圧値を調整できる範囲の上限値Ｖｍａｘと下限値Ｖｍｉｎとの中間値に設定することにより、貫通ビア１４の容量値を中間値に設定する。可変電源部２２の出力電圧値の中間値と、貫通ビア１４の容量値の中間値は対応しているからである。
ステップＳ２では、計測部２１が正弦波信号を出力し、正弦波信号の周波数を掃引しながら、貫通ビア１２、１３での反射係数（Ｓパラメータ）を計測することにより、電源インピーダンスの周波数特性を計測する。この結果、例えば、図４に示すような電源インピーダンスの周波数特性が得られ、反共振周波数ｆｒが判明する。
次に、制御部２０は、回避帯域内で電源インピーダンスの値が上限値Ｚｔ以下であるかどうか判定する（ステップＳ３）。上限値Ｚｔの値は、ステップＳ１で計算した値を用いればよい。
制御部２０は、回避帯域内で上限値Ｚｔ以下である（Ｓ３：ＹＥＳ）と判定すると、電源インピーダンスの設定を完了する（ステップＳ４）。回避帯域内で電源インピーダンスの値が上限値Ｚｔ以下であるため、半導体装置１は、良好な品質の電源供給を行えるからである。
一方、制御部２０は、回避帯域内で電源インピーダンスの値が上限値Ｚｔより高い（Ｓ３：ＮＯ）と判定すると、反共振周波数ｆｒは回避帯域外であるかどうかを判定する（ステップＳ５）。
ステップＳ５の処理は、ステップＳ２で電源インピーダンスの周波数特性を求めることによって判明する反共振周波数ｆｒの値が、回避帯域の下限ｆ１以上で、上限ｆ１以下であるかどうかを判定する処理である。
制御部２０は、反共振周波数ｆｒは回避帯域外である（Ｓ５：ＹＥＳ）と判定すると、フローをステップＳ４に進行し、電源インピーダンスの設定を完了する。回避帯域内で電源インピーダンスの値が上限値Ｚｔより高くても、回避帯域内で反共振が生じていなければ、貫通ビア１４の容量を調整する必要はないと判定することとしたものである。
制御部２０は、反共振周波数ｆｒは回避帯域外ではない（Ｓ５：ＮＯ）と判定すると、反共振周波数ｆｒは、回避帯域の下限ｆ１と上限ｆ２のどちらに近いか判定する（ステップＳ６）。
ステップＳ６の処理は、ステップＳ２で電源インピーダンスの周波数特性を求めることによって判明する反共振周波数ｆｒの値と回避帯域の下限ｆ１との差と、反共振周波数ｆｒと上限ｆ１との差とのどちらが小さいかを判定する処理である。
制御部２０は、反共振周波数ｆｒは、回避帯域の下限ｆ１に近いと判定すると、反共振周波数ｆｒを低くするために、直流電圧Ｖｂｉａｓを１ステップ下げる（ステップＳ７）。
ここで、直流電圧Ｖｂｉａｓの１ステップは、例えば、回避帯域の下限ｆ１と上限ｆ２との間を１０分割し、回避帯域の１／１０の周波数分だけ電源インピーダンスの特性を周波数方向にシフトさせるために貫通ビア１４の容量を変化させるための電圧値に設定しておけばよい。
ステップＳ７の処理を実行することにより、ステップＳ２で測定した電源インピーダンスの周波数特性が、回避帯域の１／１０の周波数分だけ低周波数側にシフトすることになる。
また、制御部２０は、反共振周波数ｆｒは、回避帯域の下限ｆ１に近いと判定すると、反共振周波数ｆｒを高くするために、直流電圧Ｖｂｉａｓを１ステップ上げる（ステップＳ８）。
直流電圧Ｖｂｉａｓの１ステップは、ステップＳ７における電圧値と同一である。ステップＳ８の処理を実行することにより、ステップＳ２で測定した電源インピーダンスの周波数特性が、回避帯域の１／１０の周波数分だけ高周波数側にシフトすることになる。
制御部２０は、ステップＳ７又はＳ８の処理が終了すると、フローをステップＳ３に進める。そして、ステップＳ３で再び回避帯域内で電源インピーダンスの値が上限値Ｚｔ以下であるかどうか判定し、最終的にステップＳ４に辿り着くまで処理が続行される。
ステップＳ４の処理が終了すると、回避帯域内で電源インピーダンスの値が上限値Ｚｔ以下であるか、又は、回避帯域内で電源インピーダンスの値が上限値Ｚｔを超えていても、回避帯域内に反共振が生じていない状態になっている。
このため、半導体装置１は、良好な品質の電源供給を行うことができる。
以上、実施の形態１によれば、反共振が生じると動作不良等に繋がり得るノイズの周波数を含む回避帯域内で電源インピーダンスの値が上限値Ｚｔ以下であるか、又は、回避帯域内で電源インピーダンスの値が上限値Ｚｔを超えていても、回避帯域内に反共振が生じていない状態に貫通ビア１４の容量を設定する。
このように貫通ビア１４の容量を設定することにより、良好な品質の電源供給を行うことができる半導体装置１を提供することができる。
また、実施の形態１の半導体装置１は、バイパスコンデンサを用いなくても、貫通ビア１４に印加する直流電圧を調整することにより、貫通ビア１２及び１３の電源インピーダンスを調整することができる。
従って、半導体装置１に高密度実装が行われる場合に特に有効である。
また、半導体装置１に含まれる電子回路あるいは演算処理装置等、又は、半導体装置１に接続されるＬＳＩチップ等の製造上のばらつきに対応して電源インピーダンスを設定できるので、一層細やかな設定を実現することができる。
なお、以上では、制御部２０が計測部２１、可変電源部２２、判定部２３、電圧制御部２４、及びメモリ２５を含む形態について説明したが、可変電源部２２は制御部２０の外部に位置するように、基板１０に形成されていてもよい。
また、以上では、制御部２０が計測部２１、可変電源部２２、判定部２３、電圧制御部２４、及びメモリ２５を含む形態について説明したが、図７に示すように変形してもよい。
図７は、実施の形態１の変形例の半導体装置１Ａを示す断面図である。
半導体装置１Ａは、基板１０、絶縁層１１、貫通ビア１２、１３、１４、配線１５Ａ、１５Ｂ、１６Ａ、１６Ｂ、及び調整部２０Ａを含む。調整部２０Ａは、計測部２１及び可変電源部２２を含む。
図７に示す半導体装置１Ａは、図１に示す半導体装置１の制御部２０を調整部２０Ａに変更した構成を有する。半導体装置１Ａには、判定部２３Ｇ、電圧制御部２４Ｇ、及びメモリ２５Ｇを有する制御装置２０Ｇを接続される。
制御装置２０Ｇは、図１に示す半導体装置１の制御部２０の判定部２３、電圧制御部２４、及びメモリ２５を半導体装置１の外部に制御装置として設けたものである。判定部２３Ｇ、電圧制御部２４Ｇ、及びメモリ２５Ｇは、それぞれ、判定部２３、電圧制御部２４、及びメモリ２５と同様である。
半導体装置１Ａには、判定部２３Ｇ、電圧制御部２４Ｇ、及びメモリ２５Ｇを有する制御装置２０Ｇを接続して、図１に示す半導体装置１と同様に電源インピーダンスの設定を行う。
また、図８に示すように変形してもよい。
図８は、実施の形態１の変形例に係る半導体装置１Ｂを示す断面図である。
半導体装置１Ｂは、基板１０、絶縁層１１、貫通ビア１２、１３、１４Ａ、１４Ｂ、配線１５Ａ、１５Ｂ、１６Ａ、１６Ｂ、及び制御部２０を含む。
基板１０は、図８に示す断面では、基板部１０−１、１０−２Ａ、１０−２Ｂ、１０−３、１０−４に分かれているが、平面視では接続されていて一体である。
半導体装置１Ｂは、図１に示す半導体装置１の貫通ビア１２と１３の間に、貫通ビア１４Ｂを追加した構成を有する。貫通ビア１４Ａは、図１の貫通ビア１４に対応する。貫通ビア１４Ｂは、貫通ビア１４Ａと同様であり、配線１６Ａ、１６Ｂを介して、可変電源部２２に接続されている。
半導体装置１Ｂは、貫通ビア１２と１３の対応して貫通ビア１４Ａ、１４Ｂをそれぞれ設けたものである。
このような構成で、貫通ビア１２と１３の電源インピーダンスの値をより効果的に調整することができる。
＜実施の形態２＞
図９は、実施の形態２に係る半導体装置２を示す断面図である。
図９は、実施の形態２に係る半導体装置２を示す断面図である。
図９に示す半導体装置２は、基板１０、絶縁層１１、貫通ビア１２、１３、１４、及び可変電源部１７を含む。半導体装置２の可変電源部１７には、ケーブル１１７を介して制御装置２２０が接続されている。
半導体装置２は、実施の形態１の半導体装置１から配線１５Ａ、１５Ｂ、１６Ａ、１６Ｂ、及び制御部２０を取り除き、可変電源部２２と同様の可変電源部１７を基板１０の内部に設けた構成を有する。
絶縁層１１、及び貫通ビア１２、１３、１４は、実施の形態１の絶縁層１１、及び貫通ビア１２、１３、１４と同様であり、実施の形態２の基板１０は、配線１５Ａ、１５Ｂ、１６Ａ、１６Ｂ、及び制御部２０が形成されておらず、代わりに可変電源部１７が形成されていること以外は、実施の形態１の基板１０と同様である。
制御装置２２０は、例えば、ＰＣ(Personal Computer)で実現され、制御部２２０Ａ内に、読み出し部２２１、判定部２２３、電圧制御部２２４、及びメモリ２２５を含む。判定部２２３と電圧制御部２２４は、それぞれ、実施の形態１の半導体装置１の制御部の判定部２３と電圧制御部２４と同様である。
また、メモリ２２５は、データベース２２５Ａ及び２２５Ｂを格納する点が実施の形態１のメモリ２５と異なる。
制御装置２２０は、解析用のモデルを用いて、最終的に制御装置２２０が可変電源部１７に設定する電圧値を求める。そして、求めた電圧値を半導体装置２の可変電源部１７に設定する。
可変電源部１７は、出力する直流電圧の値がケーブル１１７を介して接続される制御装置２２０によって設定される可変直流電源である。
ケーブル１１７は、半導体装置２と、制御装置２２０とを接続するケーブルである。ケーブル１１７は、例えば、ＰＣＩ(Peripheral Component Interconnect)規格のケーブルを用いることができる。ケーブル１１７は、最終的に制御装置２２０が貫通ビア１４に電圧値を設定する際に用いる。このため、制御装置２２０は、最終的な電圧値を求めるまでは、ケーブル１１７を介して半導体装置２に接続されていなくてよい。
ここで、制御装置２２０の各構成要素について説明する前に、解析用のモデルについて説明する。
図１０は実施の形態２で用いる電子装置モデルの一例を示す図である。
図１０に示すモデル４００Ａは、半導体装置２のＶＲＭに対応するＶＲＭ部４６０Ａ、基板１０に対応するＰＣＢ部４１０Ａを含む。
ＴＳＶ部４３０Ａは、貫通ビア１２、１３、１４に対応する。貫通ビア１４に印加する直流電圧は、可変電源部２２に対応する可変直流電源で設定できるようになっている
負荷部４４０Ａは、半導体装置２から電源が供給される負荷である。
負荷部４４０Ａは、半導体装置２から電源が供給される負荷である。
なお、図１０中、Ｒは抵抗、Ｌはインダクタンス、Ｃは静電容量を示す。
モデル４００ＡのＰＣＢ部４１０Ａと負荷部４４０Ａの間のＴＳＶ部４３０Ａの特性は、Ｓパラメータ（透過係数、反射係数）で表すことができる。Ｓパラメータは、貫通ビア１４に対応するＴＳＶ部４３０Ａに印加する直流電圧によって変化し得る。ＴＳＶ部４３０ＡのＳパラメータは、モデル４００Ａを用いたシミュレーションで取得したり、半導体装置２においてネットワークアナライザを用いて測定することによって取得したりすることができる。Ｓパラメータを用いることで、ＴＳＶ部４３０Ａの入出力の電源インピーダンスを求めることができる。
次に、図９に示す制御装置２２０の各構成要素について説明する。
読み出し部２２１は、モデル４００Ａを用いて電源インピーダンスを求める際に、データベース２２５Ａに格納される電源インピーダンスの周波数特性を表すデータを読み出す。データベース２２５Ａに格納される電源インピーダンスの周波数特性を表すデータは、モデル４００Ａを用いて作成した、電源インピーダンスの周波数特性を表すデータである。電源インピーダンスの周波数特性を表すデータは、図４に示す電源インピーダンスの周波数特性のように、周波数に対する電源インピーダンスの値を表すデータである。
判定部２２３は、貫通ビア１４に対応するＴＳＶ部４３０Ａに印加する直流電圧を変化させた際に、周波数方向にシフトした電源インピーダンスの周波数特性において、電源インピーダンスの値が所定の上限値を超えていないかどうかを判定する判定部である。判定部２２３は判定結果を表す信号を電圧制御部２２４に伝送する。
電圧制御部２２４は、判定部２２３の判定結果を表す信号に基づいて、貫通ビア１４に対応するＴＳＶ部４３０Ａに印加する直流電圧を制御する。
メモリ２２５は、電圧制御部２２４が貫通ビア１４に対応するＴＳＶ部４３０Ａに印加する直流電圧を制御する際に用いるデータベースを格納する。メモリ２２５は、例えば、不揮発性のメモリを用いることができる。メモリ２２５には、データベース２２５Ａと２２５Ｂが格納される。
データベース２２５Ａは、半導体装置２の仕様に基づいて作成した解析用のモデルを用いて作成した、電源インピーダンスの周波数特性を表すデータが格納されている。電源インピーダンスの周波数特性を表すデータは、図４に示す電源インピーダンスの周波数特性のように、周波数に対する電源インピーダンスの値を表すデータである。
データベース２２５Ｂは、バイアス電圧に対する寄生容量Ｃｄｅｐｌの容量値を表すデータを格納する。これは、実施の形態１で、図２及び図３を用いて説明したバイアス電圧と寄生容量Ｃｄｅｐｌの容量値との関係を表すデータである。
実施の形態２では、解析用に作成した半導体装置２のモデルを用いて、バイアス電圧を変化させることによって電源インピーダンスの周波数特性を周波数方向にシフトさせるため、バイアス電圧に対する寄生容量Ｃｄｅｐｌの容量値を表すデータが必要になる。
データベース２２５Ｂに格納されるバイアス電圧に対する寄生容量Ｃｄｅｐｌの容量値を表すデータを用いて、バイアス電圧に対応する寄生容量Ｃｄｅｐｌの容量値を求め、求めた寄生容量Ｃｄｅｐｌの容量値を読み出し部２２１が読み出した電源インピーダンスの周波数特性に当て嵌めて、電源インピーダンスの周波数特性を周波数方向にシフトさせる。
なお、上述のような読み出し部２２１、判定部２２３、電圧制御部２２４、及びメモリ２２５を含む制御装置２２０は、半導体製造技術を利用して基板１０に作製すればよい。
図１１は制御装置２２０に用いるコンピュータのハードウェアの構成例を示す図である。
コンピュータ６００は、プロセッサ６０１によって全体が制御されている。プロセッサ６０１には、バス６０９を介してＲＡＭ（Random Access Memory）６０２と複数の周辺機器が接続されている。プロセッサ６０１は、マルチプロセッサであってもよい。プロセッサ６０１は、例えばＣＰＵ（Central Processing Unit）、ＭＰＵ（Micro Processing Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、又はＰＬＤ（Programmable Logic Device）である。また、プロセッサ６０１は、ＣＰＵ、ＭＰＵ、ＤＳＰ、ＡＳＩＣ、ＰＬＤのうちの２種以上の要素の組み合わせであってもよい。
ＲＡＭ６０２は、コンピュータ６００の主記憶装置として使用される。ＲＡＭ６０２には、プロセッサ６０１に実行させるＯＳ（Operating System）のプログラムやアプリケーションプログラムの少なくとも一部が一時的に格納される。また、ＲＡＭ６０２には、プロセッサ６０１による処理に必要な各種データが格納される。
バス６０９に接続されている周辺機器としては、ＨＤＤ（Hard Disk Drive）６０３、グラフィック処理装置６０４、入力インタフェース６０５、光学ドライブ装置６０６、機器接続インタフェース６０７、及びネットワークインタフェース６０８がある。
ＨＤＤ６０３は、内蔵したディスクに対して、磁気的にデータの書き込み及び読み出しを行う。ＨＤＤ６０３は、コンピュータ６００の補助記憶装置として使用される。ＨＤＤ６０３には、ＯＳのプログラム、アプリケーションプログラム、及び各種データが格納される。尚、補助記憶装置としては、フラッシュメモリ等の半導体記憶装置を使用することもできる。
グラフィック処理装置６０４には、モニタ６１１が接続されている。グラフィック処理装置６０４は、プロセッサ６０１からの命令に従って、画像をモニタ６１１の画面に表示させる。モニタ６１１としては、ＣＲＴ（Cathode Ray Tube）を用いた表示装置や液晶表示装置等がある。
入力インタフェース６０５には、キーボード６１２とマウス６１３とが接続されている。入力インタフェース６０５は、キーボード６１２やマウス６１３から送られてくる信号をプロセッサ６０１に送信する。尚、マウス６１３は、ポインティングデバイスの一例であり、他のポインティングデバイスを使用することもできる。他のポインティングデバイスとしては、タッチパネル、タブレット、タッチパッド、トラックボール等がある。
光学ドライブ装置６０６は、レーザ光等を利用して、光ディスク６１４に記録されたデータの読み取りを行う。光ディスク６１４は、光の反射によって読み取り可能なようにデータが記録された可搬型の記録媒体である。光ディスク６１４には、ＤＶＤ（Digital Versatile Disc）、ＤＶＤ−ＲＡＭ、ＣＤ−ＲＯＭ（Compact Disc Read Only Memory）、ＣＤ−Ｒ（Recordable）／ＲＷ（ReWritable）等がある。
機器接続インタフェース６０７は、コンピュータ６００に周辺機器を接続するための通信インタフェースである。例えば、機器接続インタフェース６０７には、メモリ装置６１５やメモリリーダライタ６１６を接続することができる。メモリ装置６１５は、機器接続インタフェース６０７との通信機能を搭載した記録媒体である。メモリリーダライタ６１６は、メモリカード６１７へのデータの書き込み、又はメモリカード６１７からのデータの読み出しを行う装置である。メモリカード６１７は、カード型の記録媒体である。
ネットワークインタフェース６０８は、ネットワーク６１０に接続されている。ネットワークインタフェース６０８は、ネットワーク６１０を介して、他のコンピュータ又は通信機器との間でデータの送受信を行う。
以上のようなハードウェア構成によって、制御装置２２０の処理機能を実現することができる。
コンピュータ６００は、例えば、コンピュータ読み取り可能な記録媒体に記録されたプログラムを実行することにより、制御装置２２０の処理機能を実現する。コンピュータ６００に実行させる処理内容を記述したプログラムは、様々な記録媒体に記録しておくことができる。例えば、コンピュータ６００に実行させるプログラムをＨＤＤ６０３に格納しておくことができる。プロセッサ６０１は、ＨＤＤ６０３内のプログラムの少なくとも一部をＲＡＭ６０２にロードし、プログラムを実行する。また、コンピュータ６００に実行させるプログラムを、光ディスク６１４、メモリ装置６１５、メモリカード６１７等の可搬型記録媒体に記録しておくこともできる。可搬型記録媒体に格納されたプログラムは、例えば、プロセッサ６０１からの制御により、ＨＤＤ６０３にインストールされた後、実行可能となる。また、プロセッサ６０１が、可搬型記録媒体から直接プログラムを読み出して実行することもできる。
図１２は、半導体装置２に接続される制御装置２２０が実行する制御処理を示すフローチャートである。図１３は、データベース２２５Ｂに格納される、バイアス電圧Ｖｂｉａｓに対する寄生容量Ｃｄｅｐｌの容量値を表すデータを示す図である。
制御装置２２０は、制御処理を開始する指令が入力されるとスタートする（スタート）。
制御装置２２０は、電源インピーダンスの上限値Ｚｔを算出し、回避帯域を設定する（ステップＳ２１）。ステップＳ２１の処理は、実施の形態１のステップＳ１の処理と同様である。
制御装置２２０は、電源インピーダンスの周波数特性をデータベース２２５Ａから読み出す（ステップＳ２２）。
データベース２２５Ａには、予め、半導体装置２の仕様に基づいて作成した解析用のモデルを用いて作成した、電源インピーダンスの周波数特性を表すデータが格納されている。電源インピーダンスの周波数特性を表すデータは、図４に示す電源インピーダンスの周波数特性のように、周波数に対する電源インピーダンスの値を表すデータである。なお、データベース２２５Ａに格納される電源インピーダンスの周波数特性を表すデータには、反共振周波数ｆｒを表すデータが含まれる。
次に、制御装置２２０は、回避帯域内で電源インピーダンスの値が上限値Ｚｔ以下であるかどうか判定する（ステップＳ２３）。上限値Ｚｔの値は、ステップＳ２１で計算した値を用いればよい。
制御装置２２０は、回避帯域内で上限値Ｚｔ以下である（Ｓ２３：ＹＥＳ）と判定すると、電源インピーダンスの設定を完了する（ステップＳ２４）。回避帯域内で電源インピーダンスの値が上限値Ｚｔ以下であるため、半導体装置２は、良好な品質の電源供給を行えるからである。
この場合、ケーブル１１７で半導体装置２と制御装置２２０を接続し、最終的に求めた電圧値を貫通ビア１４に設定する。
一方、制御装置２２０は、回避帯域内で電源インピーダンスの値が上限値Ｚｔより高い（Ｓ２３：ＮＯ）と判定すると、反共振周波数ｆｒは回避帯域外であるかどうかを判定する（ステップＳ２５）。
ステップＳ２５の処理は、ステップＳ２２で電源インピーダンスの周波数特性を求めることによって判明する反共振周波数ｆｒの値が、回避帯域の下限ｆ１以上で、上限ｆ１以下であるかどうかを判定する処理である。
制御装置２２０は、反共振周波数ｆｒは回避帯域外である（Ｓ２５：ＹＥＳ）と判定すると、フローをステップＳ２４に進行し、電源インピーダンスの設定を完了する。回避帯域内で電源インピーダンスの値が上限値Ｚｔより高くても、回避帯域内で反共振が生じていなければ、貫通ビア１４の容量を調整する必要はないと判定することとしたものである。
制御装置２２０は、反共振周波数ｆｒは回避帯域外ではない（Ｓ２５：ＮＯ）と判定すると、反共振周波数ｆｒは、回避帯域の下限ｆ１と上限ｆ２のどちらに近いか判定する（ステップＳ２６）。
ステップＳ２６の処理は、ステップＳ２２で電源インピーダンスの周波数特性を求めることによって判明する反共振周波数ｆｒの値と回避帯域の下限ｆ１との差と、反共振周波数ｆｒと上限ｆ１との差とのどちらが小さいかを判定する処理である。
制御装置２２０は、反共振周波数ｆｒは、回避帯域の下限ｆ１に近いと判定すると、反共振周波数ｆｒを低くするために、直流電圧Ｖｂｉａｓを１ステップ下げる（ステップＳ２７）。
ここで、直流電圧Ｖｂｉａｓの１ステップは、例えば、回避帯域の下限ｆ１と上限ｆ２との間を１０分割し、回避帯域の１／１０の周波数分だけ電源インピーダンスの特性を周波数方向にシフトさせるために貫通ビア１４の容量を変化させるための電圧値に設定しておけばよい。
ステップＳ２７の処理を実行することにより、ステップＳ２２で測定した電源インピーダンスの周波数特性が、回避帯域の１／１０の周波数分だけ低周波数側にシフトすることになる。
また、ステップＳ２７では、データベース２２５Ｂに格納される、バイアス電圧Ｖｂｉａｓに対する寄生容量Ｃｄｅｐｌの容量値を表すデータと式（１）を用いて、合成容量Ｃを計算し、電源インピーダンスの周波数特性を周波数方向にシフトさせる。
また、制御装置２２０は、反共振周波数ｆｒは、回避帯域の下限ｆ１に近いと判定すると、反共振周波数ｆｒを高くするために、直流電圧Ｖｂｉａｓを１ステップ上げる（ステップＳ２８）。
直流電圧Ｖｂｉａｓの１ステップは、ステップＳ２７における電圧値と同一である。ステップＳ２８の処理を実行することにより、ステップＳ２２で測定した電源インピーダンスの周波数特性が、回避帯域の１／１０の周波数分だけ高周波数側にシフトすることになる。
また、ステップＳ２８では、データベース２２５Ｂに格納される、バイアス電圧Ｖｂｉａｓに対する寄生容量Ｃｄｅｐｌの容量値を表すデータと式（１）を用いて、合成容量Ｃを計算し、電源インピーダンスの周波数特性を周波数方向にシフトさせる。
制御装置２２０は、ステップＳ２７又はＳ２８の処理が終了すると、フローをステップＳ２３に進める。そして、ステップＳ２３で再び回避帯域内で電源インピーダンスの値が上限値Ｚｔ以下であるかどうか判定し、最終的にステップＳ２４に辿り着くまで処理が続行される。
ステップＳ２４の処理が終了すると、回避帯域内で電源インピーダンスの値が上限値Ｚｔ以下であるか、又は、回避帯域内で電源インピーダンスの値が上限値Ｚｔを超えていても、回避帯域内に反共振が生じていない状態になっている。
このため、半導体装置２は、良好な品質の電源供給を行うことができる。
以上、実施の形態１によれば、反共振が生じると動作不良等に繋がり得るノイズの周波数を含む回避帯域内で電源インピーダンスの値が上限値Ｚｔ以下であるか、又は、回避帯域内で電源インピーダンスの値が上限値Ｚｔを超えていても、回避帯域内に反共振が生じていない状態に貫通ビア１４の容量を設定する。
このように貫通ビア１４の容量を設定することにより、良好な品質の電源供給を行うことができる半導体装置２を提供することができる。
また、実施の形態１の半導体装置２は、バイパスコンデンサを用いなくても、貫通ビア１４に印加する直流電圧を調整することにより、貫通ビア１２及び１３の電源インピーダンスを調整することができる。
従って、半導体装置２に高密度実装が行われる場合に特に有効である。
また、半導体装置２に含まれる電子回路あるいは演算処理装置等、又は、半導体装置２に接続されるＬＳＩチップ等の製造上のばらつきに対応して電源インピーダンスを設定できるので、一層細やかな設定を実現することができる。
以上、本発明の例示的な実施の形態の半導体装置、及び、半導体装置の電圧設定方法について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
以上の実施の形態に関し、さらに以下の付記を開示する。
（付記１）
基板と、
前記基板を貫通し、電源又は基準電位点に接続される第１貫通電極と、
前記基板を貫通する第２貫通電極と、
前記基板と前記第２貫通電極との間に接続され、前記基板と前記第２貫通電極との間に直流電圧を出力する電源部と、
前記電源部が出力する直流電圧を制御する電圧制御部と
を含み、
前記電圧制御部は、前記第１貫通電極の電源インピーダンスが、前記第１貫通電極に生じるノイズの周波数を含む所定の周波数範囲内において所定値以下になるように、前記電源部が出力する直流電圧の値を制御する、半導体装置。
（付記２）
前記第１貫通電極に接続され、前記電源インピーダンスを測定する測定部をさらに含み、
前記電圧制御部は、前記測定部によって測定される前記電源インピーダンスが、前記所定の周波数範囲内において所定値以下になるように、前記電源部が出力する直流電圧の値を制御する、付記１記載の半導体装置。
（付記３）
前記電圧制御部は、
前記第１貫通電極の電源インピーダンスが前記所定値よりも大きい周波数領域がある場合は、前記所定の周波数範囲内に前記電源インピーダンスの反共振が生じる反共振周波数が含まれるかどうかを判定し、
前記所定の周波数範囲内に前記反共振周波数が含まれる場合には、前記反共振周波数が前記所定の周波数範囲外になるように、前記電源部が出力する直流電圧の値を変化させる、付記１又は２記載の半導体装置。
（付記４）
前記電圧制御部は、
前記所定の周波数範囲内に前記反共振周波数が含まれる場合に、前記反共振周波数が前記所定の周波数範囲の下限の第１周波数よりも、前記所定の周波数範囲の上限の第２周波数に近い場合は、前記電源部に前記直流電圧の値を増大させ、
前記所定の周波数範囲内に前記反共振周波数が含まれる場合に、前記反共振周波数が前記第２周波数よりも前記第１周波数に近い場合は、前記電源部に前記直流電圧の値を低下させる、付記３記載の半導体装置。
（付記５）
前記基板を貫通し、前記第１貫通電極及び前記第２貫通電極の側面に配設される絶縁層をさらに含む、付記１乃至４のいずれか一項記載の半導体装置。
（付記６）
基板と、
前記基板を貫通し、電源又は基準電位点に接続される第１貫通電極と、
前記基板を貫通する第２貫通電極と、
前記基板と前記第２貫通電極との間に接続され、前記基板と前記第２貫通電極との間に直流電圧を出力する電源部と
を含み、
前記第１貫通電極の電源インピーダンスが、前記第１貫通電極に生じるノイズの周波数を含む所定の周波数範囲内において所定値以下になるように、前記直流電圧の値が設定される、半導体装置。
（付記７）
前記基板と前記第２貫通電極との間に印加する直流電圧を調整して前記絶縁層に生じる空乏層の厚さを調節することにより、前記第１貫通電極の電源インピーダンスを、前記第１貫通電極に生じるノイズの周波数を含む所定の周波数範囲内において所定値以下にする、付記１乃至６のいずれか一項記載の半導体装置。
（付記８）
前記第１貫通電極及び前記第２貫通電極は、ＴＳＶである、付記１乃至７のいずれか一項記載の半導体装置。
（付記９）
基板と、
前記基板を貫通し、電源又は基準電位点に接続される第１貫通電極と、
前記基板を貫通する第２貫通電極と、
前記基板と前記第２貫通電極との間に接続され、前記基板と前記第２貫通電極との間に直流電圧を出力する電源部と
を含む半導体装置の前記電源部が出力する前記直流電圧をコンピュータが設定する、半導体装置の電圧設定方法であって、
前記第１貫通電極の電源インピーダンスが、前記第１貫通電極に生じるノイズの周波数を含む所定の周波数範囲内において所定値以下になるように、前記直流電圧の値を設定する、半導体装置の電圧設定方法。
以上の実施の形態に関し、さらに以下の付記を開示する。
（付記１）
基板と、
前記基板を貫通し、電源又は基準電位点に接続される第１貫通電極と、
前記基板を貫通する第２貫通電極と、
前記基板と前記第２貫通電極との間に接続され、前記基板と前記第２貫通電極との間に直流電圧を出力する電源部と、
前記電源部が出力する直流電圧を制御する電圧制御部と
を含み、
前記電圧制御部は、前記第１貫通電極の電源インピーダンスが、前記第１貫通電極に生じるノイズの周波数を含む所定の周波数範囲内において所定値以下になるように、前記電源部が出力する直流電圧の値を制御する、半導体装置。
（付記２）
前記第１貫通電極に接続され、前記電源インピーダンスを測定する測定部をさらに含み、
前記電圧制御部は、前記測定部によって測定される前記電源インピーダンスが、前記所定の周波数範囲内において所定値以下になるように、前記電源部が出力する直流電圧の値を制御する、付記１記載の半導体装置。
（付記３）
前記電圧制御部は、
前記第１貫通電極の電源インピーダンスが前記所定値よりも大きい周波数領域がある場合は、前記所定の周波数範囲内に前記電源インピーダンスの反共振が生じる反共振周波数が含まれるかどうかを判定し、
前記所定の周波数範囲内に前記反共振周波数が含まれる場合には、前記反共振周波数が前記所定の周波数範囲外になるように、前記電源部が出力する直流電圧の値を変化させる、付記１又は２記載の半導体装置。
（付記４）
前記電圧制御部は、
前記所定の周波数範囲内に前記反共振周波数が含まれる場合に、前記反共振周波数が前記所定の周波数範囲の下限の第１周波数よりも、前記所定の周波数範囲の上限の第２周波数に近い場合は、前記電源部に前記直流電圧の値を増大させ、
前記所定の周波数範囲内に前記反共振周波数が含まれる場合に、前記反共振周波数が前記第２周波数よりも前記第１周波数に近い場合は、前記電源部に前記直流電圧の値を低下させる、付記３記載の半導体装置。
（付記５）
前記基板を貫通し、前記第１貫通電極及び前記第２貫通電極の側面に配設される絶縁層をさらに含む、付記１乃至４のいずれか一項記載の半導体装置。
（付記６）
基板と、
前記基板を貫通し、電源又は基準電位点に接続される第１貫通電極と、
前記基板を貫通する第２貫通電極と、
前記基板と前記第２貫通電極との間に接続され、前記基板と前記第２貫通電極との間に直流電圧を出力する電源部と
を含み、
前記第１貫通電極の電源インピーダンスが、前記第１貫通電極に生じるノイズの周波数を含む所定の周波数範囲内において所定値以下になるように、前記直流電圧の値が設定される、半導体装置。
（付記７）
前記基板と前記第２貫通電極との間に印加する直流電圧を調整して前記絶縁層に生じる空乏層の厚さを調節することにより、前記第１貫通電極の電源インピーダンスを、前記第１貫通電極に生じるノイズの周波数を含む所定の周波数範囲内において所定値以下にする、付記１乃至６のいずれか一項記載の半導体装置。
（付記８）
前記第１貫通電極及び前記第２貫通電極は、ＴＳＶである、付記１乃至７のいずれか一項記載の半導体装置。
（付記９）
基板と、
前記基板を貫通し、電源又は基準電位点に接続される第１貫通電極と、
前記基板を貫通する第２貫通電極と、
前記基板と前記第２貫通電極との間に接続され、前記基板と前記第２貫通電極との間に直流電圧を出力する電源部と
を含む半導体装置の前記電源部が出力する前記直流電圧をコンピュータが設定する、半導体装置の電圧設定方法であって、
前記第１貫通電極の電源インピーダンスが、前記第１貫通電極に生じるノイズの周波数を含む所定の周波数範囲内において所定値以下になるように、前記直流電圧の値を設定する、半導体装置の電圧設定方法。
１ 半導体装置
１０ 基板
１０−１、１０−２、１０−３、１０−４ 基板部
１１ 絶縁層
１２、１３、１４ 貫通ビア
１５Ａ、１５Ｂ、１６Ａ、１６Ｂ 配線
２０ 制御部
２１ 計測部
２２ 可変電源部
２３ 判定部
２４ 電圧制御部
２５ メモリ
１Ａ 半導体装置
２０Ａ 調整部
２０Ｇ 制御装置
２３Ｇ 判定部
２４Ｇ 電圧制御部
２５Ｇ メモリ
１Ｂ 半導体装置
１０−２Ａ、１０−２Ｂ 基板部
１４Ａ、１４Ｂ 貫通ビア
２ 半導体装置
２２０ 制御装置
２２０Ａ 制御部
２２１ 読み出し部
２２２ 可変電源部
２２３ 判定部
２２４ 電圧制御部
２２５ メモリ
１０ 基板
１０−１、１０−２、１０−３、１０−４ 基板部
１１ 絶縁層
１２、１３、１４ 貫通ビア
１５Ａ、１５Ｂ、１６Ａ、１６Ｂ 配線
２０ 制御部
２１ 計測部
２２ 可変電源部
２３ 判定部
２４ 電圧制御部
２５ メモリ
１Ａ 半導体装置
２０Ａ 調整部
２０Ｇ 制御装置
２３Ｇ 判定部
２４Ｇ 電圧制御部
２５Ｇ メモリ
１Ｂ 半導体装置
１０−２Ａ、１０−２Ｂ 基板部
１４Ａ、１４Ｂ 貫通ビア
２ 半導体装置
２２０ 制御装置
２２０Ａ 制御部
２２１ 読み出し部
２２２ 可変電源部
２２３ 判定部
２２４ 電圧制御部
２２５ メモリ
Claims (7)
- 基板と、
前記基板を貫通し、電源又は基準電位点に接続される第１貫通電極と、
前記基板を貫通する第２貫通電極と、
前記基板と前記第２貫通電極との間に接続され、前記基板と前記第２貫通電極との間に直流電圧を出力する電源部と、
前記電源部が出力する直流電圧を制御する電圧制御部と
を含み、
前記電圧制御部は、前記第１貫通電極の電源インピーダンスが、前記第１貫通電極に生じるノイズの周波数を含む所定の周波数範囲内において所定値以下になるように、前記電源部が出力する直流電圧の値を制御する、半導体装置。 - 前記第１貫通電極に接続され、前記電源インピーダンスを測定する測定部をさらに含み、
前記電圧制御部は、前記測定部によって測定される前記電源インピーダンスが、前記所定の周波数範囲内において所定値以下になるように、前記電源部が出力する直流電圧の値を制御する、請求項１記載の半導体装置。 - 前記電圧制御部は、
前記第１貫通電極の電源インピーダンスが前記所定値よりも大きい周波数領域がある場合は、前記所定の周波数範囲内に前記電源インピーダンスの反共振が生じる反共振周波数が含まれるかどうかを判定し、
前記所定の周波数範囲内に前記反共振周波数が含まれる場合には、前記反共振周波数が前記所定の周波数範囲外になるように、前記電源部が出力する直流電圧の値を変化させる、請求項１又は２記載の半導体装置。 - 前記電圧制御部は、
前記所定の周波数範囲内に前記反共振周波数が含まれる場合に、前記反共振周波数が前記所定の周波数範囲の下限の第１周波数よりも、前記所定の周波数範囲の上限の第２周波数に近い場合は、前記電源部に前記直流電圧の値を増大させ、
前記所定の周波数範囲内に前記反共振周波数が含まれる場合に、前記反共振周波数が前記第２周波数よりも前記第１周波数に近い場合は、前記電源部に前記直流電圧の値を低下させる、請求項３記載の半導体装置。 - 前記基板を貫通し、前記第１貫通電極及び前記第２貫通電極の側面に配設される絶縁層をさらに含む、請求項１乃至４のいずれか一項記載の半導体装置。
- 基板と、
前記基板を貫通し、電源又は基準電位点に接続される第１貫通電極と、
前記基板を貫通する第２貫通電極と、
前記基板と前記第２貫通電極との間に接続され、前記基板と前記第２貫通電極との間に直流電圧を出力する電源部と
を含み、
前記第１貫通電極の電源インピーダンスが、前記第１貫通電極に生じるノイズの周波数を含む所定の周波数範囲内において所定値以下になるように、前記直流電圧の値が設定される、半導体装置。 - 基板と、
前記基板を貫通し、電源又は基準電位点に接続される第１貫通電極と、
前記基板を貫通する第２貫通電極と、
前記基板と前記第２貫通電極との間に接続され、前記基板と前記第２貫通電極との間に直流電圧を出力する電源部と
を含む半導体装置の前記電源部が出力する前記直流電圧をコンピュータが設定する、半導体装置の電圧設定方法であって、
前記第１貫通電極の電源インピーダンスが、前記第１貫通電極に生じるノイズの周波数を含む所定の周波数範囲内において所定値以下になるように、前記直流電圧の値を設定する、半導体装置の電圧設定方法。
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