JP5938918B2 - 配線基板を有する半導体装置 - Google Patents

Description

本発明は、同軸状の貫通電極を形成し、電極間に誘電体を挟むことでキャパシタ構造部を構成した半導体装置に関するものである。

従来、配線基板を使った小型実装技術において、高集積化に伴い端子間の狭ピッチ化が行われているが、スルーホール間の輻射ノイズの影響が顕在化している。このため、配線基板の一面側に誘電体を挟んで上部電極および下部電極を配置したキャパシタ構造部を備えることでノイズ除去する構造や、スルーホールの中心に備えた中心導体の周囲に誘電体膜を介してシールド用の外側導体を備える構造が提案されている。

このような構造として、例えば特許文献１に示される半導体装置がある。この半導体装置では、半導体基板を貫通する一つの貫通孔内に、独立した第１の貫通電極とその周囲を囲むように配置された第２の貫通電極との間に第１の絶縁膜を配置すると共に第２の貫通電極の周囲に第２の絶縁膜を配置することでキャパシタ構造部の多重貫通プラグを構成している。そして、多重貫通プラグ中に備えられる第１の絶縁膜を比誘電率の高い材料により構成することで、デカップリングキャパシタを構成している。このため、半導体装置の回路形成面を接続することにより、回路の直上にキャパシタを近距離で実装することが可能となる。

特開２００６−１９４５５号公報

しかしながら、多重貫通プラグ内のキャパシタへの接続は、基板表面においてバンプあるいは配線を介して行われ、電源やＧＮＤのインピーダンスがバンプの位置や配線長により異なってしまう。具体的には、多重貫通プラグとの接続部の位置によっては、配線長が長くなるなどによって寄生インダクタンス成分が大きくなり、デカップリングキャパシタとしての効果が十分に得られず、半導体装置の特性が悪化する可能性がある。特に、高周波などで用いられるようなＬ成分の影響を受け易いＬＳＩ（大規模集積回路）の電源に接続されるような場合には、上手く配線設計を行わないと、デカップリングキャパシタの性能を十分に発揮できない。

本発明は上記点に鑑みて、電源やＧＮＤのような２つの配線間に配置されるキャパシタ構造部のデカップリングキャパシタとしての機能の低下を抑制し、半導体装置の特性悪化を抑制することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、基板（１）に形成したスルーホール（３）内に中心導体（２ｃ）を中心として誘電体（２ｂ）と外側導体（２ａ）とが同軸状に配置されたキャパシタ構造部（２）を複数構成し、基板（１）の表裏面のうち少なくとも表面側に、複数のキャパシタ構造部（２）における外側導体（２ａ）同士を電気的に接続する第１配線パターン（４）を形成すると共に複数のキャパシタ構造部（２）における中心導体（２ｃ）同士を電気的に接続する第２配線パターン（６）を形成する。そして、第１配線パターン（４）および第２配線パターン（６）が、基板（１）の法線方向から見て、絶縁膜（５）を介して部分的に重なり合って配置され、該重なり合っている部分にキャパシタ構造部（２）が所定間隔毎に複数個配置されるようにすることを特徴としている。また、部分的重なり合い面積が２０％以上であると好ましい。

このように、第１配線パターン（４）と第２配線パターン（６）とが部分的に重なり合うように配置し、この重なり合った部分にキャパシタ構造部（２）が所定間隔毎に複数個配置されるようにしている。これにより、寄生インダクタンス成分を小さくすることが可能となる。このため、キャパシタ構造部（２）のデカップリングキャパシタとしての機能の低下を抑制することが可能となり、半導体装置の特性悪化を抑制することが可能になる。

また、伝送線路としての効果の主力は重なり合い部である。その電磁界のエネルギーの広がりを考えると、電源・グランド線間距離の２乗でカップリングが反比例する。重なり合いからずれる部分のフリンジ効果による相互カップリングはこの原理で暫減するが、その部分を加えた総合のカップリングは２０％であっても、電源・グランド配線の幅が８０％（１００−２０％）相当分広いことから実効上のカップリング度は５０％以上となる。このため、部分的重なり合い面積が２０％以上であると、少なくとも５０％以上は伝送線路として機能を発揮すると解釈できる。

また、請求項１に記載の発明では、第１配線パターン（４）および第２配線パターン（６）は、基板（１）の表裏面の両方に形成されており、基板（１）の表裏面の両方において、第１配線パターン（４）が複数のキャパシタ構造部（２）における外側導体（２ａ）同士を電気的に接続しており、第２配線パターン（６）が複数のキャパシタ構造部（２）における中心導体（２ｃ）同士を電気的に接続していることを特徴としている。

このように、第１、第２配線パターン（４、６）を基板（１）の表裏面の両方に配置している。これにより、配線抵抗を小さくすることが可能となる。

請求項２に記載の発明では、絶縁膜（５）にはコンタクトホール（５ｃ）が形成されており、該コンタクトホール（５ｃ）を介して第１配線パターン（４）と第２配線パターン（６）とが電気的に接続されることで、外側導体（２ａ）と中心導体（２ｃ）とが同電位とされ、キャパシタ構造部（２）によって貫通電極が構成されていることを特徴としている。

このように、第１配線パターン（４）と第２配線パターン（６）とを電気的に接続することで、外側導体（２ａ）と中心導体（２ｃ）とが同電位となるようにでき、キャパシタ構造部（２）が単なる貫通電極となるようにできる。したがって、キャパシタ構造部（２）をキャパシタとして機能させたときに遅延発生の要因になるような信号線などにおいて、キャパシタとして機能させないようにすることができる。

第１配線パターン（４）を信号配線とし、第２配線パターン（６）をグランド配線とする電気的な接続構成とすることで、外側導体（２ａ）と中心導体（２ｃ）とが信号線の電源に対する特性インピーダンス整合条件となるようにでき、キャパシタ構造部（２）がインピーダンス整合貫通電極となるようにできる。したがって、キャパシタ構造部（２）をキャパシタとして機能させたときに遅延発生の要因になるような信号線などにおいて、キャパシタとして機能させないようにすることができる。

請求項３に記載の発明では、誘電体（２ｂ）は、スルーホール（３）の外側まで張り出して第１配線パターン（４）の表面まで形成されていることを特徴としている。

このように、誘電体（２ｂ）をスルーホール（３）の外側まで張り出して第１配線パターン（４）の表面まで形成されるようにすることで、誘電体（２ｂ）を超えて外側導体（２ａ）と中心導体（２ｃ）とがショートしてしまうことをより確実に防止できる。

請求項４に記載の発明では、第１配線パターン（４）を信号配線、第２配線パターン（６）をグランド配線とする電気的な接続構成とすることを特徴としている。このような接続構成とすることで、外側導体（２ａ）と中心導体（２ｃ）とが信号線の電源に対する特性インピーダンス整合条件となるようにでき、キャパシタ構造部（２）がインピーダンス整合貫通電極となるようにできる。したがって、キャパシタ構造部（２）をキャパシタとして機能させたときに遅延発生の要因になるような信号線などにおいて、キャパシタとして機能させないようにすることができる。

請求項５に記載の発明では、基板（１）が半導体を使った配線基板あるいは活性素子又は受動素子の入った半導体基板であることを特徴としている。このように、配線基板に限らず、活性素子又は受動素子の入った半導体基板に対しても本発明を適用することができる。

上記のような半導体装置における配線基板は、例えば請求項６に記載した製造方法によって製造可能である。この場合において、請求項７に記載したように、誘電膜（１４）をパターニングして誘電体（２ｂ）を構成するときに、誘電体（２ｂ）をスルーホール（３）の外側まで張り出させ第１配線パターン（４）の表面まで残すようにすることで、誘電体（２ｂ）を超えて外側導体（２ａ）と中心導体（２ｃ）とがショートしてしまうことをより確実に防止できる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。

本発明の第１実施形態にかかる半導体装置に備えられるキャパシタ構造部を有する配線基板の断面図である。 図１に示す配線基板のレイアウト図である。 各パッド１０ａを結ぶ配線経路中に単独のキャパシタ構造部２を備えた場合と本実施形態のように複数個を所定間隔毎に配置した場合の断面図や上面レイアウト図および回路図である。 図１に示す配線基板の製造工程を示した断面図である。 図４に続く配線基板の製造工程を示した断面図である。 図５に続く配線基板の製造工程を示した断面図である。 本発明の第２実施形態にかかる配線基板を備えた半導体装置の断面図である。 （ａ）は、キャパシタ構造部２を貫通電極として用いる部分の断面図、（ｂ）は、（ａ）の上面レイアウト図である。 他の実施形態で説明する配線レイアウト図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態にかかる半導体装置に備えられるキャパシタ構造部を有する配線基板の断面図である。また、図２は、図１に示す配線基板のレイアウト図である。図１は、図２中のＡ−Ａ’線に沿ったライン上で配線基板を切断したときの断面図に相当している。以下、これらの図を参照して、本実施形態にかかる半導体装置に備えられる配線基板について説明する。

図１および図２に示すように、シリコン基板１に対してキャパシタ構造部２が形成されている。キャパシタ構造部２は、シリコン基板１の表面（上面）から裏面（下面）まで貫通するスルーホール３内に形成されている。具体的には、シリコン基板１の表面や裏面およびスルーホール３の内壁面を覆うように一層目絶縁膜１ａが形成されており、キャパシタ構造部２は、スルーホール３の内壁面に形成された一層目絶縁膜１ａの内側部分に配置され、外側導体２ａと誘電体２ｂおよび中心導体２ｃを有した構成とされている。外側導体２ａは、スルーホール３の内壁面に形成された一層目絶縁膜１ａの表面に形成されており、その内側に誘電体２ｂを介して中心導体２ｃが形成されている。

本実施形態のキャパシタ構造部２は、シリコン基板１を貫通するように形成したスルーホール３内をすべて埋め尽くすように形成されており、シリコン基板１の表面側と裏面側それぞれから外側導体２ａと誘電体２ｂおよび中心導体２ｃが露出した構造となっている。つまり、外側導体２ａや誘電体２ｂおよび中心導体２ｃは、シリコン基板１の表面から裏面にかけてシリコン基板１の厚みと同じもしくはそれ以上の長さで形成されている。そして、中心導体２ｃを中心として、その周囲に誘電体２ｂと外側導体２ａが順に配置されることによって、中心導体２ｃと誘電体２ｂおよび外側導体２ａが同心円状に配置された構造とされている。

このようなキャパシタ構造部２は、シリコン基板１に対して複数個備えられ、各キャパシタ構造部２が互いに接続された構造とされる。本実施形態の場合、例えば図２に示すように複数個のキャパシタ構造部２が所定間隔毎に離間して配置されており、キャパシタ構造部２が複数列に並べて形成されていると共に各列間の間隔も所定間隔とされている。このため、複数個のキャパシタ構造部２がマトリクス状に配置されたレイアウトとされている。そして、各キャパシタ構造部２の中心導体２ｃが互いに接続されると共に、各キャパシタ構造部２の外側導体２ａが互いに接続されることで、各キャパシタ構造部２が互いに接続された構造とされている。

具体的には、シリコン基板１の表面および裏面に形成された一層目絶縁膜１ａの表面に、所望パターンにレイアウトされた第１配線パターン４を形成してある。第１配線パターン４のうち、シリコン基板１の表面側に配置された部分は外側導体２ａのうちのシリコン基板１の表面側の端部と電気的に接続されており、シリコン基板１の裏面側に配置された部分は外側導体２ａのうちのシリコン基板１の裏面側の端部に接続されている。このため、シリコン基板１の表裏両側に配置された第１配線パターン４が外側導体２ａを通じて電気的に接続され、これら第１配線パターン４および外側導体２ａが同電位となる構造になっている。本実施形態では、第１配線パターン４はＧＮＤラインを構成するものとされる。すなわち、第１配線パターン４および外側導体２ａによってＧＮＤラインを構成し、これらがＧＮＤ電位とされる。

なお、誘電体２ｂは、少なくとも外側導体２ａと中心導体２ｃとが対向配置されている部分、つまりスルーホール３内にのみ形成されていれば良いが、本実施形態では、スルーホール３の外側まで張り出し、第１配線パターン４の表面まで形成されるようにしてある。このように、スルーホール３の外側まで張り出すように誘電体２ｂを備えることにより、外側導体２ａと中心導体２ｃとがショートすることをより確実に防止できる。

また、第１配線パターン４および一層目絶縁膜１ａの表面を含むシリコン基板１の表面および裏面には二層目絶縁膜５が形成されている。二層目絶縁膜５には、第１配線パターン４に繋がるコンタクトホール５ａとキャパシタ構造部２における中心導体２ｃに繋がるコンタクトホール５ｂとが形成されている。また、シリコン基板１の表裏両側において、二層目絶縁膜５の表面には第２配線パターン６および引出配線部７が形成されている。第２配線パターン６は、シリコン基板１の法線方向から見て、二層目絶縁膜５を介して部分的に第１配線パターン６と重なりあって配置されており、この第１、第２配線パターン５、６が重なり合った部分に複数個のキャパシタ構造部２が備えられるようにしてある。これらの部分的重なり合い面積については任意であるが、全面積の２０％以上であると好ましい。すなわち、伝送線路としての効果の主力は重なり合い部である。その電磁界のエネルギーの広がりを考えると、電源・グランド線間距離の２乗でカップリングが反比例する。重なり合いからずれる部分のフリンジ効果による相互カップリングはこの原理で暫減するが、その部分を加えた総合のカップリングは２０％であっても、電源・グランド配線の幅が８０％（１００−２０％）相当分広いことから実効上のカップリング度は５０％以上となる。このため、部分的重なり合い面積が２０％以上であると、少なくとも５０％以上は伝送線路として機能を発揮すると解釈できる。

第２配線パターン６と引出配線部７とは同じ金属層によって構成されているが、パターニングにより分離されており、引出配線部７がコンタクトホール５ａを介して第１配線パターン４に電気的に接続され、第２配線パターン６がコンタクトホール５ｂを介して中心導体２ｃに電気的に接続されている。

このため、シリコン基板１の表裏両側に配置された第２配線パターン６が中心導体２ｃを通じて電気的に接続され、これら第２配線パターン６および中心導体２ｃが同電位となる構造になっている。本実施形態では、第２配線パターン６は電源ラインを構成するものとされる。すなわち、第２配線パターン６および中心導体２ｃにて電源ラインを構成し、これらが電源電位とされる。

なお、ここでは第１配線パターン４および外側導体２ａをＧＮＤライン、第２配線パターン６および中心導体２ｃを電源ラインとして用いる場合を例に挙げて説明するが、これらが逆であっても良い。また、電源ラインとＧＮＤラインとしてではなく、信号線とＧＮＤラインとしても良い。

また、シリコン基板１の表裏両側において、第２配線パターン６および引出配線部７を含む二層目絶縁膜５の表面には、さらに絶縁膜にて構成された保護膜８が形成されている。保護膜８には、引出配線部７の一部を露出させるパッド開口部８ａと第２配線パターン６の一部を露出させるパッド開口部８ｂとが形成されており、引出配線部７のうちパッド開口部８ａから露出された部分によりパッド７ａが構成されると共に、第１配線パターニング４のうちパッド開口部８ｂから露出されられた部分によりパッド６ａが構成されている。そして、シリコン基板１の表裏両側において、パッド７ａに対してバンプ１０ａが接続され、パッド６ａに対してバンプ１０ｂが接続されている。

したがって、シリコン基板１の表裏両側に配置された各バンプ１０ａが引出配線部７や第１配線パターン４を配線経路として互いに電気的に接続された状態となっている。また、シリコン基板１の表裏両側に配置された各バンプ１０ｂについても、第２配線パターン６や中心導体２ｃを配線経路として互いに電気的に接続された状態となっている。

具体的には、図２に示すように、マトリクス状に配置されたキャパシタ構造部２の群れを挟んだ一方において、シリコン基板１の表面側の第１配線パターン４の一部および第２配線パターン６の一部が互いにずらして引き出されている。また、マトリクス状に配置されたキャパシタ構造部２の群れを挟んだ他方において、シリコン基板１の裏面側の第１配線パターン４の一部および第２配線パターン６の一部が互いにずらして引き出されている。このため、シリコン基板１の表裏両側に配置された各バンプ１０ａや各バンプ１０ｂを結ぶ配線経路中に、その配線経路に沿って所定間隔毎にキャパシタ構造部２が配置されたレイアウトとされ、配線経路の太さに応じてキャパシタ構造部２を複数列に配置したレイアウトにしている。

このような構造により、本実施形態にかかるキャパシタ構造部２を有する配線基板が構成される。このような構成の配線基板では、シリコン基板１の表面側に配置されたバンプ１０ａ、１０ｂのピッチと、シリコン基板１の裏面側に配置されたバンプ１０ａ、１０ｂのピッチとを異ならせることでピッチ変換を行うことができる。そして、例えばシリコン基板１の表面側のバンプ１０ａ、１０ｂに図示しないＬＳＩの半導体チップが電気的に接続されると共に、シリコン基板１の裏面側のバンプ１０ａ、１０ｂが外部回路などと電気的に接続されることで、ＬＳＩと外部回路との電気的接続が行えるようになっている。

以上のように構成された配線基板を有する半導体装置では、各パッド１０ａを結ぶ配線経路や各パッド１０ｂを結ぶ配線経路に複数のキャパシタ構造部２を等間隔に配置した構造としている。具体的には、第１配線パターン４と第２配線パターン６とが部分的に重なり合うように配置し、この重なり合った部分にキャパシタ構造部２が所定間隔毎に複数個配置されるようにしている。このため、寄生インダクタンス成分を小さくすることが可能となる。このため、キャパシタ構造部２のデカップリングキャパシタとしての機能の低下を抑制することが可能となる。これについて、図３を参照して説明する。

図３は、各パッド１０ａを結ぶ配線経路中に単独のキャパシタ構造部２を備えた場合と本実施形態のように複数個を所定間隔毎に配置した場合の断面図や上面レイアウト図および回路図である。ただし、本図では、図を見易くするために図を簡略化してあり、断面図および上面レイアウト図では電源電位側の中心導体２ｃと第１配線パターン４とを通じて配線経路のみ示してあり、他の部分については省略してある。

図３（ａ）に示すように、単独のキャパシタ構造部２しか設けられていない場合には、キャパシタ構造部２からバンプ１０ｂまでの距離が長くなり、寄生インダクタンス成分が大きくなる。このため、キャパシタ構造部２のデカップリングキャパシタとしての効果が十分に得られず、半導体装置の特性が悪化する可能性がある。特に、高周波などで用いられるようなＬ成分の影響を受け易いＬＳＩの電源に接続されるような場合には、上手く配線設計を行わないと、デカップリングキャパシタの性能を十分に発揮できない。

これに対して、図３（ｂ）に示すように、キャパシタ構造部２を複数個、配線経路に対して所定間隔毎に配置した構造とされる場合、各キャパシタ構造部２の間に形成される寄生インダクタンスが非常に小さくなる。すなわち、図３（ｂ）における回路図に示されるように、複数のキャパシタが等間隔に並列的に接続された回路構成となり、その間しか寄生インダクタンス成分が生じないため、寄生インダクタンス成分が非常に小さくなる。このため、キャパシタ構造部２のデカップリングキャパシタとしての機能の低下を抑制することが可能となり、半導体装置の特性悪化を抑制することが可能になる。

以上説明したように、本実施形態のキャパシタ構造部２を有する配線基板では、電源およびＧＮＤラインの配線間において、その配線経路に沿って複数個のキャパシタ構造部２を所定間隔毎に配置している。つまり、第１配線パターン４と第２配線パターン６とが部分的に重なり合うように配置し、この重なり合った部分にキャパシタ構造部２が所定間隔毎に複数個配置されるようにしている。これにより、寄生インダクタンス成分を小さくすることが可能となる。このため、キャパシタ構造部２のデカップリングキャパシタとしての機能の低下を抑制することが可能となり、半導体装置の特性悪化を抑制することが可能になる。

また、本実施形態では、電源およびＧＮＤラインを構成する各部をシリコン基板１の表裏面の両方に配置し、電源およびＧＮＤラインの配線経路が表裏両面に備えられるようにしている。これにより、配線抵抗を小さくすることが可能となるし、電源およびＧＮＤラインとＬＳＩなどの半導体チップと表面で電気的に接続した場合でも、配線基板に備えられた電源およびＧＮＤラインを構成する各部を通じて、裏面側において外部回路などと電気的に接続することが可能となる。

なお、図１および図２では、１つの電源ラインおよびＧＮＤラインについて説明したが、配線基板に複数種類のライン、例えば電源ラインや信号線が混在しているような場合もある。このような場合には、各線ごとに分離されるように電源ラインもしくは信号線とＧＮＤラインとを対向配置させて配線経路を構成し、配線経路に沿って複数のキャパシタ構造部２を所定間隔毎に配置すれば良い。

次に、上記のように構成される本実施形態のキャパシタ構造部２を有する配線基板の製造方法について説明する。図４〜図６は、配線基板の製造工程を示した断面図である。

まず、図４（ａ）に示すように、シリコン基板１を用意する。次に、図４（ｂ）に示すように、シリコン基板１の表面にスルーホール３の形成予定位置が開口するマスク１１を配置し、異方性エッチングを行うことでトレンチ１２を形成する。そして、図４（ｃ）に示すように、マスク１１を除去した後、トレンチ１２の底部が露出するまでシリコン基板１を裏面側から研削することで、トレンチ１２によってスルーホール３を形成する。続いて、図４（ｄ）に示すように、シリコン基板１の表面や裏面およびスルーホール３の内壁面を覆うように一層目絶縁膜１ａを形成する。例えば、熱酸化などによって一層目絶縁膜１ａを形成することができる。一層目絶縁膜１ａの表面に外側導体２ａおよび第１配線パターン４を構成するための金属層１３を成膜する。

次に、図５（ａ）に示すように、金属膜１３の表面に誘電体２ｂを構成するための誘電膜１４を成膜したのち、図５（ｂ）に示すように、誘電膜１４の表面を覆い、かつ、スルーホール３内を埋め込むように中心導体２ｃを構成するための金属膜１５を成膜する。そして、金属膜１５や誘電膜１４および金属膜１３の不要部分を順に除去する工程を行う。すなわち、図５（ｃ）に示すように、研削やエッチバックなどによって金属膜１３の不要部分を除去し、スルーホール３内にのみ金属膜１３を残すことで中心導体２ｃを構成する。また、図５（ｄ）に示すように、誘電膜１４をパターニングし、スルーホール３内およびスルーホール３から張り出してスルーホール３の周囲を囲むように誘電膜１４を残すことで誘電体２ｂを構成する。さらに、図６（ａ）に示すように、金属膜１３をパターニングすることで第１配線パターン４および外側導体２ａを構成する。

また、図６（ｂ）に示すように、第１配線パターン４および一層目絶縁膜１ａの表面を含むシリコン基板１の表面および裏面に二層目絶縁膜５を形成したのち、これをパターニングしてコンタクトホール５ａ、５ｂを形成し、さらに二層目絶縁膜５の表面に金属膜を配置したのち、これをパターニングして第２配線パターン６および引出配線部７を構成する。そして、図６（ｃ）に示すように、シリコン基板１の表裏両側において、第２配線パターン６および引出配線部７を含む二層目絶縁膜５の表面に保護膜８を形成したのち、これをパターニングし、パッド開口部８ａ、８ｂを形成することでパッド６ａ、７ａを形成する。この後、パッド６ａ、７ａに対してバンプ１０ａ、１０ｂを接続することで、本実施形態にかかるキャパシタ構造部２を有する配線基板が完成する。

このような製造方法では、誘電体２ｂをスルーホール３の外側まで張り出した構造とし、第１配線パターン４の表面まで形成されるようにしている。キャパシタ構造部２を構成する場合、図５（ｂ）に示す工程の後で金属膜１５と誘電膜１４および金属膜１３を研削することで、キャパシタ構造部２を構成する各部のみがスルーホール３に残るようにすることもできる。しかしながら、このような工程でキャパシタ構造部２を形成すると、誘電膜１４を超えて外側導体２ａと中心導体２ｃとがショートしてしまう可能性がある。このため、誘電体２ｂをスルーホール３の外側まで張り出した構造とすることで、外側導体２ａと中心導体２ｃとがショートしてしまうことをより確実に防止できる。

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態では、第１実施形態で示した配線基板を備えた半導体装置の一例について説明する。

図７は、本実施形態にかかる配線基板を備えた半導体装置の断面図である。なお、この図では、配線基板の構成を簡略化して記載してあるが、実際には図１に示したような断面構造とされている。

図７に示すように、シリコン基板１に対してキャパシタ構造部２を形成した配線基板の上にバンプ２０を介してＬＳＩチップ（半導体チップ）２１が搭載されている。ＬＳＩチップ２１内に形成されたＬＳＩの所望箇所がバンプ２１に接続されており、配線基板に備えられた電源ラインを構成する各部もしくはＧＮＤラインを構成する各部を配線経路として、シリコン基板１の裏面側に配置されたバンプ２２に電気的に接続された状態となっている。

すなわち、図７においてシリコン基板１の表面側、つまりＬＳＩチップ側に配置されたバンプ２０のうちの一部が図１においてシリコン基板１の表面側のバンプ１０ａもしくはバンプ１０ｂに相当し、図７におけてシリコン基板１の裏面側に配置されたバンプ２２の一部が図１においてシリコン基板１の裏面側のバンプ１０ａもしくはバンプ１０ｂに相当している。ＬＳＩチップ２１と接続が行われるバンプ２０は、マイクロバンプのような非常に小さなもので構成され、配置間隔も短くなっている。一方、シリコン基板１の裏面側に配置されているバンプ２２は、はんだバンプのような比較的大きなもので構成され、配置間隔も長くなっている。このように配線基板の表裏面において配置間隔（ピッチ）を異ならせるピッチ変換を行っている。

このように、キャパシタ構造部２が備えられた配線基板によってピッチ変換を行うことが可能となり、ＬＳＩチップ２１のように狭ピッチで配置されるようなチップに備えられたバンプ２０のピッチよりも広いピッチのバンプ２２に変換できる。そして、このような構成の場合、シリコン基板１の表裏それぞれに配置されるバンプ２０、２２とキャパシタ構造部２とを極力近づけた配置となるようにすることで、より寄生インダクタンス成分を小さくすることが可能となる。

（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対してキャパシタ構造部２の一部を単なる貫通電極として用いるようにしたものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図８（ａ）は、キャパシタ構造部２を貫通電極として用いる部分の断面図、図８（ｂ）は、図８（ａ）の上面レイアウト図である。

例えば、信号線によっては、キャパシタが付くと遅延発生の要因になるため、キャパシタ構造部２をキャパシタとして機能させたく無い場合がある。このような場合には、キャパシタ構造部２を単なる貫通電極として用いるようにする。

図８（ａ）に示すように、第１配線パターン４と第２配線パターン６との間において、二層目絶縁膜５にコンタクトホール５ｃを形成し、このコンタクトホール５ｃを介して第１配線パターン４と第２配線パターン６とが電気的に接続されるようにする。すなわち、配線基板に形成した配線（第１配線パターン４や第２配線パターン６）同士を電気的に接続する。このようにすれば、外側導体２ａと中心導体２ｃとが同電位となるようにでき、キャパシタ構造部２が単なる貫通電極となるようにできる。したがって、キャパシタ構造部２をキャパシタとして機能させたときに遅延発生の要因になるような信号線などにおいて、キャパシタとして機能させないようにすることができる。

（他の実施形態）
上記各実施形態では、基板としてシリコン基板１を用いる場合について説明したが、シリコン基板１以外の基板、例えばガラス基板や金属基板などを用いることができる。シリコン基板１の不純物濃度が高い場合や金属基板を用いる場合には、スルーホール３の内壁面や基板の表裏面に一層目絶縁膜１ａを備えるようにすればよく、シリコン基板１であっても不純物濃度が低い場合もしくはガラス基板などの場合には、一層目絶縁膜１ａを備えなくても良い。また、配線基板に限らず、活性素子又は受動素子の入った半導体基板に対しても本発明を適用することができる。

また、上記各実施形態では、配線構造として配線基板の表裏面の両方に第１配線パターン４や第２配線パターン６を備えた構造としたが、いずれか一方のみであっても良い。その場合、例えば配線基板のうちＬＳＩチップ２１が配置される表面と同じ表面において、ＬＳＩチップ２１の外側にバンプ２２が配置されるようにすることで、同じ面でピッチ変換が行われるようにしても良い。さらに、この場合、バンプ２２の変わりにワイヤボンディングワイヤによって外部回路との電気的接続を行うようにしても良い。

また、上記各実施形態では、配線レイアウトの一例を示したが、勿論他のレイアウトとしても良い。例えば、図９（ａ）に示すように、第１配線パターン４および第２配線パターン６を屈曲した形状にレイアウトしたり、図９（ｂ）に示すように、第１配線パターン４および第２配線パターン６を長方形状にレイアウトすることができる。そして、図９（ａ）に示すように配線幅が狭い場合には配線経路に沿って１列に複数のキャパシタ構造部２を配置すれば良く、図９（ｂ）に示すように配線幅が広い場合には配線経路に沿って複数列に複数のキャパシタ構造部２を配置すれば良い。

また、上記したように、第１実施形態などでは第１配線パターン４および外側導体２ａをＧＮＤライン、第２配線パターン６および中心導体２ｃを電源ラインとして用いる場合を例に挙げて説明するが、いずれか一方を信号線とし、他方をＧＮＤラインとしても良い。このように、信号線とＧＮＤラインとする電気的な接続構成とすれば、外側導体２ａと中心導体２ｃとが信号線の電源に対する特性インピーダンス整合条件となるようにでき、キャパシタ構造部２がインピーダンス整合貫通電極となるようにできる。したがって、キャパシタ構造部２をキャパシタとして機能させたときに遅延発生の要因になるような信号線などにおいて、キャパシタとして機能させないようにすることができる。

さらに、上記各実施形態では、同軸状に外側導体２ａと誘電体２ｂおよび中心導体２ｃが備えられたキャパシタ構造部２として、各部が同心円状に配置される構造について説明した。しかしながら、キャパシタ構造部２の構成の一例を示したにすぎず、同軸状の他の構造、例えば四角形などの同心多角形状によってキャパシタ構造部２が構成されていても構わない。

１ シリコン基板
１ａ 一層目絶縁膜
２ キャパシタ構造部
２ａ 外側導体
２ｂ 誘電体
２ｃ 中心導体
３ スルーホール
４ 第１配線パターン
５ 二層目絶縁膜
６ 第２配線パターン
７ 引出配線部
８ 二層目絶縁膜
１０ａ、１０ｂ、２０ バンプ
２１ ＬＳＩチップ

Claims (7)

1. 表面および裏面を有し、前記表面から前記裏面に貫通するスルーホール（３）が形成された基板（１）と、
   前記基板（１）の前記スルーホール（３）内に、中心導体（２ｃ）を中心として誘電体（２ｂ）と外側導体（２ａ）とが同軸状に配置された複数のキャパシタ構造部（２）と、
   前記基板（１）の表裏面のうち少なくとも表面側に形成され、前記複数のキャパシタ構造部（２）における前記外側導体（２ａ）同士を電気的に接続する第１配線パターン（４）と、
   前記基板（１）の表裏面のうち少なくとも表面側に形成され、前記複数のキャパシタ構造部（２）における前記中心導体（２ｃ）同士を電気的に接続する第２配線パターン（６）とを有してなる配線基板を備え、
   前記第１配線パターン（４）および前記第２配線パターン（６）は、前記基板（１）の法線方向から見て、絶縁膜（５）を介して部分的に重なり合って配置され、該重なり合っている部分に前記キャパシタ構造部（２）が所定間隔毎に複数個配置されていると共に、前記基板（１）の表裏面の両方に形成されており、前記基板（１）の表裏面の両方において、前記第１配線パターン（４）が前記複数のキャパシタ構造部（２）における前記外側導体（２ａ）同士を電気的に接続しており、前記第２配線パターン（６）が前記複数のキャパシタ構造部（２）における前記中心導体（２ｃ）同士を電気的に接続していることを特徴とする配線基板を有する半導体装置。
2. 表面および裏面を有し、前記表面から前記裏面に貫通するスルーホール（３）が形成された基板（１）と、
   前記基板（１）の前記スルーホール（３）内に、中心導体（２ｃ）を中心として誘電体（２ｂ）と外側導体（２ａ）とが同軸状に配置された複数のキャパシタ構造部（２）と、
   前記基板（１）の表裏面のうち少なくとも表面側に形成され、前記複数のキャパシタ構造部（２）における前記外側導体（２ａ）同士を電気的に接続する第１配線パターン（４）と、
   前記基板（１）の表裏面のうち少なくとも表面側に形成され、前記複数のキャパシタ構造部（２）における前記中心導体（２ｃ）同士を電気的に接続する第２配線パターン（６）とを有してなる配線基板を備え、
   前記第１配線パターン（４）および前記第２配線パターン（６）は、前記基板（１）の法線方向から見て、絶縁膜（５）を介して部分的に重なり合って配置され、該重なり合っている部分に前記キャパシタ構造部（２）が所定間隔毎に複数個配置されていると共に、
   前記絶縁膜（５）にはコンタクトホール（５ｃ）が形成されており、該コンタクトホール（５ｃ）を介して前記第１配線パターン（４）と前記第２配線パターン（６）とが電気的に接続されることで、前記外側導体（２ａ）と前記中心導体（２ｃ）とが同電位とされ、前記キャパシタ構造部（２）によって貫通電極が構成されていることを特徴とする配線基板を有する半導体装置。
3. 表面および裏面を有し、前記表面から前記裏面に貫通するスルーホール（３）が形成された基板（１）と、
   前記基板（１）の前記スルーホール（３）内に、中心導体（２ｃ）を中心として誘電体（２ｂ）と外側導体（２ａ）とが同軸状に配置された複数のキャパシタ構造部（２）と、
   前記基板（１）の表裏面のうち少なくとも表面側に形成され、前記複数のキャパシタ構造部（２）における前記外側導体（２ａ）同士を電気的に接続する第１配線パターン（４）と、
   前記基板（１）の表裏面のうち少なくとも表面側に形成され、前記複数のキャパシタ構造部（２）における前記中心導体（２ｃ）同士を電気的に接続する第２配線パターン（６）とを有してなる配線基板を備え、
   前記第１配線パターン（４）および前記第２配線パターン（６）は、前記基板（１）の法線方向から見て、絶縁膜（５）を介して部分的に重なり合って配置され、該重なり合っている部分に前記キャパシタ構造部（２）が所定間隔毎に複数個配置されていると共に、
   前記誘電体（２ｂ）は、前記スルーホール（３）の外側まで張り出して前記第１配線パターン（４）の表面まで形成されていることを特徴とする配線基板を有する半導体装置。
4. 前記第１配線パターン（４）を信号配線とし、前記第２配線パターン（６）をグランド配線とする電気的な接続構成とすることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。
5. 前記基板（１）が半導体を使った配線基板あるいは活性素子又は受動素子の入った半導体基板であることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
6. 表面および裏面を有する基板（１）を用意する工程と、
   前記基板（１）の表面から裏面に貫通する複数のスルーホール（３）を形成する工程と、
   前記基板（１）の表面および裏面と前記スルーホール（３）の内壁面の上に第１金属膜（１３）を成膜すると共に、該第１金属膜（１３）の表面に誘電膜（１４）を成膜し、さらに該誘電膜（１４）の表面に第２金属膜（１５）を成膜することで、前記スルーホール（３）内を前記第１金属膜（１３）と前記誘電膜（１４）および前記第２金属膜（１５）によって埋め込む工程と、
   前記第２金属膜（１５）、前記誘電膜（１４）および前記第１金属膜（１３）を順にパターニングし、前記スルーホール（３）内に残された前記第１金属膜（１３）と前記誘電膜（１４）および前記第２金属膜（１５）によって、それぞれ、外側導体（２ａ）と誘電体（２ｂ）および中心導体（２ｃ）を構成することで複数のキャパシタ構造部（２）を形成すると共に、前記基板（１）の表面および裏面の上に形成された前記第１金属膜（１３）によって前記外側導体（２ａ）と電気的に接続された第１配線パターン（４）を形成する工程と、
   前記第１配線パターン（４）を含む、前記基板（１）の表面および裏面の上に、絶縁膜（５）を形成する工程と、
   前記絶縁膜（５）に対して、前記第１配線パターン（４）に繋がるコンタクトホール（５ａ）と前記中心導体（２ｃ）に繋がるコンタクトホール（５ｂ）とを形成する工程と、
   前記絶縁膜（５）の表面に金属膜を配置したのち、該金属膜をパターニングし、前記コンタクトホール（５ａ、５ｂ）を介して、前記第１配線パターン（４）に接続される引出配線部（７）を形成すると共に、前記中心導体（２ｃ）に電気的に接続される第２配線パターン（６）を形成する工程とを含み、
   前記第１配線パターン（４）および前記第２配線パターン（６）を、前記基板（１）の法線方向から見て、絶縁膜（５）を介して部分的に重なり合って配置し、該重なり合っている部分に前記キャパシタ構造部（２）が所定間隔毎に複数個配置されるようにすることを特徴とする配線基板を有する半導体装置の製造方法。
7. 前記誘電膜（１４）をパターニングして前記誘電体（２ｂ）を構成するときには、前記誘電体（２ｂ）を前記スルーホール（３）の外側まで張り出させ前記第１配線パターン（４）の表面まで残すことを特徴とする請求項６に記載の配線基板を有する半導体装置の製造方法。

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