JP2004260141A - 集積回路ボンディングパッド及びその形成方法 - Google Patents

集積回路ボンディングパッド及びその形成方法 Download PDF

Info

Publication number
JP2004260141A
JP2004260141A JP2004005093A JP2004005093A JP2004260141A JP 2004260141 A JP2004260141 A JP 2004260141A JP 2004005093 A JP2004005093 A JP 2004005093A JP 2004005093 A JP2004005093 A JP 2004005093A JP 2004260141 A JP2004260141 A JP 2004260141A
Authority
JP
Japan
Prior art keywords
bonding pad
layer
integrated circuit
conductive layer
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004005093A
Other languages
English (en)
Inventor
Ying-Hsi Lin
盈熙 林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Realtek Semiconductor Corp
Original Assignee
Realtek Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=32867365&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JP2004260141(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Realtek Semiconductor Corp filed Critical Realtek Semiconductor Corp
Publication of JP2004260141A publication Critical patent/JP2004260141A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089—Disposition of the additional element
    • H01L2224/05093—Disposition of the additional element of a plurality of vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089—Disposition of the additional element
    • H01L2224/05093—Disposition of the additional element of a plurality of vias
    • H01L2224/05095—Disposition of the additional element of a plurality of vias at the periphery of the internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05558—Shape in side view conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】 集積回路ボンディングパッド及びその形成方法の提供。
【解決手段】 集積回路ボンディングパッドは絶縁層中に設置され、該集積回路ボンディングパッドは、下導電層、複合層構造及びボンディングパッド導電層を具えている。下導電層は絶縁層内の適当な位置に設けられ、並びに固定電位に接続され、該複合層構造は該絶縁層の上に設けられ、該複合層構造は少なくとも一層の導電層と少なくとも一層の導電接続層が交互に重畳されて組成され、該ボンディングパッド導電層は該複合層構造の上に設けられている。
【選択図】 図５

Description

本発明は一種のボンディングパッド及びその形成方法に係り、特に、高周波、低雑音の集積回路（ＩＣ）のボンディングパッド及びその形成方法であって、有効に半導体基板からの雑音を遮断し並びにボンディングパッドの等価キャパシタンスを減らし、ワイヤボンディングの固着性を高める集積回路ボンディングパッド及びその形成方法に関する。
近年、低パワー、低コストの無線送受信器に対する要求がますます高まっており、主流の集積回路技術としていかに多くのＲＦ機能を単一チップ上に実現するかについて競って研究されている。集積回路を集積回路パッケージ基板に安置するほか、パッケージ基板の外部ピンに接続する外部回路をボンディングパッドにより集積回路に電気的に接続する必要がある。このため集積回路パッケージ時のボンディングパッド技術は歩留りと製品品質に影響を与える重要な因子である。集積回路と外部回路の間の電気的接続を提供するボンディングパッドは通常集積回路ダイ周囲の金属領域に設置される。ボンディングパッドが形成される時、金属配線は確実にボンディングパッドと接触して集積回路パッケージ基板の外部ピンに接続されなければならない。周知の技術及び金属配線とボンディングパッドの特性に制限され、ボンディングパッドは面積が過大でチップの大きな面積を占拠し、更に過大な等価キャパシタンスが集積回路の高周波時の性能表現に影響を与える。
このほか、近年の通信用集積回路市場の成長のため、集積回路の操作周波数も指数型の成長を示しており、通信用集積回路に関しては、高周波信号の低雑音と低損失が技術目標とされている。
特許文献１は集積回路ボンディングパッドの設計方法を提供している。図１はそれに記載の集積回路装置の横断面図であり、その特徴は、半導体素子１０がボンディングパッド１５の下方に設置されてレイアウトの面積を減少できることである。しかしこのようなボンディングパッドは高周波低雑音の回路には適用できない。なぜなら高周波信号がボンディングパッドを通過する時、半導体基板２０からの雑音が直接高周波信号に影響を与えるためである。
ボンディング時の引っ張り力と応力を克服するため、特許文献２は一種のボンディングパッドを提供している。図２はそれに記載された集積回路装置の横断面図であり、ボンディングパッド３０は少なくとも二層の導電層３０ａと３０ｃ及び一つ接続層３０ｂを具えている。しかしこのようなボンディングパッドは高周波、低雑音の信号に使用できず、なぜなら半導体基板３５からの雑音が直接高周波信号に影響を与えるためである。
特許文献３は異なるボンディングパッドの設計方法を提供している。図３はその集積回路装置の横断面図であり、ボンディングパッド４０中の接続層４０ａはボンディング領域４５の外周にレイアウトされている。集積回路製造時、ボンディングパッド４０に円弧を有するボンディング領域が形成され、これによりボンディングの固着性が増されている。しかし、現在集積回路はすでにサブミクロメーター或いはデーブサブミクロメーターのレベルに進入しており、化学機械研磨（ＣＭＰ）がすでに半導体工程の標準工程となっている。ゆえに周知の技術は現在の工程中にあってもとの効果を発生することができない。このほかこの技術は前述の技術と同様に半導体基板５０からの雑音を遮断することができない。
以上から分かるように、上述の周知の技術はいずれも高周波、低雑音及びボンディングの固着性に対して有効な解決方法を提供できない。ゆえに、高周波、低雑音集積回路に適用できるボンディングパッドの構造が求められており、それにより等価キャパシタンスを下げ並びにボンディング固着性を高め、並びにボンディング過程中に発生する張力を防止することが求められている。
米国特許第４，６３６，８３２号明細書 米国特許第５，２４８，９０３号明細書 米国特許第５，５０２，３３７号明細書
本発明の目的は、集積回路ボンディングパッド及びその形成方法を提供することにあり、それは高周波、低雑音集積回路ボンディングパッドに適用されて有効にボンディングパッドの有効面積を減らし、並びにこれにより等価キャパシタンスを減らすことができるものとする。
本発明の次の目的は集積回路ボンディングパッド及びその形成方法を提供することにあり、それは有効に半導体基板からの雑音を遮断できるものとする。
本発明の別の目的は、集積回路ボンディングパッド及びその形成方法を提供することにあり、それは有効にボンディング固着性を高めることができ、並びにボンディング過程で発生する張力により全体のボンディングパッドが半導体チップを引き出すのを防止できるものとする。
上述の目的を達成するため、本発明による集積回路ボンディングパッドは、絶縁層中に設置され、該集積回路ボンディングパッドは、下導電層、複合層構造及びボンディングパッド導電層を具えている。下導電層は絶縁層内の適当な位置に設けられ、並びに固定電位に接続され、該複合層構造は該絶縁層の上に設けられ、該複合層構造は少なくとも一層の導電層と少なくとも一層の導電接続層が交互に重畳されて組成され、該ボンディングパッド導電層は該複合層構造の上に設けられている。
以上の目的を達成するため、本発明の集積回路ボンディングパッドの形成方法は、
ステップ（ａ）： 絶縁層を具えた基板を提供する。
ステップ（ｂ）： 絶縁層内の適当な位置に固定電位に接続された下導電層を形成する。
ステップ（ｃ）： 絶縁層の上に少なくとも一層の導電層と少なくとも一層の導電接続層を交互に重畳してなる複合層構造を形成する。
ステップ（ｄ）： 複合層構造の上に面積が該複合層構造の導電層面積より大きいボンディングパッド導電層を形成する。
本発明は、集積回路ボンディングパッド及びその形成方法を提供し、それは高周波、低雑音集積回路ボンディングパッドに適用されて有効にボンディングパッドの有効面積を減らし、並びにこれにより等価キャパシタンスを減らすことができる。
本発明は、集積回路ボンディングパッド及びその形成方法を提供し、それは有効に半導体基板からの雑音を遮断できる。
本発明は、集積回路ボンディングパッド及びその形成方法を提供し、それは有効にボンディング固着性を高めることができ、並びにボンディング過程で発生する張力により全体のボンディングパッドが半導体チップを引き出すのを防止できる。
図４及び図５は本発明の集積回路ボンディングパッドの好ましい実施例の構造表示図である。本発明によると集積回路ボンディングパッドは基板４００の上の絶縁層５００中に設置され、該集積回路ボンディングパッドは、下導電層３００、複合層構造１００及びボンディングパッド導電層６００を具えている。下導電層３００は絶縁層５００内の適当な位置に設けられ、その二側に相互に積み重ねられた複数の導電層２０２と複数の導電接続層２０１が設置され、下導電層３００がこの相互に重畳された構造により電気信号を該絶縁層５００の露出した上表面に設置されたボンディング導電層７００に伝送してこれにより固定電位装置（図示せず）との接続を提供する。該ボンディング導電層７００はチップ保護層２０５と共にボンディング領域を形成し、このとき基板４００から送られた雑音は下導電層３００により隔離され、並びにボンディング導電層７００がきれいな電源或いは電位に接続される。
該複合層構造１００は該絶縁層５００の上に設けられ、該複合層構造５００は少なくとも一層の導電層１０２と少なくとも一層の導電接続層１０１が交互に重畳されて組成され、該ボンディングパッド導電層６００は該複合層構造１００の上に設けられ、且つ絶縁層５００の上面側に設けられている。本発明の好ましい実施例によると、全体のボンディングパッド構造の有効キャパシタンスを減らすため、該ボンディングパッド導電層６００は多角形形状の方式で実現され、且つ該導電層１０２の面積はボンディングパッド導電層６００の面積より小さく、ゆえに有効に下導電層３００との間の有効キャパシタンスを減らすことできる。この導電層１０２は柵状構造或いはハニカム構造方式で実現されて、該導電層１０２の面積が減らされる。該導電接続層１０１は複数の誘電層（ｖｉａ）及び複数の誘電層プラグ（ｖｉａ ｐｌｕｇ）を具え、この導電接続層１０１構造は周知の技術であり変化させて実施が可能であるため、ここでは詳しい説明を行なわない。
本発明の好ましい実施例において、集積回路ボンディングパッドは保護層１０５を具え、該保護層１０５は絶縁層５００の上に設けられ且つ一部がボンディングパッド導電層６００に接続されている。以上の設計の複合層構造１００とボンディングパッド導電層６００の電気信号接続構造により安定したボンディング領域が形成され、ボンディング時の引っ張り力が増され、有効にボンディングの固着性が高められ、並びにボンディング過程中に発生する張力により全体の集積回路ボンディングパッドの構造が半導体チップを引き出すのを防止できる。
図６は本発明の集積回路ボンディングパッドの形成方法の好ましい実施例のフローチャートであり、そのうち、符号９１、９２、９３、９４及び９５はそれぞれ本発明の集積回路ボンディングパッドの形成方法のステップ（ａ）からステップ（ｅ）に対応する。
ステップ（ａ）： 絶縁層を上方に具えた基板を提供する。
ステップ（ｂ）： 絶縁層内の適当な位置に下導電層を提供する。該下導電層は複数の相互に重畳する導電層と導電接続層で形成されて電気信号をボンディングパッド導電層に接続し、該ボンディングパッド導電層が保護層とボンディング領域を形成し、該ボンディングパッド導電層を電源或いは固定電位に接続させる。
ステップ（ｃ）： 絶縁層の上に少なくとも一層の導電層と少なくとも一層の導電接続層を交互に重畳してなる複合層構造を形成する。該導電層は柵状構造或いはハニカム構造方式で実現され、該導電接続層はさらに複数の誘電層及び複数の誘電層プラグの構造を具えている。
ステップ（ｄ）： 複合層構造の上に面積が該複合層構造の導電層面積より大きいボンディングパッド導電層を形成し、且つ該ボンディングパッド導電層を多角形形状とする。
ステップ（ｅ）： 絶縁層の上に保護層（ｐｓｓｉｖａｔｉｏｎ ｌａｙｅｒ）を形成し、該ボンディングパッド導電層と該保護層にボンディング領域を形成させる。
本発明の集積回路ボンディングパッド及びその形成方法は、ボンディングパッドの等価キャパシタンスを減らし、半導体基板の雑音を遮断し、並びにボンディングの固着性を増し、この設計方法は高周波集積回路中に適用されて、高周波、低雑音の要求を達成する。
以上の実施例は本発明の実施範囲を限定するものではなく、本発明に基づきなしうる細部の修飾或いは改変は、いずれも本発明の請求範囲に属するものとする。
周知の特許文献１に記載の集積回路装置の横断面図である。 周知の特許文献２に記載の集積回路装置の横断面図である。 周知の特許文献３に記載の集積回路装置の横断面図である。 本発明の集積回路ボンディングパッドの実施例の平面図である。 図４のＡ−Ａ断面図である。 本発明の集積回路ボンディングパッドの形成方法の実施例フローチャートである。
符号の説明
１０ 半導体素子
１１ ボンディングパッド
２０ 基板
３０ ボンディングパッド
３０ａ 導電層
３０ｂ 接続層
３０ｃ 導電層
３５ 基板
４０ ボンディングパッド
４０ａ 接続層
４５ ボンディング領域
５０ 基板
１００ 複合層構造
１０１、２０１ 導電接続層
１０２、２０２ 導電層
１０４、２０４ 外部回路の接続部分
１０５、２０５ 保護層
３００ 下導電層
４００ 基板
５００ 絶縁層
６００、７００ ボンディングパッド導電層
９１ 絶縁層を具えた基板を提供する
９２ 絶縁層内に下導電層を形成する
９３ 絶縁層の上に複合層構造を形成する
９４ 複合層構造の上にボンディングパッド導電層を形成する
９５ ボンディングパッド導電層の上に保護層を形成する

Claims (14)

  1. 集積回路ボンディングパッドにおいて、該集積回路ボンディングパッドは絶縁層中に設置され、該集積回路ボンディングパッドは、下導電層、複合層構造及びボンディングパッド導電層を具え、該下導電層は絶縁層内に設けられ、並びに固定電位に接続され、該複合層構造は該絶縁層の上に設けられ、該複合層構造は少なくとも一層の導電層と少なくとも一層の導電接続層が交互に重畳されて組成され、該ボンディングパッド導電層は該複合層構造の上に設けられていることを特徴とする、集積回路ボンディングパッド。
  2. 請求項１記載の集積回路ボンディングパッドにおいて、複合層構造の最上層の導電層の面積がボンディングパッド導電層の面積より小さいことを特徴とする、集積回路ボンディングパッド。
  3. 請求項１記載の集積回路ボンディングパッドにおいて、ボンディングパッド導電層が多角形形状とされたことを特徴とする、集積回路ボンディングパッド。
  4. 請求項１記載の集積回路ボンディングパッドにおいて、複合層構造の導電層が柵状構造とされたことを特徴とする、集積回路ボンディングパッド。
  5. 請求項１記載の集積回路ボンディングパッドにおいて、複合層構造の導電層がハニカム構造とされたことを特徴とする、集積回路ボンディングパッド。
  6. 請求項１記載の集積回路ボンディングパッドにおいて、導電接続層が複数の誘電層と複数の誘電層プラグを具えたことを特徴とする、集積回路ボンディングパッド。
  7. 集積回路ボンディングパッドにおいて、
    基板と、
    該基板の上に設けられた内部回路と、
    該内部回路の上に設けられた絶縁層と、
    該絶縁層内に設けられて固定電位に接続された下導電層と、
    該絶縁層の上に設けられて少なくとも一層の導電層と少なくとも一層の導電接続層が交互に重畳されてなる複合層構造と、
    該複合層構造の上に設けられたボンディングパッド導電層と、
    を具えたことを特徴とする、集積回路ボンディングパッド。
  8. 請求項７記載の集積回路ボンディングパッドにおいて、複合層構造の導電層がハニカム構造とされたことを特徴とする、集積回路ボンディングパッド。
  9. 請求項７記載の集積回路ボンディングパッドにおいて、複合層構造の導電層の面積がボンディングパッド導電層の面積より小さいことを特徴とする、集積回路ボンディングパッド。
  10. 請求項７記載の集積回路ボンディングパッドにおいて、ボンディングパッド導電層が多角形形状とされたことを特徴とする、集積回路ボンディングパッド。
  11. 集積回路ボンディングパッドにおいて、該集積回路ボンディングパッドは絶縁層中に設置され、該集積回路ボンディングパッドは、導電層と、導電接続層と、ボンディングパッド導電層とを具え、
    該導電層は絶縁層内に設けられ、
    該導電接続層は該導電層の上に設けられて複数の誘電層と誘電層プラグを具え、
    該ボンディングパッド導電層は該導電接続層の上に設けられ、
    該導電層の面積が該ボンディングパッド導電層より小さく、これにより該集積回路ボンディングパッドの等価キャパシタンスが減らされたことを特徴とする、集積回路ボンディングパッド。
  12. 請求項１１記載の集積回路ボンディングパッドにおいて、ボンディングパッド導電層が多角形形状とされたことを特徴とする、集積回路ボンディングパッド。
  13. 集積回路ボンディングパッドの形成方法において、
    （ａ）絶縁層を具えた基板を提供するステップ、
    （ｂ）絶縁層内に固定電位に接続された下導電層を形成するステップ、
    （ｃ）絶縁層の上に少なくとも一層の導電層と少なくとも一層の導電接続層を交互に重畳してなる複合層構造を形成するステップ、
    （ｄ）複合層構造の上に面積が該複合層構造の導電層面積より大きいボンディングパッド導電層を形成するステップ、
    以上のステップを具えたことを特徴とする、集積回路ボンディングパッドの形成方法。
  14. 請求項１３記載の集積回路ボンディングパッドの形成方法において、（ｃ）のステップの導電接続層が複数の誘電層と複数の誘電層プラグを具えたことを特徴とする、集積回路ボンディングパッドの形成方法。
JP2004005093A 2003-02-26 2004-01-13 集積回路ボンディングパッド及びその形成方法 Pending JP2004260141A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW092104606A TWI220565B (en) 2003-02-26 2003-02-26 Structure of IC bond pad and its formation method

Publications (1)

Publication Number Publication Date
JP2004260141A true JP2004260141A (ja) 2004-09-16

Family

ID=32867365

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004005093A Pending JP2004260141A (ja) 2003-02-26 2004-01-13 集積回路ボンディングパッド及びその形成方法

Country Status (4)

Country Link
US (3) US6787928B1 (ja)
JP (1) JP2004260141A (ja)
DE (1) DE10353285A1 (ja)
TW (1) TWI220565B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100675275B1 (ko) 2004-12-16 2007-01-26 삼성전자주식회사 반도체 장치 및 이 장치의 패드 배치방법

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1519411A3 (en) * 2003-09-26 2010-01-13 Panasonic Corporation Semiconductor device and method for fabricating the same
JP4517843B2 (ja) * 2004-12-10 2010-08-04 エルピーダメモリ株式会社 半導体装置
US20070200233A1 (en) * 2005-12-14 2007-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Bond pad structures with reduced coupling noise

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5248903A (en) * 1992-09-18 1993-09-28 Lsi Logic Corporation Composite bond pads for semiconductor devices
JP3432284B2 (ja) * 1994-07-04 2003-08-04 三菱電機株式会社 半導体装置
JPH08213422A (ja) * 1995-02-07 1996-08-20 Mitsubishi Electric Corp 半導体装置およびそのボンディングパッド構造
US5700735A (en) * 1996-08-22 1997-12-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming bond pad structure for the via plug process
JPH10107061A (ja) * 1996-10-02 1998-04-24 Oki Electric Ind Co Ltd 半導体集積回路装置
JP2900908B2 (ja) 1997-03-31 1999-06-02 日本電気株式会社 半導体装置およびその製造方法
KR100267105B1 (ko) * 1997-12-09 2000-11-01 윤종용 다층패드를구비한반도체소자및그제조방법
US5986343A (en) * 1998-05-04 1999-11-16 Lucent Technologies Inc. Bond pad design for integrated circuits
JP3121311B2 (ja) 1998-05-26 2000-12-25 日本電気株式会社 多層配線構造及びそれを有する半導体装置並びにそれらの製造方法
US6552438B2 (en) * 1998-06-24 2003-04-22 Samsung Electronics Co. Integrated circuit bonding pads including conductive layers with arrays of unaligned spaced apart insulating islands therein and methods of forming same
US6163074A (en) * 1998-06-24 2000-12-19 Samsung Electronics Co., Ltd. Integrated circuit bonding pads including intermediate closed conductive layers having spaced apart insulating islands therein
TW430935B (en) 1999-03-19 2001-04-21 Ind Tech Res Inst Frame type bonding pad structure having a low parasitic capacitance
JP2000299319A (ja) 1999-04-13 2000-10-24 Nec Corp 半導体素子用電極パッド、半導体装置及びその製造方法
US6465895B1 (en) 2001-04-05 2002-10-15 Samsung Electronics Co., Ltd. Bonding pad structures for semiconductor devices and fabrication methods thereof
US6717270B1 (en) * 2003-04-09 2004-04-06 Motorola, Inc. Integrated circuit die I/O cells

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100675275B1 (ko) 2004-12-16 2007-01-26 삼성전자주식회사 반도체 장치 및 이 장치의 패드 배치방법

Also Published As

Publication number Publication date
TW200416986A (en) 2004-09-01
US6787928B1 (en) 2004-09-07
TWI220565B (en) 2004-08-21
DE10353285A1 (de) 2004-09-16
USRE46784E1 (en) 2018-04-10
USRE47171E1 (en) 2018-12-18

Similar Documents

Publication Publication Date Title
US8841771B2 (en) Semiconductor device
US6573600B2 (en) Multilayer wiring substrate having differential signal wires and a general signal wire in different planes
JP2008112992A (ja) 多重接地シールド半導体パッケージ、そのパッケージの製造方法及びその接地シールドを用いたノイズ防止方法
KR20080057190A (ko) 향상된 접지 성능과 매립된 안테나를 갖는 3ｄ 전자 패키징구조체
TWI423753B (zh) 多層佈線基板
JP2010205849A (ja) 半導体装置
JP3443408B2 (ja) 配線基板及びそれを用いた半導体装置
JP2005026263A (ja) 混成集積回路
US20070194434A1 (en) Differential signal transmission structure, wiring board, and chip package
US7598608B2 (en) Mounting substrate
KR20130033868A (ko) 메쉬 패턴을 갖는 패키지 기판 및 그 제조방법
JP2010021456A (ja) 高周波モジュール
JP2004260141A (ja) 集積回路ボンディングパッド及びその形成方法
JP2005079700A (ja) マイクロストリップライン構造を有する基板、マイクロストリップライン構造を有する半導体装置、及びマイクロストリップライン構造を有する基板の製造方法
US7479698B2 (en) Bonding pad structure disposed in semiconductor device and related method
JP2006042098A (ja) 高周波用配線基板
US7329958B1 (en) Method and apparatus with power and ground strips for connecting to decoupling capacitors
US8049340B2 (en) Device for avoiding parasitic capacitance in an integrated circuit package
KR20140081546A (ko) 패키지 기판 및 이를 포함하는 반도체 패키지
JP2004112143A (ja) 高周波信号用導体の接続構造、および半導体集積回路パッケージ
JP2007081267A (ja) 半導体装置およびその製造方法
US6969912B2 (en) Embedded microelectronic capacitor incorporating ground shielding layers and method for fabrication
JP4377725B2 (ja) 高周波用配線基板
JP2002368355A (ja) プリント配線板
JP2000294733A (ja) 高周波フリップチップ実装基板のパターンレイアウト

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20051209

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20051213

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060313

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060404

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20060704

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20060707

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061003

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061024

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070124

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20070220