KR20140081546A - 패키지 기판 및 이를 포함하는 반도체 패키지 - Google Patents

패키지 기판 및 이를 포함하는 반도체 패키지 Download PDF

Info

Publication number
KR20140081546A
KR20140081546A KR1020120151423A KR20120151423A KR20140081546A KR 20140081546 A KR20140081546 A KR 20140081546A KR 1020120151423 A KR1020120151423 A KR 1020120151423A KR 20120151423 A KR20120151423 A KR 20120151423A KR 20140081546 A KR20140081546 A KR 20140081546A
Authority
KR
South Korea
Prior art keywords
line
pattern
ground
power
package substrate
Prior art date
Application number
KR1020120151423A
Other languages
English (en)
Other versions
KR101971281B1 (ko
Inventor
장을철
정관호
임상준
한성우
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020120151423A priority Critical patent/KR101971281B1/ko
Priority to US14/014,652 priority patent/US9609742B2/en
Publication of KR20140081546A publication Critical patent/KR20140081546A/ko
Application granted granted Critical
Publication of KR101971281B1 publication Critical patent/KR101971281B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/0218—Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
    • H05K1/0224—Patterned shielding planes, ground planes or power planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0237—High frequency adaptations
    • H05K1/025—Impedance arrangements, e.g. impedance matching, reduction of parasitic impedance
    • H05K1/0253—Impedance adaptations of transmission lines by special lay-out of power planes, e.g. providing openings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/0218—Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
    • H05K1/0219—Printed shielding conductors for shielding around or between signal conductors, e.g. coplanar or coaxial printed shielding conductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09218—Conductive traces
    • H05K2201/09236—Parallel layout
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/0929—Conductive planes
    • H05K2201/093—Layout of power planes, ground planes or power supply conductors, e.g. having special clearance holes therein
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/0929—Conductive planes
    • H05K2201/09345—Power and ground in the same plane; Power planes for two voltages in one plane
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09681—Mesh conductors, e.g. as a ground plane
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/097—Alternating conductors, e.g. alternating different shaped pads, twisted pairs; Alternating components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09727—Varying width along a single conductor; Conductors or pads having different widths

Landscapes

  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Electromagnetism (AREA)
  • Structure Of Printed Boards (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)

Abstract

일 실시 예에 따르는 패키지 기판은 제1 면에 배치되는 파워 라인 및 접지 라인, 상기 제1 면에서 상기 파워 라인 및 상기 접지 라인 사이에 배치되는 복수의 신호 라인,상기 제1 면의 반대쪽인 제2 면에 각각 배치되며 상기 파워 라인의 하부에 위치하는 하부 접지 패턴 및 상기 접지 라인의 하부에 위치하는 하부 파워 패턴을 포함한다.

Description

패키지 기판 및 이를 포함하는 반도체 패키지{Package substrate and semiconductor package including the same}
본 개시(disclosure)는 대체로 패키지 기판 및 이를 포함하는 반도체 패키지에 관한 것이다.
일반적으로, 반도체 패키지는 패키지 기판과 상기 패키지 기판 상에 실장되는 반도체 칩을 포함한다. 상기 반도체 칩은 상기 반도체 기판과 와이어 본딩 등의 방법에 의해 전기적으로 연결되고, 이를 통하여 전원을 공급받거나 전기적 신호를 교환한다. 또한, 패키지 기판은 전원 패턴, 접지 패턴 및 신호 라인을 구비하여, 상기 반도체 칩으로 전송받은 전기적 신호를 외부 장치에 전달하거나, 또는 외부 장치로부터 전원을 공급받게 된다.
최근에는, 반도체 패키지가 소형화, 박형화, 고속화 됨에 따라, 전원 패턴, 접지 패턴 및 신호 라인 사이에서 원하지 않는 전기적 간섭이 발생할 개연성이 커지고 있다. 이에 의해, 각종 노이즈의 발생 및 신호 전달의 지연 등을 문제가 발생될 수 있으며, 따라서, 이를 극복할 수 있는 패키지 설계 및 구조에 대한 연구가 꾸준히 진행되고 있는 상황이다.
본 개시는 도선의 인덕턴스, 저항, 캐패시턴스 등의 전기적 특성이 향상되는 패키지 기판을 제공하는 것이다.
본 개시는 상술한 도선의 전기적 특성이 향상되는 반도체 패키지를 제공하는 것이다.
본 개시의 일 측면에 따른 패키지 기판이 제공된다. 상기 패키지 기판은 제1 면에 배치되는 파워 라인 및 접지 라인, 상기 제1 면에서 상기 파워 라인 및 상기 접지 라인 사이에 배치되는 복수의 신호 라인,상기 제1 면의 반대쪽인 제2 면에 각각 배치되며 상기 파워 라인의 하부에 위치하는 하부 접지 패턴 및 상기 접지 라인의 하부에 위치하는 하부 파워 패턴을 포함한다.
본 개시의 다른 측면에 따른 반도체 패키지가 제공된다. 상기 반도체 패키지는 반도체 칩 및 상기 반도체 칩이 실장되는 패키지 기판을 포함한다. 상기 패키지 기판은 상기 반도체 칩과 전기적으로 연결되며, 제1 면에 위치하는 파워 라인 및 접지 라인, 및 상기 제1 면의 반대쪽인 제2 면에 위치하고 상기 파워 라인에 대응되는 위치에 배치되는 하부 접지 패턴 및 상기 접지 라인에 대응되는 위치에 배치되는 하부 파워 패턴을 포함한다.
본 개시의 또다른 측면에 따른 반도체 패키지가 제공된다. 상기 반도체 패키지는 반도체 칩 및 상기 반도체 칩이 실장되는 패키지 기판을 포함한다. 상기 패키지 기판은 상기 반도체 칩과 전기적으로 연결되며, 제1 면에 위치하는 파워 라인 및 접지 라인을 포함한다. 상기 패키지 기판은 상기 제1 면의 반대쪽인 제2 면에 각각 위치하고, 상기 파워 라인을 커버하도록 상기 파워 라인의 하부에 배치되는 하부 접지 패턴 및 상기 접지 라인을 커버하도록 상기 접지 라인의 하부에 배치되는 하부 파워 패턴을 포함한다.
일 실시 예에 따르면, 패키지 기판의 제1 면의 접지 라인과 제2 면의 파워 패턴이 서로 대면하도록 배치하고, 패키지 기판의 제1 면의 파워 라인과 제2 면의 접지 패턴이 서로 대면하도록 배치할 수 있다. 이에 의하여, 패키지 기판 상의 도선의 인덕턴스, 저항, 캐패시턴스, 임피던스 등과 같은 전기적 특성을 향상시킬 수 있다. 결론적으로, 상술한 전기적 특성이 개선되는 반도체 패키지를 제공할 수 있다.
도 1은 본 개시의 일 실시 예에 따르는 반도체 패키지를 개략적으로 도시하는 사시도이다.
도 2a는 본 개시의 일 실시 예에 따르는 도 1의 패키지 기판의 일부분을 투시하는 도면이다.
도 2b는 도 2a에 도시된 패키지 기판의 일부분의 제1 면을 나타내는 평면도이다.
도 2c는 도 2a에 도시된 패키지 기판의 일부분의 제2 면을 나타내는 평면도이다.
도 3은 본 개시의 일 실시 예에 따르는 패키지 기판을 개략적으로 나타내는 단면도이다.
도 4a 내지 도 4d는 본 개시의 일 실시 예 및 일 비교예에 있어서, 전기적 특성 시뮬레이션을 위해 준비된 패키지 기판의 단면도이다.
도 5a 내지 도 5e는 본 개시의 일 실시 예 및 일 비교예에 대해 실시한 시뮬레이션 결과를 보여지는 그래프이다.
이하, 첨부한 도면들을 참조하여, 본 개시의 실시 예들을 보다 상세하게 설명하고자 한다. 그러나 본 개시에 개시된 기술은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 개시의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면에서 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 또한, 본 명세서에서 사용되는 상면 및 하면, 상부 및 하부의 의미는 관찰 위치에 따라 달라지는 상대적인 개념으로서, 해석되어야 할 것이다. 그리고, 복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다. 또, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 방법 또는 제조 방법을 수행함에 있어서, 상기 방법을 이루는 각 과정들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 과정들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
도 1은 본 개시의 일 실시 예에 따르는 반도체 패키지를 개략적으로 도시하는 사시도이다. 도 1을 참조하면, 반도체 패키지(100)는 반도체 칩(110) 및 반도체 칩(110)이 실장되는 패키지 기판(120)을 포함한다. 이때, 패키지 기판(120)은 상기 제1 면에 반도체 칩(110)이 실장되는 영역을 포함한다. 패키지 기판(120)은 반도체 칩(110)이 실장되는 면인 제1 면에 배치되는 상부 도선을 포함한다. 상기 상부 도선은 파워 라인, 접지 라인, 신호 라인, 상부 파워 패턴, 상부 접지 패턴을 포함한다. 상기 파워 라인, 상기 접지 라인 및 상기 신호 라인은 일 예로서, 본딩 와이어, 범프 등과 같은 접속 수단에 의하여 반도체 칩(110)과 전기적으로 연결될 수 있다. 패키지 기판(120)은 상기 제1 면의 반대쪽 면에 배치되는 하부 도선을 포함한다. 상기 하부 도선은 하부 파워 패턴 및 하부 접지 패턴을 포함한다.
상기 파워 라인은 상기 상부 파워 패턴 및 상기 하부 파워 패턴을 서로 전기적으로 연결할 수 있으며, 상기 접지 라인은 상기 상부 접지 패턴 및 상기 하부 접지 패턴을 서로 전기적으로 연결할 수 있다.
도 2a는 본 개시의 일 실시 예에 따르는 도 1의 패키지 기판의 일부분을 투시하는 도면이다. 도 2b는 도 2a에 도시된 패키지 기판의 제1 면의 일부분을 나타내는 평면도이다. 도 2c는 도 2a에 도시된 패키지 기판의 제2 면의 일부분을 나타내는 평면도이다. 도시된 바와 같이, 패키지 기판(200)은 제1 면(210)과 제1 면(210)의 반대쪽에 위치하는 제2 면(220)을 구비한다.
도 2a 및 2b를 참조하면, 파워 라인(211) 및 접지 라인(212)이 패키지 기판(200)의 제1 면(210)에 배치된다. 파워 라인(211) 및 접지 라인(212)은 각각 균일한 선폭을 가지는 라인 패턴일 수 있다. 파워 라인(211) 및 접지 라인(212)은 서로 번갈아 배치될 수 있다. 파워 라인(211) 및 접지 라인(212) 사이에는 신호 라인(215, 216)이 배치될 수 있다. 도면에서는 한쌍의 신호 라인(215, 216)이 배치되지만, 반드시 이에 한정되지 않고, 적어도 하나 이상의 신호 라인이 존재할 수 있다. 신호 라인(215, 216)은 인접하는 파워 라인(211) 또는 접지 라인(212)에 의하여 건너편 신호 라인간의 노이즈로부터 보호(shield)될 수 있다. 신호 라인(215, 216)의 일 단부에는 신호 라인 비아(219)가 배치될 수 있다. 신호 라인 비아(219)은 제2 면(220)으로 연장될 수 있고, 제1 면(210) 상의 신호 라인(215, 216)을 제2 면(220) 상의 신호 라인과 전기적으로 연결할 수 있다.
파워 라인(211)의 적어도 일 단부에는 상부 파워 패턴(213)이 배치된다. 상부 파워 패턴(213)은 파워 라인 비아(217)를 통해 제2 면(220)의 하부 파워 패턴(223)과 전기적으로 연결될 수 있으며, 파워 라인(211)에 전력을 제공하는 기능을 수행할 수 있다. 상부 파워 패턴(213)은 파워 라인(211)과 대비하여 선폭이 균일하지 못하며, 불정형의 패턴 형태로서 제1 면(210)의 일부분을 점유하도록 배치될 수 있다.
접지 라인(212)의 적어도 일 단부에는 상부 접지 패턴(214)이 배치된다. 상부 접지 패턴(214)은 접지 라인 비아(218)를 통해 하부 접지 패턴(224)과 전기적으로 연결됨으로써, 패키지 기판(200) 상에서 접지 기능을 수행할 수 있다. 상부 접지 패턴(214)은 접지 라인(212)과 대비하여 선폭이 균일하지 못하며, 불정형의 패턴 형태로서 제1 면(210)의 일부분을 점유하도록 배치될 수 있다. 일 실시 예에 있어서, 일부 상부 접지 패턴(214)은 내부가 비어 있는 격자 패턴(214a)을 포함할 수 있다. 도시되지는 않았지만, 다른 실시예에 있어서, 모든 상부 접지 패턴(214)은 격자 패턴(214a)를 포함할 수 있다. 도시되지는 않았지만, 또다른 실시 예에 있어서, 모든 상부 파워 패턴(213)은 격자 패턴(214a)을 포함하지 않을 수 있다. 본 명세서에서 상부 접지 패턴이라 함은 격자 패턴(214a)의 유무에 관계없이, 상부 접지 패턴(214)이 제1 면(210) 상에 배치될 때 최외곽 경계선에 의해 정의되는 내부의 영역을 지칭하는 것일 수 있다.
도시되지는 않았지만, 몇몇 실시 예들에 있어서, 일부 상부 파워 패턴(213)은 내부가 비어 있는 격자 패턴을 포함할 수 있다. 상기 격자 패턴은 상부 접지 패턴(214)의 격자 패턴(214a)과 동일한 형태를 가질 수 있다. 다른 실시예들에 있어서, 모든 상부 파워 패턴(213)은 상기 격자 패턴을 포함할 수 있다. 본 명세서에서 상부 파워 패턴이라 함은 상술한 격자 패턴의 유무에 관계없이, 상부 파워 패턴(213)이 제1 면(210) 상에 배치될 때 최외곽 경계선에 의해 정의되는 내부의 영역을 지칭하는 것일 수 있다.
몇몇 실시 예들에 있어서, 상부 파워 패턴(213)은 일 파워 라인(211)의 일단부와 다른 파워 라인(211)의 일단부를 서로 연결하도록 배치될 수 있다. 마찬가지로, 상부 접지 패턴(214)은 일 접지 라인(212)의 일단부와 다른 접지 라인(212)의 일단부를 서로 연결하도록 배치될 수 있다.
몇몇 실시 예들에 있어서, 파워 라인(211)은 서로 다른 선폭을 가진 서브 파워 라인 부분을 포함하도록 배치될 수 있다. 이 경우에도, 서로 다른 서브 파워 라인 부분 각각은 균일한 선폭을 구비하는 라인 패턴일 수 있다.
도 2a 및 2c를 참조하면, 하부 파워 패턴(223) 및 하부 접지 패턴(224)이 패키지 기판(200)의 제2 면(220)에 배치된다. 도시된 바와 같이, 하부 파워 패턴(223) 및 하부 접지 패턴(224)은 서로 번갈아 배치되며, 불정형의 패턴 형태로서 제2 면(220)을 점유할 수 있다. 구체적인 일 예로서, 양쪽의 하부 파워 패턴(223)이 점유하고 있는 영역 사이에 하부 접지 패턴(224)이 배치될 수 있다. 또한, 양쪽의 하부 접지 패턴(224)이 점유하고 있는 영역 사이에 하부 파워 패턴(223)이 배치될 수 있다.
일 실시 예에 있어서, 일부 하부 파워 패턴(223)은 내부가 비어 있는 격자 패턴(223a)을 포함할 수 있다. 도시되지는 않았지만, 다른 실시예에 있어서, 모든 하부 파워 패턴(223)은 격자 패턴(223a)를 포함할 수 있다. 도시되지는 않았지만, 또다른 실시 예에 있어서, 모든 하부 파워 패턴(223)은 격자 패턴(223a)를 포함하지 않을 수 있다. 본 명세서에서 하부 파워 패턴이라 함은 격자 패턴(223a)의 유무에 관계없이 하부 파워 패턴(223)이 제2 면(220) 상에 배치될 때 최외곽 경계선에 의해 정의되는 내부의 영역을 지칭하는 것일 수 있다.
일 실시 예에 있어서, 일부 하부 접지 패턴(224)은 내부가 비어 있는 격자 패턴(224a)을 포함할 수 있다. 도시되지는 않았지만, 다른 실시예에 있어서, 모든 하부 접지 패턴(224)은 격자 패턴(224a)를 포함할 수 있다. 도시되지는 않았지만, 또다른 실시 예에 있어서, 모든 하부 접지 패턴(224)은 격자 패턴(224a)을 포함하지 않을 수 있다. 이때, 본 명세서에서 하부 접지 패턴이라 함은 격자 패턴(224a)의 유무에 관계없이, 하부 접지 패턴(224)이 제2 면(220) 상에 배치될 때 최외곽 경계선에 의해 정의되는 내부의 영역을 지칭하는 것일 수 있다.
제2 면(220) 상에는 제1 면(210)으로부터 연장된 파워 라인 비아(217), 접지 라인 비아(218) 및 신호 라인 비아(219)가 배치될 수 있다. 파워 라인 비아(217)는 하부 파워 패턴(223)과 전기적으로 연결될 수 있으며, 접지 라인 비아(218)는 하부 접지 패턴(224)과 전기적으로 연결될 수 있다. 신호 라인 비아(219)는 제1 면(210)의 신호 라인(215, 216) 및 제2 면(210) 상에서 별도로 형성되는 신호 라인 사이에서 전기 신호를 교환할 수 있다.
도 2a를 다시 참조하면, 제1 면(210)의 파워 라인(211)의 하부에는, 제2 면(220) 상의 하부 접지 패턴(224)이 위치한다. 제1 면(210)의 접지 라인(212)의 하부에는, 제2 면(220) 상의 하부 파워 패턴(223)이 위치한다.
일 실시 예에 있어서, 하부 접지 패턴(224)은 제1 면(210)의 파워 라인(211)의 폭보다 적어도 넓은 폭을 가질 수 있다. 하부 접지 패턴(224)은 제1 면(210)의 파워 라인(211)을 커버하도록 제2 면(220) 상에 배치될 수 있다.
일 실시 예에 있어서, 하부 파워 패턴(223)은 제1 면(210)의 접지 라인(212)의 폭보다 적어도 넓은 폭을 가질 수 있다. 하부 파워 패턴(223)은 제1 면(210)의 접지 라인(212)을 커버하도록 제2 면(220) 상에 배치될 수 있다.
이하에서는, 단면도를 이용하여, 파워 라인(211) 및 하부 접지 패턴(224) 사이의 배치와 접지 라인(212) 및 하부 파워 패턴(223) 사이의 배치를 포함하는 구성을 설명하기로 한다.
도 3은 본 개시의 일 실시 예에 따르는 패키지 기판을 개략적으로 나타내는 단면도이다. 구체적으로, 도 3은 도 2a, 2b 및 2c에 도시되는 패키지 기판(200)에서, 제1 면(210) 상에 배치되는 파워 라인(211), 접지 라인(212) 및 신호 라인(215, 216)과 제2 면(220) 상에 배치되는 하부 파워 패턴(223) 및 하부 접지 패턴(224)를 설명하는 단면도이다.
도 3을 참조하면, 제2 면(220)에서의 하부 파워 패턴(223)은 제1 면(210)의 접지 라인(212)에 대응하는 영역에 위치하며, 접지 라인(212)의 폭(We)보다 적어도 넓은 폭(Wlp)을 가질 수 있다. 하부 파워 패턴(223)은 접지 라인(212)을 커버할 수 있는 넓이를 가질 수 있다. 하부 파워 패턴(223)은 제1 면(210)에 수직으로 투영되는 경우, 접지 라인(212)의 적어도 일부분을 내부 영역에 포함할 수 있도록 배치될 수 있다. 일 예로서, 하부 파워 패턴(223)은 접지 라인(212)이 배치되는 영역의 70 % 이상을 내부 영역에 포함할 수 있다. 다른 예로서, 하부 파워 패턴(223)은 접지 라인(212)이 배치되는 영역의 90% 이상을 내부 영역에 포함할 수 있다.
제2 면(220)에서의 하부 접지 패턴(224)는 제1 면(210)의 파워 라인(211)에 대응하는 영역에 배치되며, 파워 라인(211)의 폭(Wp)보다 적어도 넓은 폭(Wle)을 가질 수 있다. 하부 접지 패턴(224)은 파워 라인(211)을 커버할 수 있는 넓이를 가질 수 있다. 하부 접지 패턴(224)은 제1 면(210)에 수직으로 투영되는 경우, 파워 라인(211)의 적어도 일부분을 내부 영역에 포함할 수 있다. 일 예로서, 하부 접지 패턴(224)은 파워 라인(211)이 배치되는 영역의 70 % 이상을 내부 영역에 포함할 수 있다. 다른 예로서, 하부 접지 패턴(224)은 파워 라인(211)이 배치되는 영역의 90% 이상을 내부 영역에 포함할 수 있다.
신호 라인(215, 216)은 파워 라인(211) 및 접지 라인(212) 사이에 배치될 수 있다. 도시된 바와 같이, 신호 라인(215, 216)이 한 쌍으로 배치되는 경우, 동일한 폭(Ws)을 가질 수 있다. 신호 라인(215, 216) 간의 신호 간섭을 방지하기 위해, 소정의 간격(Ss)을 두고 배치될 수 있다. 또한, 신호 라인(215, 216)은 인접하는 파워 라인(211) 또는 접지 라인(212)에 의하여 건너편 신호 라인 간의 노이즈로부터 보호(shield)될 수 있다.
하부 파워 패턴(223)은 파워 라인 비아(217) 등을 통해 파워 라인(211)과 전기적으로 연결될 수 있으며, 하부 접지 패턴(224)는 접지 라인 비아(218) 등을 통하여 접지 라인(212)와 전기적으로 연결될 수 있다.
발명자에 따르면, 상술한 하부 파워 패턴(223) 및 하부 접지 패턴(224)의 배치는, 후술하는 일 비교예에서 제2 면(220)에 하부 접지 패턴(224)만을 배치하는 경우에 비해 전기적 특성이 향상될 수 있다. 상기 전기적 특성의 향상은 파워 라인(211)에서의 인덕턴스 및 저항의 감소, 파워 라인(211) 및 접지 라인(212) 사이의 캐패시턴스의 증가 등을 의미할 수 있다. 또한, 상기 전기적 특성의 향상은 신호 라인(215)에서의 인덕턴스의 감소를 의미할 수 있다.
반드시 특정한 이론에 한정되어 설명되는 것은 아니지만, 제2 면(220)에 하부 접지 패턴(224)이 단독으로 배치되는 것에 비해, 하부 파워 패턴(223) 및 하부 접지 패턴(224)이, 접지 라인(212) 및 파워 라인(211)이 제1 면(210) 상에 배치되는 위치와 대응되는 제2 면(220) 상의 위치에 배치되는 경우, 패키지 기판(200)의 파워 라인(211)의 저항이 감소될 수 있다. 이는 하부 파워 패턴(223)이 제2 면(220)에 배치되는 경우, 파워 라인(211)에 전력을 공급하는 파워 패턴의 면적이 패키지 기판(200) 상에서 증가하기 때문일 수 있다. 또한, 패키지 기판(200)의 파워 라인(211)의 인덕턴스가 감소될 수 있다. 이는 하부 파워 패턴(223)이 제2 면(220)에 배치됨으로써, 하부 접지 패턴(224)과의 사이에서 인덕턴스를 감소시키는 상호 간섭 정도 및 빈도가 증가하기 때문일 수 있다.
또한, 파워 라인(211)과 접지 라인(212) 사이, 파워 라인(211)과 하부 접지 패턴(224) 사이, 접지 라인(212)과 하부 파워 패턴(223) 또는 하부 접지 패턴(224)과 하부 파워 패턴(223) 사이의 캐패시턴스가 증가할 수 있다. 이는 상술한 구조가 파워 라인(211)과 접지 라인(212)이 유전체를 사이에 두고 서로 대면할 빈도가 증가하기 때문일 수 있다. 이러한 캐패시턴스의 증가는 일 예로서 전원 회로에서 파워 노이즈를 방지하는 필터 기능을 촉진시킬 수 있다.
또한, 반드시 특정한 이론에 한정되어 설명되는 것은 아니지만, 하부 파워 패턴(223)에 의하여, 신호 라인(215, 216)에 간섭하여 영향을 줄 수 있는 전자기적 인자가 증가함으로써, 신호 라인(215, 216)의 인덕턴스가 감소될 수 있다.
이와 같이, 본 개시의 일 실시예에 따르면, 파워 라인의 저항 및 인덕턴스를 감소시킬 수 있어서, 반도체 패키지의 파워 라인의 전송 속도를 향상시킬 수 있다. 또한, 파워 라인과 접지 라인 사이의 캐패시턴스를 향상시킴으로써, 파워 라인 상에서의 노이즈 제거 능률을 향상시킬 수 있다. 또한, 신호 라인의 인덕턴스를 감소시킴으로써, 신호 전달이 보다 효율적으로 수행될 수 있다.
이하에서는, 본 개시의 일 실시 예에 따르는 구성을 보다 명확하게 전달하기 위한 구체적인 실시예들을 개시하기로 한다. 다만, 본 개시의 사상은 후술하는 실시예들에 반드시 한정되는 것은 아니다.
실시예
파워 라인, 접지 라인, 파워 패턴 및 접지 패턴의 배치 및 형태에 따른 전기적 특성을 살펴보기 위하여 시뮬레이션을 실시하였다.
도 4a 내지 도 4d는 본 개시의 일 실시 예 및 일 비교예에 있어서, 전기적 특성 시뮬레이션을 위해 준비된 패키지 기판의 단면도이다. 패키지 기판의 크기는 12mm ×12mm 로 구성하였으며, 패턴은 도면에 도시된 '1W'가 35㎛의 선폭을 가지도록 구성하였다.
도 4a는 본 개시의 일 실시 예에 따르는 제1 실시예를 도시하고 있다. 도면을 참조하면, 패키지 기판(410)의 제1 면(411) 상에 신호 라인(DQ0, DQ1, DQ2, DQ3, DQ4, DQ5, DQ6, DQ7, DQS0, DQSB0)이 배치된다. 신호 라인(DQ0, DQ1, DQ2, DQ3, DQ4, DQ5, DQ6, DQ7, DQS0, DQSB0)은 1W의 선폭을 가진다. 신호 라인(DQ0, DQ1, DQ2, DQ3, DQ4, DQ5, DQ6, DQ7, DQS0, DQSB0)은 도시된 바와 같이, 한 쌍이 서로 인접하여 배치되며, 파워 라인(VDD) 및 접지 라인(VSS)이 한 쌍의 신호 라인의 바깥쪽에 배치된다. 인접하는 신호 라인 사이의 간격은 신호 라인(DQSO)과 신호 라인(DQSB0) 사이에는 1W 이며, 나머지 인접하는 한 쌍의 신호 라인 간의 간격은 2W 이다. 파워 라인(VDD) 및 접지 라인(VSS)는 각각 1W의 선폭을 가진다. 파워 라인(VDD)과 최인접하는 신호 라인(DQ0, DQ1, DQ2, DQ3, DQ4, DQ5, DQ6, DQ7, DQS0, DQSB0) 사이의 간격은 1W 이며, 접지 라인(VSS)과 최인접하는 신호 라인(DQ0, DQ1, DQ2, DQ3, DQ4, DQ5, DQ6, DQ7, DQS0, DQSB0) 사이의 간격도 1W이다.
패키지 기판(410)의 제2 면(412) 상에 하부 파워 패턴(VDDQ) 및 하부 접지 패턴(VSSQ)이 배치된다. 하부 파워 패턴(VDDQ)은 적어도 접지 라인(VSS)를 커버할 수 있도록 제2 면(412) 상에 배치되며, 도시된 바와 같이, 4W의 폭을 가진다. 하부 접지 패턴(VSSQ)는 적어도 파워 라인(VDD)를 커버할 수 있을 정도로 제2 면(412) 상에 배치되며, 도시된 바와 같이, 6W의 폭을 가진다. 하부 파워 패턴(VDDQ) 및 하부 접지 패턴(VSSQ) 사이의 간격은 1W를 유지한다.
도 4b는 본 개시의 일 실시 예에 따르는 제2 실시예를 도시하고 있다. 도면을 참조하면, 상기 제2 실시예는 패키지 기판(420)의 제1 면(421) 상에 배치되는 파워 라인(VDD2) 및 접지 라인(VSS2)의 폭이 2W 인것을 제외하면, 상기 제1 실시예와 구성이 실질적으로 동일하다.
도 4c는 본 개시의 일 실시 예에 따르는 제1 비교예를 도시하고 있다. 도면을 참조하면, 상기 제1 비교예는 패키지 기판(430)의 제2 면(432) 상에 하부 파워 패턴을 제외하고, 하부 접지 패턴(VSSQ) 만을 배치시키는 것을 제외하고는 상기 제1 실시예와 구성이 실질적으로 동일하다.
도 4d는 본 개시의 일 실시 예에 따르는 제2 비교예를 도시하고 있다. 도면을 참조하면, 상기 제2 비교예는 패키지 기판(440)의 제1 면(441) 상에 배치되는 파워 라인(VDD2) 및 접지 라인(VSS2)의 폭이 2W 인것을 제외하면, 상기 제1 비교예와 구성이 실질적으로 동일하다.
실험예
상용의 ANSYS TRA 시뮬레이션 장치를 사용하여, 상기 제1 실시예, 상기 제2 실시예, 상기 제1 비교예 및 상기 제2 비교예에 대하여 400Mhz의 주파수로 전력을 인가하는 시뮬레이션을 실시하여, 파워 라인의 저항, 인덕턴스 및 캐패시턴스을 산출하였다. 또한, 신호 라인의 자체 인덕턴스 및 상호 인덕턴스를 산출하였다.
고찰
도 5a 내지 도 5e는 본 개시의 일 실시 예 및 일 비교예에 대해 실시한 시뮬레이션 결과를 보여지는 그래프이다. 도 5a는 파워라인의 저항을 시뮬레이션한 결과를 나타내고 있다. 도 5a를 참조하면, 실시예 1 및 2의 경우가 비교예 1 및 2와 대비하여 파워 저항이 낮음을 확인할 수 있다. 특히, 실시예 1 및 2는, 비교예 1과 대비하여서 약 절반 정도의 저항을 가지는 것으로 나타났다.
도 5b는 파워라인의 인덕턴스를 시뮬레이션한 결과를 나타내고 있다. 도 5b를 참조하면, 실시예 1 및 2의 경우가 비교예 1 및 2와 대비하여 파워 인덕턴스가 낮음을 확인할 수 있다. 특히, 실시예 1 및 2는, 비교예 1과 대비하여서 약 1/3 정도의 인덕턴스를 가지는 것으로 나타났다.
도 5c는 파워 라인과 접지 라인 사이의 캐패시턴스를 시뮬레이션한 결과를 나타내고 있다. 도 5c를 참조하면, 실시예 1 및 2의 경우가 비교예 1 및 2와 대비하여 캐패시턴스가 높음을 확인할 수 있다. 특히, 실시예 1 및 2는, 비교예 1과 대비하여서 약 4 배 정도의 캐패시턴스를 가지는 것으로 나타났다.
도 5d는 파워 라인의 임피던스를 시뮬레이션한 결과를 나타내고 있다. 상기 파워 라인의 임피던스는 도 5a 내지 도c에서 시뮬레이션한 파워라인의 저항, 인덕턴스 및 캐패시턴스 성분을 포함할 수 있다. 도시된 바와 같이, 실시예 1 및 2의 경우가 비교예 1 및 2와 대비하여 파워 라인의 임피던스가 낮음을 확인할 수 있다. 특히, 실시예 1 및 2는, 비교예 1과 대비하여서 약 1/3 정도의 임피던스를 가지는 것으로 나타났다.
도 5e는 신호라인의 인덕턴스를 시뮬레이션한 결과를 나타내고 있다. 구체적으로, 하나의 DQ4 신호 라인에 대하여 자체 인덕턴스를 시뮬레이션하고, 이에 대하여, 다른 나머지 신호 라인(DQ0, DQ1, DQ2, DQ3, DQ5, DQ6, DQ7, DQS0, DQSB0)이 인지하는 상호 인덕턴스를 시뮬레이션하였다. DQ4 신호 라인에 대한 자체 인덕턴스 시뮬레이션 결과, 실시예 1 및 2의 경우가 비교예 1 및 2와 대비하여 신호 라인의 자체 임피던스가 낮음을 확인할 수 있다. 상호 인덕턴스 결과는 DQ4 신호 라인과 인접하는 DQ5 신호 라인에서 상대적으로 크게 나타났다. 신호 라인 사이의 간격이 2W 로서 상대적으로 큰 실시예 1 및 비교예 1에서 상호 인덕턴스가 낮게 나타났다. 나머지 신호 라인의 경우, 적어도 하나 이상의 파워 라인(VDD) 및 접지 라인(VSS)에 의해 보호(shield)되므로, 상호 인덕턴스는 낮게 나타났다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 반도체 패키지, 110: 반도체 칩, 120: 패키지 기판,
200: 패키지 기판, 210: 패키지 기판의 제1 면, 211: 파워 라인, 212: 접지 라인, 213: 상부 파워 패턴, 214: 상부 접지 패턴, 213a, 214a: 격자 패턴, 215, 216: 신호 라인, 217: 파워 라인 비아, 218: 접지 라인 비아, 219: 신호 라인 비아,
220: 패키지 기판의 제2 면, 223: 하부 파워 패턴, 224: 하부 접지 패턴, 223a, 224a: 격자 패턴,
410, 420, 430, 440: 패키지 기판, 411, 421, 431, 441: 제1 면, 412, 422, 432, 442: 제2 면.

Claims (17)

  1. 패키지 기판에 있어서,
    제1 면에 배치되는 파워 라인 및 접지 라인;
    상기 제1 면에서 상기 파워 라인 및 상기 접지 라인 사이에 배치되는 복수의 신호 라인;
    상기 제1 면의 반대쪽인 제2 면에 각각 배치되며, 상기 파워 라인의 하부에 위치하는 하부 접지 패턴 및 상기 접지 라인의 하부에 위치하는 하부 파워 패턴을 포함하는
    패키지 기판.
  2. 제1 항에 있어서,
    상기 하부 접지 패턴은 상기 제1 면의 상기 파워 라인과 대응하도록 배치되며, 상기 파워 라인을 커버할 수 있는 넓이를 가지는
    패키지 기판.
  3. 제1 항에 있어서,
    상기 하부 파워 패턴은 상기 제1 면의 상기 접지 라인과 대응하도록 배치되며, 상기 접지 라인을 커버할 수 있는 넓이를 가지는
    패키지 기판.
  4. 제1 항에 있어서,
    상기 하부 접지 패턴은 상기 제1 면에 수직으로 투영되는 경우, 상기 파워 라인의 적어도 일부분을 내부 영역에 포함하고,
    상기 하부 파워 패턴은 상기 제1 면에 수직으로 투영되는 경우, 상기 접지 라인의 적어도 일부분을 내부 영역에 포함하는
    패키지 기판.
  5. 제1 항에 있어서,
    상기 제1 면 상에 배치되며, 상기 파워 라인 및 상기 접지 라인과 전기적으로 연결되는 상부 파워 패턴 및 상부 접지 패턴을 더 포함하는
    패키지 기판.
  6. 제1 항에 있어서,
    상기 파워 라인 및 상기 접지 라인은 각각 균일한 선폭을 가지는 라인 패턴이며,
    이에 대응되는 상기 하부 파워 패턴 및 상기 하부 접지 패턴은 불정형 패턴인
    패키지 기판.
  7. 제1 항에 있어서,
    상기 파워 라인 및 상기 접지 라인은 서로 번갈아 배치되며, 이에 대응하는 상기 하부 접지 패턴 및 상기 하부 파워 패턴도 서로 번갈아 배치되는
    패키지 기판.
  8. 제1 항에 있어서,
    상기 제1 면에 배치되는 반도체 칩 실장 영역을 더 구비하는
    패키지 기판.
  9. 반도체 칩; 및
    상기 반도체 칩이 실장되는 패키지 기판을 포함하고,
    상기 패키지 기판은
    상기 반도체 칩과 전기적으로 연결되며, 제1 면에 위치하는 파워 라인 및 접지 라인; 및
    상기 제1 면의 반대쪽인 제2 면에 위치하고, 상기 파워 라인에 대응되는 위치에 배치되는 하부 접지 패턴 및 상기 접지 라인에 대응되는 위치에 배치되는 하부 파워 패턴을 포함하는
    반도체 패키지.
  10. 제9 항에 있어서,
    상기 하부 접지 패턴은 상기 제1 면의 상기 파워 라인과 대응하도록 배치되며, 상기 파워 라인을 커버할 수 있는 넓이를 가지는
    반도체 패키지.
  11. 제9 항에 있어서,
    상기 하부 파워 패턴은 상기 제1 면의 상기 접지 라인과 대응하도록 배치되며, 상기 접지 라인을 커버할 수 있는 넓이를 가지는
    반도체 패키지.
  12. 제9 항에 있어서,
    상기 제1 면 상에 배치되며, 상기 파워 라인 및 상기 접지 라인과 전기적으로 연결되는 상부 파워 패턴 및 상부 접지 패턴을 더 포함하는
    패키지 기판.
  13. 제9 항에 있어서,
    상기 하부 접지 패턴은 상기 제1 면에 수직으로 투영되는 경우, 상기 파워 라인의 적어도 일부분을 내부 영역에 포함하고
    상기 하부 파워 패턴은 상기 제1 면에 수직으로 투영되는 경우, 상기 접지 라인의 적어도 일부분을 내부 영역에 포함하는
    반도체 패키지.
  14. 제9 항에 있어서,
    상기 파워 라인 및 상기 접지 라인은 각각 균일한 선폭을 가지는 라인 패턴이며,
    이에 대응되는 상기 하부 파워 패턴 및 상기 하부 접지 패턴은 불정형 패턴인
    반도체 패키지.
  15. 상기 파워 라인 및 상기 접지 라인은 서로 번갈아 배치되며, 이에 대응하는 상기 하부 접지 패턴 및 상기 하부 파워 패턴도 서로 번갈아 배치되는
    패키지 기판.
  16. 반도체 칩; 및
    상기 반도체 칩이 실장되는 패키지 기판을 포함하고,
    상기 패키지 기판은
    상기 반도체 칩과 전기적으로 연결되며, 제1 면에 위치하는 파워 라인 및 접지 라인; 및
    상기 제1 면의 반대쪽인 제2 면에 각각 위치하고, 상기 파워 라인을 커버하도록 상기 파워 라인의 하부에 배치되는 하부 접지 패턴 및 상기 접지 라인을 커버하도록 상기 접지 라인의 하부에 배치되는 하부 파워 패턴을 포함하는
    반도체 패키지.
  17. 제16 항에 있어서,
    상기 하부 접지 패턴은 상기 제1 면에 수직으로 투영되는 경우, 상기 파워 라인의 적어도 일부분을 내부 영역에 포함하고,
    상기 하부 파워 패턴은 상기 제1 면에 수직으로 투영되는 경우, 상기 접지 라인의 적어도 일부분을 내부 영역에 포함하는
    반도체 패키지.
KR1020120151423A 2012-12-21 2012-12-21 패키지 기판 및 이를 포함하는 반도체 패키지 KR101971281B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020120151423A KR101971281B1 (ko) 2012-12-21 2012-12-21 패키지 기판 및 이를 포함하는 반도체 패키지
US14/014,652 US9609742B2 (en) 2012-12-21 2013-08-30 Electrical characteristics of package substrates and semiconductor packages including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120151423A KR101971281B1 (ko) 2012-12-21 2012-12-21 패키지 기판 및 이를 포함하는 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20140081546A true KR20140081546A (ko) 2014-07-01
KR101971281B1 KR101971281B1 (ko) 2019-04-22

Family

ID=50973744

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120151423A KR101971281B1 (ko) 2012-12-21 2012-12-21 패키지 기판 및 이를 포함하는 반도체 패키지

Country Status (2)

Country Link
US (1) US9609742B2 (ko)
KR (1) KR101971281B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10784199B2 (en) * 2019-02-20 2020-09-22 Micron Technology, Inc. Component inter-digitated VIAS and leads
KR20210098565A (ko) 2020-01-31 2021-08-11 에스케이하이닉스 주식회사 파워 트레이스 패턴 및 접지 트레이스 패턴을 구비하는 패키지 기판 및 이를 포함하는 반도체 패키지
KR20210128115A (ko) 2020-04-16 2021-10-26 에스케이하이닉스 주식회사 디커플링 캐패시터를 포함하는 반도체 패키지

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6160705A (en) * 1997-05-09 2000-12-12 Texas Instruments Incorporated Ball grid array package and method using enhanced power and ground distribution circuitry
US20020076919A1 (en) * 1998-11-13 2002-06-20 Peters Michael G. Composite interposer and method for producing a composite interposer
KR20070010112A (ko) * 2003-11-08 2007-01-22 스태츠 칩팩, 엘티디. 플립 칩 인터커넥션 패드 레이아웃

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6566167B1 (en) 2001-07-31 2003-05-20 Lsi Logic Corporation PBGA electrical noise isolation of signal traces
KR20100084379A (ko) 2009-01-16 2010-07-26 삼성전자주식회사 인쇄회로기판
US8618814B2 (en) * 2011-02-07 2013-12-31 Ati Technologies Ulc High bandwidth passive switching current sensor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6160705A (en) * 1997-05-09 2000-12-12 Texas Instruments Incorporated Ball grid array package and method using enhanced power and ground distribution circuitry
US20020076919A1 (en) * 1998-11-13 2002-06-20 Peters Michael G. Composite interposer and method for producing a composite interposer
KR20070010112A (ko) * 2003-11-08 2007-01-22 스태츠 칩팩, 엘티디. 플립 칩 인터커넥션 패드 레이아웃

Also Published As

Publication number Publication date
US9609742B2 (en) 2017-03-28
KR101971281B1 (ko) 2019-04-22
US20140175680A1 (en) 2014-06-26

Similar Documents

Publication Publication Date Title
US7405477B1 (en) Ball grid array package-to-board interconnect co-design apparatus
US7151319B2 (en) Semiconductor device
US5903050A (en) Semiconductor package having capacitive extension spokes and method for making the same
US7531751B2 (en) Method and system for an improved package substrate for use with a semiconductor package
JP4195883B2 (ja) 多層モジュール
US9468089B2 (en) EBG structure, semiconductor device, and circuit board
US8119931B1 (en) Differential vertical structure for high density, low layer count packages
JP5694251B2 (ja) Ｅｂｇ構造体および回路基板
TWI424799B (zh) 基板佈局與其形成方法
US8198724B1 (en) Integrated circuit device having a multi-layer substrate and a method of enabling signals to be routed in a multi-layer substrate
JP5852929B2 (ja) インターポーザ、プリント基板及び半導体装置
US8547681B2 (en) Decoupling capacitor
WO2014012370A1 (zh) 一种芯片封装及封装方法
KR101971281B1 (ko) 패키지 기판 및 이를 포함하는 반도체 패키지
US8089004B2 (en) Semiconductor device including wiring excellent in impedance matching, and method for designing the same
WO2015040727A1 (ja) 半導体集積回路装置
US20090273074A1 (en) Bond wire loop for high speed noise isolation
US8728874B2 (en) Method and apparatus for low inductive design pattern
KR102279979B1 (ko) 모듈
JP5543094B2 (ja) 低ノイズ半導体パッケージ
WO2020236359A1 (en) Through-silicon vias and decoupling capacitance
WO2012153835A1 (ja) プリント配線基板
JP6332958B2 (ja) 電子部品の実装構造及びプリント配線板並びに電子機器
JP2004260141A (ja) 集積回路ボンディングパッド及びその形成方法
JP2000294733A (ja) 高周波フリップチップ実装基板のパターンレイアウト

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant