JP6336293B2 - 電圧生成装置 - Google Patents

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Description

この発明は、半導体基板の表面の素子形成領域に素子が作り込まれた半導体チップを備えた電圧生成装置に関する。
特許文献１は、半導体ダイと、半導体ダイの裏面に配置されたパッシブ部品と、半導体ダイを貫通するシリコンビア（ＴＳＶ：through-silicon via）とを含む集積システムを開示している。シリコンビアは、パッシブ部品を半導体ダイのアクティブ面に接続するための電気経路を提供する。
特開２０１２−１６４９７０号公報
特許文献１の先行技術では、半導体ダイのアクティブ面とパッシブ部品とがシリコンビアを介して接続されている。そのため、シリコンビアが有する電気抵抗のために、アクティブ面とパッシブ部品との間のインピーダンスが大きく、それらの間の電気経路での損失が大きい。これにより、動作速度が制限を受けるため、高周波化が難しく、電気経路を介して伝送される信号にノイズが入りやすい。
この発明の一実施形態は、入力電圧から所望の出力電圧を生成する電圧生成装置を提供する。この電圧生成装置は、半導体基板と、前記半導体基板の表面の素子形成領域に作り込まれた素子とを有する半導体チップと、前記半導体チップの前記半導体基板の表面と同じ側の表面である回路部品接続面に実装された回路部品と、前記半導体基板の前記裏面側に設けられた外部接続部材とを含む。
この発明の一実施形態では、前記外部接続部材は、入力電圧が入力される入力電圧端子と、グランド電位に接続されるグランド端子と、出力電圧が出力される出力端子とを含む。前記素子は、前記入力電圧端子と前記グランド端子との間に直列に接続された第１トランジスタおよび第２トランジスタを含む。前記半導体チップは、さらに、前記第１トランジスタおよび前記第２トランジスタを制御する制御回路を有する。前記回路部品は、前記第１トランジスタおよび前記第２トランジスタの接続点と前記出力端子との間に接続されるインダクタチップを含む。この発明の一実施形態では、前記第１トランジスタまたは前記第２トランジスタの直上に前記インダクタチップが配置されている。
この発明の一実施形態では、前記半導体チップが、前記半導体基板の前記素子形成領域を回避して当該半導体基板の表面と裏面との間を貫通し、前記表面および裏面の間に導電路を形成する貫通ビアをさらに有する。
この発明の一実施形態では、前記半導体チップの回路部品接続面に形成され、前記素子形成領域に形成された回路を前記貫通ビアに接続する第１表面配線層をさらに含む。
この発明の一実施形態では、前記半導体チップの回路部品接続面に形成され、前記素子形成領域に形成された回路を前記回路部品の電極に接続する第２表面配線層をさらに含む。
この発明の一実施形態では、前記半導体チップの回路部品接続面に形成され、前記回路部品の電極を前記貫通ビアに接続する第３表面配線層をさらに含む。
この発明の一実施形態では、前記半導体チップの回路部品接続面に形成され、前記回路部品の電極を前記半導体チップの回路部品接続面に実装された他の回路部品に接続する第４表面配線層をさらに含む。
この発明の一実施形態では、前記回路部品の電極が前記貫通ビアの直上に配置されている。
この発明の一実施形態では、前記外部接続部材が前記貫通ビアの直下に配置されている。
この発明の一実施形態では、前記半導体チップの回路部品接続面を覆う絶縁層をさらに含む。
この発明の一実施形態では、前記絶縁層の表面と前記回路部品との間に空間が形成されている。
この発明の一実施形態では、前記絶縁層が、ポリイミド膜、酸化膜またはソルダーレジスト膜である。
この発明の一実施形態では、前記絶縁層の厚さが１０μｍ以上である。
この発明の一実施形態では、平面視において前記素子形成領域と少なくとも一部が重なり合うように前記回路部品が前記回路部品接続面に実装されている。
この発明の一実施形態では、平面視において、前記回路部品の電極が、前記素子形成領域を回避して配置されている。
この発明の一実施形態では、前記貫通ビアが、前記素子形成領域よりも前記半導体基板の周縁に近い領域に配置されている。
この発明の一実施形態では、前記貫通ビアが、前記素子形成領域に取り囲まれている。
この発明の一実施形態では、前記貫通ビアがＴＳＶ（貫通シリコンビア）である。
この発明の一実施形態では、前記回路部品が、キャパシタチップ、インダクタチップ、ＩＣチップ、抵抗器チップ、ダイオードチップ、発光ダイオード素子、センサ素子、またはＭＥＭＳ素子を含む。
この発明の一実施形態では、前記回路部品が、受動部品を含む。受動部品の例は、キャパシタチップ、インダクタチップ、抵抗器チップを含む。
この発明の一実施形態では、前記半導体基板がＳＯＩ(Silicon on Insulator)基板である。
この発明の一実施形態では、前記回路部品が、前記入力電圧端子と前記グランド端子との間に接続された第１キャパシタチップを含む。
この発明の一実施形態では、前記回路部品が、前記出力端子と前記グランド端子との間に接続された第２キャパシタチップを含む。
この発明によれば、半導体基板の表面の素子形成領域に素子が形成されており、当該表面と同側の半導体チップの表面が回路部品接続面とされ、この回路部品接続面に回路部品が配置されている。それにより、半導体基板に形成された素子と回路部品との間の距離を短くすることができるので、それに応じて、それらの間の電気経路の抵抗を低くすることができる。その結果、電気経路における損失を低減できるので、高周波化を図ることができ、かつ耐ノイズ性を向上することができる。
図１は、この発明の一実施形態に係る半導体装置の全体構成例を示す斜視図である。 図２は、前記半導体装置の底面図である。 図３は、前記半導体装置に備えられた半導体基板の表面の素子形成領域の配置例を示す平面図である。 図４は、回路部品と素子形成領域との電気的接続を説明するための平面図である。 図５Ａは、前記半導体装置の断面図であり、図４のVA-VA線での切断面を示す。 図５Ｂはインダクタチップ付近の断面図であり、図４のVB-VB線での切断面を示す。 図５Ｃはキャパシタチップ付近の断面図であり、図４のVC-VC線での切断面を示す。 図６は、前記半導体装置の電気的構成例を説明するための電気回路図である。 図７Ａは、この発明の他の実施形態に係る半導体装置の構成を説明するための図解的な断面図である。 図７Ｂは、図７Ａの半導体装置における貫通ビア領域の配置を説明するための平面図である。 図８は、この発明のさらに他の実施形態に係る半導体装置の構成を説明するための図解的な断面図である。 図９は、半導体チップの回路部品接続面に実装される回路部品が抵抗器チップを含む半導体装置の構成例を示す断面図である。 図１０は、半導体チップの回路部品接続面に実装される回路部品が水晶振動子チップを含む半導体装置の構成例を示す断面図である。 図１１は、半導体チップの回路部品接続面に実装される回路部品がＭＥＭＳチップを含む半導体装置の構成例を示す断面図である。 図１２は、半導体チップの回路部品接続面に実装される回路部品がＬＳＩチップを含む半導体装置の構成例を示す断面図である。 図１３は、半導体チップの回路部品接続面に実装される回路部品がセンサチップを含む半導体装置の構成例を示す断面図である。
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る半導体装置の全体構成例を示す斜視図である。この半導体装置１は、半導体チップ２と、回路部品Ｃ１，Ｃ２，Ｌとを含む。半導体チップ２は、半導体基板３を含む。半導体基板３の表面３ａには、多層配線層６が形成されている。半導体基板３の表面３ａとは、素子が作り込まれた素子形成領域を有する側の表面である。多層配線層６は、保護用の絶縁膜２０で覆われている。
半導体基板３の表面３ａと同側の半導体チップ２の表面は、回路部品接続面１０とされている。回路部品接続面１０は、この実施形態では、多層配線層６の表面である。この回路部品接続面１０に回路部品Ｃ１，Ｃ２，Ｌが実装されている。すなわち、回路部品Ｃ１，Ｃ２，Ｌは、半導体基板３の素子が作り込まれた表面３ａと同側の半導体チップ２の表面（回路部品接続面１０）に実装されている。この実施形態では、キャパシタチップＣ１，Ｃ２およびインダクタチップＬが、半導体チップ２外の回路部品として、半導体チップ２の表面に実装されている。これらの回路部品は、いずれも受動部品の例である。
半導体チップ２は、この実施形態では、平面視矩形の形状を有している。この半導体チップ２の表面の長手方向に沿って、２つのキャパシタチップＣ１，Ｃ２および一つのインダクタチップＬが配列されている。これらの回路部品Ｃ１，Ｃ２，Ｌは、いずれも平面視矩形の形状を有しており、それらの長手方向が半導体チップ２の短手方向に沿っている。この実施形態では、２つのキャパシタチップＣ１，Ｃ２の間に一つのインダクタチップＬが配置されている。キャパシタチップＣ１，Ｃ２は、長手方向両端にそれぞれ電極１１，１２；１３，１４を備えている。インダクタチップＬも同様に、長手方向両端にそれぞれ電極１５，１６を備えている。
図２は、半導体装置１の底面図である。半導体基板３は、素子形成領域４が設けられた表面３ａとは反対側の裏面３ｂを有している。この裏面３ｂに、外部接続部材８が配置されている。外部接続部材８は、半田ボールであってもよい。この実施形態では、複数（たとえば９個）の外部接続部材８が半導体基板３の裏面３ｂに設けられており、それらがアレイ状（行列状）に配列されている。外部接続部材８の一部は、当該半導体装置１が実装される配線基板に電気的に接続される外部接続端子Ｐ１〜Ｐ５であり、他の外部接続部材は、外部への電気的接続に寄与しないダミー端子Ｄ１〜Ｄ４であってもよい。ダミー端子Ｄ１〜Ｄ４は、外部接続端子Ｐ１〜Ｐ５が配置されていない領域に配置され、外部接続部材８全体の均等配置に寄与する。
図３は、半導体基板３の表面の素子形成領域４の配置例を示す平面図である。素子形成領域４は、この例では、半導体基板３の長手方向に沿って帯状に延びた矩形領域である。素子形成領域４は、この配置例では、短手方向の幅が半導体基板３の短手方向の幅よりも小さく、長手方向の長さが半導体基板３の長手方向の長さよりも短くなっている。素子形成領域４には、ｐ型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）７８およびｎ型ＭＯＳＦＥＴ７９等の素子が形成されている。図３の例では、ｐ型ＭＯＳＦＥＴ７８およびｎ型ＭＯＳＦＥＴ７９は、素子形成領域４の一つの長辺に沿って並んで形成されている。
素子形成領域４の周囲には、貫通ビア領域７が設けられている。貫通ビア領域７は、この実施形態では、半導体基板３の長手方向に沿って延びた矩形環状の領域である。貫通ビア領域７には、半導体基板３の表面３ａおよび裏面３ｂに渡って貫通する貫通ビア９が配置されている。これにより、貫通ビア９は、素子形成領域４を回避して形成されている。貫通ビア９は、この実施形態では、半導体チップ２の表面（回路部品接続面１０）と半導体チップ２の裏面（半導体基板３の裏面３ｂ）に渡って貫通している。
図４は、半導体チップ２の回路部品接続面１０を示す平面図であり、回路部品Ｃ１，Ｃ２，Ｌと素子形成領域４との電気的接続を示す。また、図５Ａは、半導体装置１の断面図であり、図４のVA-VA線での切断面を示す。図５ＢはインダクタチップＬの付近の半導体装置１の断面図であり、図４のVB-VB線での切断面を示す。さらに、図５ＣはキャパシタチップＣ１の付近の半導体装置１の断面図であり、図４のVC-VC線での切断面を示す。ただし、図５Ａ、図５Ｂおよび図５Ｃにおいて、回路部品Ｃ１，Ｃ２，Ｌの内部構造は省略してある。
半導体チップ２は、半導体基板３の表面３ａに形成された多層配線層６を有している。この多層配線層６の最表面は、回路部品接続面１０であり、この回路部品接続面１０は、保護用の絶縁膜２０で覆われている。この絶縁膜２０から露出するように、複数の表面電極２１〜２６が設けられている。これらの複数の表面電極２１〜２６は、回路部品Ｃ１，Ｃ２，Ｌと半導体基板３の素子形成領域４に形成された回路との電気的接続を担う。具体的には、インダクタチップＬの一対の電極１５，１６は、半導体チップ２の表面電極２５，２６にそれぞれ半田等の導電性接合材３５，３６を介して機械的および電気的に接続されている。また、キャパシタチップＣ１の一対の電極１１，１２は、半導体チップ２の表面電極２１，２２にそれぞれ半田等の導電性接合材３１，３２を介して機械的および電気的に接続されている。同様に、キャパシタチップＣ２の一対の電極１３，１４は、半導体チップ２の表面電極２３，２４にそれぞれ半田等の導電性接合材３３，３４を介して機械的および電気的に接続されている。
貫通ビア領域７には、半導体基板３の表面３ａおよび裏面３ｂの間に渡って貫通する貫通ビア９が配置されている。貫通ビア９は、この実施形態では、半導体チップ２の表面および裏面に渡って貫通している。半導体基板３は、たとえばシリコン基板であり、貫通ビア９は、いわゆるスルー・シリコン・ビア（ＴＳＶ）であってもよい。各貫通ビア９は、図５Ａに示すように、半導体基板３に形成された貫通孔６０と、この貫通孔６０内に埋め込まれた導体６１とを含み、半導体基板３の表面３ａおよび裏面３ｂの間（この実施形態では半導体チップ２の表面および裏面の間）を電気的に接続する導電路を提供する。貫通孔６０は、この実施形態では、表面３ａから裏面３ｂに向かうに従って孔径が広がるテーパー状の側壁６２を有している。したがって、裏面３ｂ側の断面積が表面３ａ側の断面積よりも大きい。貫通孔６０の側壁６２には、絶縁膜６３が形成されており、この絶縁膜６３によって導体６１が囲まれている。それにより、導体６１と半導体基板３との間は電気的に絶縁されている。
多層配線層６の表面（回路部品接続面１０）には、貫通ビア９の頭部と接するように表面電極２１，２２，２５，２７，２８が形成されている。貫通ビア９は、これらの表面電極２１，２２，２５，２７，２８を介して回路部品Ｃ１，Ｃ２，Ｌまたは素子形成領域４内の素子に電気的に接続されている。表面電極２１〜２６は、回路部品Ｃ１，Ｃ２，Ｌの電極１１〜１６との接続のために絶縁膜２０から露出しているのに対して、表面電極２７，２８は、絶縁膜２０から露出していなくてもよい。
貫通ビア９の底部に接するように、貫通ビア９の直下に外部接続部材８が配置されている。貫通ビア９の底部に接する外部接続部材８は、半導体装置１の外部への電気的接続を担う外部接続端子Ｐ１〜Ｐ５である。そして、貫通ビア９が配置されていない領域に配置された外部接続部材８は、外部への電気的接続を担わないダミー端子Ｄ１〜Ｄ４である。この実施形態では、外部接続部材８が全体として３行３列の行列状に配列されており、それらのうちの５つに対応する位置に貫通ビア９がそれぞれ配置されている。
半導体基板３の表面３ａの素子形成領域４には、素子１０１〜１０４が形成されている。これらの素子１０１〜１０４は、能動素子であってもよいし、受動素子であってもよい。能動素子の例は、トランジスタおよびダイオードを含む。これらの能動素子は、たとえば、半導体基板３の表層領域に形成された不純物拡散層を含む。受動素子の例は、キャパシタおよび抵抗を含む。
多層配線層６内に形成された配線層６Ｗは、それらの素子１０１〜１０４と表面電極２１〜２８等との接続を担う。多層配線層６内にキャパシタやポリシリコン抵抗などの素子が設けられる場合もある。これらの多層配線層６内の素子間の接続、多層配線層６内の素子と素子形成領域４内の素子との接続、多層配線層６内の素子と表面電極２１〜２８等との接続も、多層配線層６内の配線層６Ｗを用いて達成されてもよい。
多層配線層６は、配線層６Ｗの一部を露出させたパッド４１〜４７を有している。これらのパッド４１〜４７に接合するように、銅等の導電性材料からなる表面配線層５０または表面電極２１〜２８が形成されている。表面配線層５０および表面電極２１〜２８は、多層配線層６の表面である回路部品接続面１０に形成されている。表面配線層５０および表面電極２７，２８は保護用の絶縁膜２０によって覆われている。表面電極２１〜２６は、絶縁膜２０から露出している。
絶縁膜２０は、ポリイミド膜、酸化膜またはソルダーレジスト膜で構成することができる。絶縁膜２０の膜厚は、１０μｍ以上であることが好ましい。絶縁膜２０の表面と回路部品Ｃ１，Ｃ２，Ｌの対向面との間には、空間１９（図５Ｂおよび図５Ｃ参照）が形成されている。
表面配線層５０は、素子形成領域４に形成された素子１０１等を含む回路と貫通ビア９に接続された表面電極２７，２８との間をそれぞれ接続する素子−貫通ビア間表面配線層５１，５２，５５（第１表面配線層）を含む。また、表面配線層５０は、インダクタチップＬに接続された表面電極２６と素子形成領域４内の素子１０２等を含む回路とを接続するためのインダクタ−素子間表面配線層５３（第２表面配線層）を含む。また、表面配線層５０は、キャパシタチップＣ１に接続された表面電極２１と素子形成領域４内の素子１０４等を含む回路とを接続するためのキャパシタ−素子間表面配線層５４（第２表面配線層）を含む。さらに、表面配線層５０は、インダクタチップＬに接続された表面電極２５とキャパシタチップＣ２に接続された表面電極２３とを接続するためのインダクタ−キャパシタ間表面配線層５５（第４表面配線層）を含む。この表面配線層５５は、素子−貫通ビア間表面配線層（第１表面配線層）としての機能と、インダクタ−キャパシタ間表面配線層（第４表面配線層）としての機能とを有している。さらに、表面配線層５０は、キャパシタチップＣ１，Ｃ２にそれぞれ接続された表面電極２２，２４間を接続するためのキャパシタ−キャパシタ間表面配線層５６（第４表面配線層）を含む。
回路部品Ｃ１，Ｃ２，Ｌの電極１１，１２，１５と貫通ビア９との間に形成された表面電極２１，２２，２５は、回路部品Ｃ１，Ｃ２，Ｌと対応する貫通ビア９との間を接続する表面配線層（第３表面配線層）としての機能も有している。
図６は、半導体装置１の電気的構成例を説明するための電気回路図である。半導体装置１は、素子形成領域４に形成された素子１０１〜１０４を含む集積回路７０と、集積回路７０に接続されたインダクタチップＬおよびキャパシタチップＣ１，Ｃ２を含み、たとえば電源電圧生成回路を構成している。
集積回路７０は、制御回路７７と、ｐ型ＭＯＳＦＥＴ７８と、ｎ型ＭＯＳＦＥＴ７９と、端子Ｔ１〜Ｔ６とを含む。制御回路７７に端子Ｔ１，Ｔ２が接続されている。端子Ｔ１は、電源電圧の出力をオン／オフするためのオン／オフ制御信号入力端子（イネーブル端子）であってもよい。端子Ｔ２は、動作モードをＰＷＭ（パルス幅変調）モードとＰＦＭ（パルス周波数変調）モードとの間で切り換えるモード切換え制御信号入力端子であってもよい。端子Ｔ３は、入力電圧Ｖinが与えられる入力端子であってもよい。端子Ｔ４は、インダクタチップＬに電圧を供給するスイッチング端子であってもよい。端子Ｔ５は、接地電位（ＧＮＤ）に接続されるグランド端子であってもよい。端子Ｔ６は、出力電圧をフィードバック（ＦＢ）するフィードバック端子であってもよい。制御回路７７は、端子Ｔ３からの給電を受けて動作する。ｐ型ＭＯＳＦＥＴ７８およびｎ型ＭＯＳＦＥＴ７９は、電圧入力端子Ｔ３とグランド端子Ｔ５との間に直列に接続されている。ｐ型ＭＯＳＦＥＴ７８およびｎ型ＭＯＳＦＥＴ７９との間にスイッチング端子Ｔ４が接続されている。フィードバック端子Ｔ６は、制御回路７７に接続されている。制御回路７７は、フィードバック端子Ｔ６に入力される電圧を監視しながら、ｐ型ＭＯＳＦＥＴ７８およびｎ型ＭＯＳＦＥＴ７９のゲートにそれぞれ制御信号を入力する。
集積回路７０の制御信号入力端子Ｔ１，Ｔ２には、多層配線層６および表面配線層５０ならびに貫通ビア９で形成された電気経路７１，７２を介して外部接続端子Ｐ１，Ｐ２が接続されている。
さらに、集積回路７０の電圧入力端子Ｔ３には、多層配線層６および表面配線層５０ならびに貫通ビア９で形成された電気経路７３を介して外部接続端子Ｐ３が接続されている。また、集積回路７０のスイッチング端子Ｔ４には、多層配線層６および表面配線層５０を介してインダクタチップＬの一方の端子（電極１６）が接続されている。インダクタチップＬの他方の端子（電極１５）は、表面配線層５０および貫通ビア９などで形成された電気経路７４を介して外部接続端子Ｐ４に接続されている。そして、集積回路７０のグランド端子Ｔ５には、多層配線層６および表面配線層５０ならびに貫通ビア９で形成された電気経路７５を介して外部接続端子Ｐ５が接続されている。集積回路７０のフィードバック端子Ｔ６は、多層配線層６および表面配線層５０などで形成された電気経路７６を介して、インダクタチップＬの前記他方の端子（電極１５）に接続されている。
電気経路７３，７５の間にキャパシタチップＣ１が接続されており、電気経路７４，７５の間にキャパシタチップＣ２が接続されている。端子Ｐ５はグランド電位に接続されるグランド端子であってもよい。この電源電圧生成回路は、たとえば、端子Ｐ３に入力される入力電圧（たとえば５Ｖ）を所定の電圧（たとえば１Ｖ）に変換して、端子Ｐ４に出力するように動作する。
図４に示すように、表面配線層５１は、直線状に形成されており、その一端は、オン／オフ制御信号入力端子Ｔ１に対応したパッド４５に接続されており、その他端は、外部接続端子Ｐ１に対応した貫通ビア９に表面電極２７を介して接続されている。また、表面配線層５２は、直線状に形成されており、その一端は、モード切換え制御信号入力端子Ｔ２に対応したパッド４７に接続されており、その他端は、外部接続端子Ｐ２に対応した貫通ビア９に表面電極２８を介して接続されている。表面配線層５３は、直線状に形成されており、その一端はスイッチング端子Ｔ４に対応したパッド４６に接続されており、その他端は、インダクタチップＬの電極１６に対応した表面電極２６に接続されている。表面配線層５４は、クランク形状に形成されており、その一端は、入力端子Ｔ３に対応したパッド４１に接続されており、その他端は、外部端子Ｐ３に対応する貫通ビア９に表面電極２１を介して接続されている。表面配線層５５は、直線状部と、その直線上部の途中部から分岐した分岐部を有するＴ字形に形成されている。その直線状部の一端は、キャパシタチップＣ２の電極１３に対応した表面電極２３に接続されており、その他端は、外部端子Ｐ４に対応する貫通ビア９に表面電極２５を介して接続されている。また、表面配線層５５の分岐部の先端部は、フィードバック端子Ｔ６に対応したパッド４３に接続されている。表面配線層５６は、一端および他端がグランド端子Ｔ５に対応したパッド４２，４４にそれぞれ接続されており、インダクタチップＬの領域を迂回して延びるほぼＵ字形パターンに延びて形成されている。そして、表面配線層５６の一端寄りの途中部に、キャパシタチップＣ１の電極１２に対応した表面電極２２が介在している。また、表面配線層５６は、パッド４４の近傍において分岐した分岐部を有しており、その分岐部の先端部は、キャパシタチップＣ２の電極１４に対応した表面電極２４に接続されている。
入力端子Ｔ３に接続された外部端子Ｐ３（電源電圧端子）、スイッチング端子Ｔ４にインダクタチップＬを介して接続された外部端子Ｐ４（出力電圧Ｖoutが導出される出力電圧端子）、およびグランド端子Ｔ５に接続された外部端子Ｐ５（グランド端子）には、受動部品（キャパシタチップＣ１，Ｃ２、インダクタチップＬ）が接続されている。これらの外部接続端子Ｐ３，Ｐ４，Ｐ５は、半導体チップ２の長辺側（長辺の近傍）に配置されている。それによって、受動部品を半導体チップ２の短辺方向に沿わせる配置が容易になっている。一方、制御信号入力端子Ｔ１，Ｔ２に接続された外部端子Ｐ１，Ｐ２（信号入力端子）は、半導体基板３の裏面３ｂに配列された外部接続部材８のうち当該半導体基板３の長辺側以外の外部接続部材８で構成することが好ましい。とくに、図４に表れているように、半導体基板３の一方の短辺の中央付近の外部接続部材８と、その他方の短辺の中央付近の外部接続部材８とで、信号入力端子としての外部端子Ｐ１，Ｐ２を構成することが好ましい。
以上のようにこの実施形態によれば、半導体基板３の表面３ａの素子形成領域４に素子が形成されており、当該表面３ａと同側の半導体チップ２の表面が回路部品接続面１０とされ、この回路部品接続面１０に回路部品Ｃ１，Ｃ２，Ｌが配置されている。それにより、半導体基板３に形成された素子と回路部品Ｃ１，Ｃ２，Ｌとの間の距離を短くすることができるので、それらの間の電気経路の抵抗を低くすることができる。その結果、半導体基板３内の回路と回路部品Ｃ１，Ｃ２，Ｌとの間の電気経路における損失を低減できるので、高周波化を図ることができ、かつ耐ノイズ性を向上することができる。
半導体装置１と外部との接続は、半導体基板３の裏面３ｂ側に設けられた外部接続部材８によって達成される。この外部接続部材８は、半導体基板３の表面３ａおよび裏面３ｂの間の導電路を形成する貫通ビア９を介して、半導体基板３に形成された素子および回路部品Ｃ１，Ｃ２，Ｌを含む電気回路に接続することができる。
貫通ビア９は素子形成領域４を回避して配置されるが、回路部品Ｃ１，Ｃ２，Ｌは貫通ビア９の一部または全部と重なり合うように配置することもできる。それにより、回路部品Ｃ１，Ｃ２，Ｌと貫通ビア９との間の距離が短くなるので、それらの間の電気経路の抵抗を低くできる。より具体的には、この実施形態では、回路部品Ｃ１，Ｃ２，Ｌの電極１１，１２，１５が貫通ビア９の直上に配置されている。これにより、回路部品Ｃ１，Ｃ２，Ｌと貫通ビア９との間の電気経路長を最小化できる。
また、この実施形態では、外部との電気的接続に寄与する外部接続端子Ｐ１〜Ｐ５を構成する外部接続部材８が貫通ビア９の直下に配置されている。これにより、貫通ビア９と外部接続部材８との間の電気経路長を最小化できる。
さらに、この実施形態では、半導体チップ２の回路部品接続面１０が絶縁膜２０によって覆われている。それにより、半導体チップ２を充分に保護することができる。それとともに、回路部品接続面１０に設けられた表面配線層５０を絶縁膜２０で被覆することができるので、半導体装置１の信頼性を高めることができる。
また、この実施形態では、絶縁膜２０の表面と回路部品Ｃ１，Ｃ２，Ｌとの間に空間１９が形成されている。それによって、回路部品Ｃ１，Ｃ２，Ｌと半導体チップ２との熱膨張係数の相違に起因する過大な応力が半導体チップ２および回路部品Ｃ１，Ｃ２，Ｌにそれぞれかかることを回避できるので、安定した特性を実現できる。
また、この実施形態では、平面視において素子形成領域４と少なくとも一部が重なり合うように回路部品Ｃ１，Ｃ２，Ｌが回路部品接続面１０に実装されている。これにより、半導体装置１の平面視における大きさを小さくできるから、半導体装置１が実装される配線基板上における当該半導体装置１の占有面積を小さくできる。
また、この実施形態では、平面視において、回路部品Ｃ１，Ｃ２，Ｌの端子（電極１１〜１６）が、素子形成領域４を回避して配置されている。これにより、回路部品Ｃ１，Ｃ２，Ｌからの応力が素子形成領域４に及ぶことを抑制できるので、安定した特性の半導体装置１を提供できる。
また、この実施形態では、貫通ビア９が、素子形成領域４よりも半導体基板３の周縁に近い領域に配置されている。これにより、半導体基板３の中央領域を素子形成領域４として確保する一方で、貫通ビア９を素子形成領域４から離して配置できる。それにより、貫通ビア９を形成する際に素子形成領域４を保護できるので、安定した特性の半導体装置１を提供できる。
半導体装置１の製造工程の概要は、次のとおりである。
複数個の半導体装置１が、半導体ウエハの状態で一括して作製される。まず、半導体基板３に対応する半導体ウエハの表面の素子形成領域４に素子が形成され、さらに多層配線層６が形成される。その後、たとえばＴＳＶからなる貫通ビア９が素子形成領域４を回避して形成される。次に、表面配線層５０および表面電極２１〜２８が多層配線層６の表面（回路部品接続面１０）に形成される。そして、回路部品Ｃ１，Ｃ２，Ｌを接続するための表面電極２１〜２６を露出させる開口を有する絶縁膜２０が形成される。次いで、回路部品接続面１０上に、回路部品Ｃ１，Ｃ２，Ｌが自動実装される。具体的には、電極位置に半田が印刷され、自動実装機によって回路部品Ｃ１，Ｃ２，Ｌが配置される。次いで、半導体ウエハの裏面に外部接続部材８（たとえば半田ボール）が形成される。その後、半導体ウエハがダイシングされ、複数個の半導体装置１に分割される。
図７Ａは、この発明の第２の実施形態に係る半導体装置１Ａの構成を説明するための図解的な断面図であり、図５Ａと同様な切断面が示されている。図７Ａにおいて、図１〜図６に示された各部の対応部分に同一の参照符号を付す。
この実施形態では、半導体基板３に代えて用いられる半導体基板８０がＳＯＩ基板で構成されている。ＳＯＩ基板８０は、シリコン基板８１の表面に絶縁層８２が形成され、その絶縁層８２の上にエピタキシャル成長させた半導体層８３を有する基板である。その半導体層８３の表層部の素子形成領域８４にトランジスタその他の素子が形成されている。貫通ビア９は、ＳＯＩ基板８０のシリコン基板８１、絶縁層８２および半導体層８３を貫通して形成されている。
また、図７Ｂに示すように、この実施形態では、各貫通ビア９の近傍の局部領域が貫通ビア領域８５とされている。すなわち、複数の貫通ビア９に対応して離散的に配置された複数の貫通ビア領域８５が設定されている。これらの貫通ビア領域８５以外の領域は、半導体基板８０の表層部に素子が作り込まれる素子形成領域８４である。つまり、この実施形態では、貫通ビア９が、素子形成領域８４に取り囲まれている。これにより、半導体基板８０のより多くの面積を素子形成領域８４として使用することができるので、多数の素子を素子形成領域８４に作り込んで複雑な機能を実現したり、素子形成領域８４を小さくして半導体基板の小型化を図ったりすることができる。
なお、貫通ビア領域の離散配置に関する特徴は、ＳＯＩ基板を用いない、前述の第１の実施形態の構成にも適用可能である。また、ＳＯＩ基板を用いたこの実施形態においても、前述の第１の実施形態と同様に、素子形成領域の周囲に貫通ビア領域を配置することもできる。
図８は、この発明の第３の実施形態に係る半導体装置１Ｂの構成を説明するための図解的な断面図であり、図５Ａと同様な切断面が示されている。図８において、図１〜図６に示された各部の対応部分に同一参照符号を付す。
この実施形態では、半導体チップ２と同様な構成の複数の半導体チップ９１〜９３が、回路部品接続面１０を同方向に向けて積層されている。最上部の半導体チップ９３は、本発明における「第１半導体チップ」に相当する。半導体チップ９２，９３は、本発明における「第２半導体チップ」に相当する。また、半導体チップ９３が本発明における「第２半導体チップ」である場合、半導体チップ９２は、半導体チップ９１，９３間の電気的接続に寄与する電気的接続手段を構成する第３半導体チップであり得る。
各半導体チップ９１〜９３には、それぞれの半導体基板３の表面３ａおよび裏面３ｂに渡って（より詳細には当該半導体チップの表面および裏面に渡って）貫通する貫通ビア９が形成されている。図８の構成では、上下方向（半導体チップの積層方向）に隣接する一対の半導体チップの互いに対向する位置にそれぞれ貫通ビア９が形成されている。これにより、隣接する半導体チップ間を、貫通ビア９を介する最短経路で接続できる。ただし、各半導体チップ９１〜９３は、隣接する他の半導体チップの貫通ビア９に対応する位置に貫通ビア９を有していなくてもよく、隣接する他の半導体チップの貫通ビア９の対応位置以外に貫通ビア９を有していてもよい。また、上下方向に対向する貫通ビア９同士は電気的に接続されていてもよいし、電気的に接続されていなくてもよい。
最下方の半導体チップ９１の下面（裏面３ｂ）には外部接続部材８が配置されている。この半導体チップ９１の回路部品接続面１０に別の半導体チップ９２が実装されている。さらに、この半導体チップ９２の回路部品接続面１０にさらに別の半導体チップ９３が接続されている。この最上方の半導体チップ９３の上面である回路部品接続面１０に回路部品Ｃ１，Ｃ２，Ｌが実装されている。隣接する半導体チップ９１，９２，９３間の接続は、半田等の導電性接合材３７，３８によって達成されている。導電性接合材３７，３８は、直上の半導体チップの貫通ビア９の底部または半導体基板３の裏面３ｂに接している。また、導電性接合材３７，３８は、直下の半導体チップの表面電極２９，３０または絶縁膜２０に接している。
このような構成により、複数の半導体チップ９１〜９３が積層され、かつ互いに電気的に接続されているので、高機能な半導体装置１Ｂを提供することができる。なお、積層される半導体チップの個数は２個であってもよいし、４個以上であってもよい。
図９〜図１３は、第１の実施形態の半導体装置１において、半導体チップ２の回路部品接続面に様々な種類の回路部品を実装した構成例を示す。これらの図面において、図１〜図６に示された各部の対応部分に同一参照符号を付す。
図９の半導体装置１は、半導体チップ２の回路部品接続面１０に実装されたキャパシタチップＣ、インダクタチップＬおよび抵抗器チップＲを有している。
図１０の半導体装置１は、半導体チップ２の回路部品接続面１０に実装された一対のキャパシタチップＣ１，Ｃ２と、水晶振動子チップＣＲとを有している。
図１１の半導体装置１は、半導体チップ２の回路部品接続面１０に実装された一対のキャパシタチップＣ１，Ｃ２と、ＭＥＭＳチップＭとを有している。ＭＥＭＳチップＭは、加速度センサ、角速度センサ、圧力センサ等のセンサ類であってもよいし、インクジェットヘッド、デジタル・マイクロミラー・デバイス等のアクチュエータ類であってもよい。
図１２の半導体装置１は、半導体チップ２の回路部品接続面１０に実装された一対のキャパシタチップＣ１，Ｃ２と、ＬＳＩチップ（ＩＣチップ）ＩＣとを含む。これにより、より複雑な機能の半導体装置を提供できる。
図１３の半導体装置１は、半導体チップ２の回路部品接続面１０に実装された一対のキャパシタチップＣ１，Ｃ２と、センサチップＳとを含む。センサチップＳは、たとえば、温度センサ、圧力センサ等であってもよい。
図７Ａ等に示された半導体装置１Ａおよび図８に示された半導体装置１Ｂの回路部品接続面１０に搭載される回路部品についても、同様な組み合わせが可能である。
以上、この発明の一実施形態について説明してきたが、この発明は、さらに他の形態で実施することもできる。たとえば、キャパシタチップ、インダクタチップ、ＩＣチップ、抵抗器チップ、ダイオードチップ、発光ダイオード素子、センサ素子、ＭＥＭＳ素子等の回路部品は、ただ一つが回路部品接続面に実装されてもよいし、同種の複数個が回路部品接続面に実装されてもよい。また、任意の組み合わせで複数種類の回路部品が回路部品接続面に実装されてもよい。回路部品接続面に実装される回路部品の数は前述の実施形態の例に限られず、実装可能な任意の数の回路部品が回路部品接続面に実装されてもよい。
また、図４には、素子形成領域４を取り囲むように環状の貫通ビア領域７が設けられている例を示したが、たとえば、素子形成領域が半導体基板３の長手方向に長く延びた帯状に形成され、その両側に一対の帯状の貫通ビア領域が設けられてもよい。また、帯状の素子形成領域の一方の側方領域にのみ貫通ビア領域が設けられてもよい。
また、前述の実施形態では、半導体基板の材料がシリコンである例を示したが、半導体基板を構成する半導体材料には、シリコン以外にも、ＳｉＣ、ＧａＮに代表される化合物半導体を適用してもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
この明細書および添付図面の記載から導き出される特徴の例を以下に記す。
１．半導体基板と、前記半導体基板の表面の素子形成領域に作り込まれた素子とを有する半導体チップと、前記半導体チップの前記半導体基板の表面と同じ側の表面である回路部品接続面に実装された回路部品と、前記半導体基板の前記裏面側に設けられた外部接続部材とを含む、半導体装置。
この構成によれば、半導体基板の表面の素子形成領域に素子が形成されており、当該表面と同側の半導体チップの表面が回路部品接続面とされ、この回路部品接続面に回路部品が配置されている。それにより、半導体基板に形成された素子と回路部品との間の距離を短くすることができるので、それに応じて、それらの間の電気経路の抵抗を低くすることができる。その結果、電気経路における損失を低減できるので、高周波化を図ることができ、かつ耐ノイズ性を向上することができる。
２．前記半導体チップが、前記半導体基板の前記素子形成領域を回避して当該半導体基板の表面と裏面との間を貫通し、前記表面および裏面の間に導電路を形成する貫通ビアをさらに有する。
この構成によれば、半導体装置と外部との接続は、半導体基板の裏面側に設けられた外部接続部材によって達成される。この外部接続部材は、半導体基板の表面および裏面の間の導電路を形成する貫通ビアを介して、半導体基板に形成された素子および回路部品を含む電気回路に接続することができる。貫通ビアは素子形成領域を回避して配置されるが、回路部品は貫通ビアの一部または全部と重なり合うように配置することもできる。
３．第１半導体基板と、前記第１半導体基板の表面の素子形成領域に作り込まれた素子と、前記第１半導体基板の前記素子形成領域を回避して当該第１半導体基板の表面と裏面との間を貫通し、前記表面および裏面の間に導電路を形成する第１貫通ビアと、を有する第１半導体チップと、第２半導体基板と、前記第２半導体基板の表面の素子形成領域に作り込まれた素子と、前記第２半導体基板の前記素子形成領域を回避して当該第２半導体基板の表面と裏面との間を貫通し、前記表面および裏面の間に導電路を形成する第２貫通ビアと、を有する第２半導体チップと、前記第１半導体チップの前記第１半導体基板の表面と同じ側の表面である回路部品接続面に実装された回路部品と、前記第１半導体基板の裏面と前記第２半導体基板の表面との間で前記第１貫通ビアと前記第２貫通ビアとを電気的に接続する電気的接続手段と、前記第２半導体基板の前記裏面側に設けられた外部接続部材とを含む、半導体装置。
４．前記電気的接続手段は、第１貫通ビアおよび第２貫通ビアの間を接合する導電性接合材を含む。
５．前記電気的接続手段は、第２半導体チップの表面に形成され、第２貫通ビアに接続された表面電極を含む。
６．前記電気的接続手段は、第１半導体チップおよび第２半導体チップの間に介装された第３半導体チップを含む。
Ｃ１ キャパシタチップ（回路部品）
Ｃ２ キャパシタチップ（回路部品）
Ｌ インダクタチップ（回路部品）
Ｒ 抵抗器チップ
ＣＲ 水晶振動子チップ
Ｍ ＭＥＭＳチップ
ＩＣ ＬＳＩチップ
Ｓ センサチップ
１ 半導体装置
１Ａ 半導体装置
１Ｂ 半導体装置
２ 半導体チップ
３ 半導体基板
３ａ 表面
３ｂ 裏面
４ 素子形成領域
６ 多層配線層
６Ｗ 配線層
７ 貫通ビア領域
８ 外部接続部材
Ｐ１〜Ｐ５ 外部接続端子
Ｄ１〜Ｄ４ ダミー端子
９ 貫通ビア
１０ 回路部品接続面
１１〜１６ 電極
１９ 空間
２０ 絶縁膜
２１〜３０ 表面電極
３１〜３８ 導電性接合材
４１〜４７ パッド
５０ 表面配線層
５１，５２ 素子−貫通ビア間表面配線層
５３ インダクタ−素子間表面配線層
５４ キャパシタ−素子間表面配線層
５５ インダクタ−キャパシタ間表面配線層
５６ キャパシタ−キャパシタ間表面配線層
６０ 貫通孔
６１ 導体
６２ 側壁
６３ 絶縁膜
７０ 集積回路
７１〜７５ 電気経路
８０ 半導体基板（ＳＯＩ基板）
８１ シリコン基板
８２ 絶縁層
８３ 半導体層
８４ 素子形成領域
８５ 貫通ビア領域
９１〜９３ 半導体チップ
１０１〜１０４ 素子

Claims (22)

  1. 入力電圧から所望の出力電圧を生成する電圧生成装置であって、
    半導体基板と、前記半導体基板の表面の素子形成領域に作り込まれた素子とを有する半導体チップと、
    前記半導体チップの前記半導体基板の表面と同じ側の表面である回路部品接続面に実装された回路部品と、
    前記半導体基板の前記裏面側に設けられた外部接続部材とを含み、
    前記外部接続部材が、入力電圧が入力される入力電圧端子と、グランド電位に接続されるグランド端子と、出力電圧が出力される出力端子とを含み、
    前記素子が、前記入力電圧端子と前記グランド端子との間に直列に接続された第１トランジスタおよび第２トランジスタを含み、
    前記半導体チップが、さらに、前記第１トランジスタおよび前記第２トランジスタを制御する制御回路を有し、
    前記回路部品が、前記第１トランジスタおよび前記第２トランジスタの接続点と前記出力端子との間に接続されるインダクタチップを含み、前記第１トランジスタまたは前記第２トランジスタの直上に前記インダクタチップが配置されている、電圧生成装置。
  2. 前記半導体チップが、前記半導体基板の前記素子形成領域を回避して当該半導体基板の表面と裏面との間を貫通し、前記表面および裏面の間に導電路を形成する貫通ビアをさらに有する、請求項１に記載の電圧生成装置。
  3. 前記半導体チップの回路部品接続面に形成され、前記素子形成領域に形成された回路を前記貫通ビアに接続する第１表面配線層をさらに含む、請求項２に記載の電圧生成装置。
  4. 前記半導体チップの回路部品接続面に形成され、前記回路部品の電極を前記貫通ビアに接続する第３表面配線層をさらに含む、請求項２または３に記載の電圧生成装置。
  5. 前記回路部品の電極が前記貫通ビアの直上に配置されている、請求項２〜４のいずれか一項に記載の電圧生成装置。
  6. 前記外部接続部材が前記貫通ビアの直下に配置されている、請求項２〜５のいずれか一項に記載の電圧生成装置。
  7. 前記貫通ビアが、前記素子形成領域よりも前記半導体基板の周縁に近い領域に配置されている、請求項２〜６のいずれか一項に記載の電圧生成装置。
  8. 前記貫通ビアが、前記素子形成領域に取り囲まれている、請求項２〜７のいずれか一項に記載の電圧生成装置。
  9. 前記貫通ビアがＴＳＶ（貫通シリコンビア）である、請求項２〜８のいずれか一項に記載の電圧生成装置。
  10. 前記半導体チップの回路部品接続面に形成され、前記素子形成領域に形成された回路を前記回路部品の電極に接続する第２表面配線層をさらに含む、請求項１〜９のいずれか一項に記載の電圧生成装置。
  11. 前記半導体チップの回路部品接続面に形成され、前記回路部品の電極を前記半導体チップの回路部品接続面に実装された他の回路部品に接続する第４表面配線層をさらに含む、請求項１〜１０のいずれか一項に記載の電圧生成装置。
  12. 前記半導体チップの回路部品接続面を覆う絶縁層をさらに含む、請求項１〜１１のいずれか一項に記載の電圧生成装置。
  13. 前記絶縁層の表面と前記回路部品との間に空間が形成されている、請求項１２に記載の電圧生成装置。
  14. 前記絶縁層が、ポリイミド膜、酸化膜またはソルダーレジスト膜である、請求項１２または１３に記載の電圧生成装置。
  15. 前記絶縁層の厚さが１０μｍ以上である、請求項１２〜１４のいずれか一項に記載の電圧生成装置。
  16. 平面視において前記素子形成領域と少なくとも一部が重なり合うように前記回路部品が前記回路部品接続面に実装されている、請求項１〜１５のいずれか一項に記載の電圧生成装置。
  17. 平面視において、前記回路部品の電極が、前記素子形成領域を回避して配置されている、請求項１〜１６のいずれか一項に記載の電圧生成装置。
  18. 前記回路部品が、前記入力電圧端子と前記グランド端子との間に接続された第１キャパシタチップを含む、請求項１〜１７のいずれか一項に記載の電圧生成装置。
  19. 前記回路部品が、前記出力端子と前記グランド端子との間に接続された第２キャパシタチップを含む、請求項１〜１８のいずれか一項に記載の電圧生成装置。
  20. 前記回路部品が、キャパシタチップ、ＩＣチップ、抵抗器チップ、ダイオードチップ、発光ダイオード素子、センサ素子、またはＭＥＭＳ素子を含む、請求項１〜１７のいずれか一項に記載の電圧生成装置。
  21. 前記回路部品が、受動部品を含む、請求項１〜１７のいずれか一項に記載の電圧生成装置。
  22. 前記半導体基板がＳＯＩ基板である、請求項１〜２１のいずれか一項に記載の電圧生成装置。
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