JP2008226943A - 半導体装置 - Google Patents

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Abstract

【課題】基板上に半導体チップと電子部品とが混載されてパッケージされた半導体装置の微細化・高集積化に好適な半導体装置を提供することを目的とする。
【解決手段】基板２上にスペーサー層３，半導体チップ４がこの順に積層して配置されている。半導体チップ４の表面上に、その外周に沿ってパッド電極５が形成されている。基板２の表面上に、その外周に沿ってパッド電極６が形成されている。基板２の表面上であって、パッド電極６とスペーサー層３の間には、チップコンデンサ８が形成されている。パッド電極５とパッド電極６とは、ボンディングワイヤ１０によって接続されている。基板２の裏面上には、パッド電極６と配線を介して電気的に接続されたバンプ電極１１が形成されている。スペーサー層３により、基板２の表面から半導体チップ４の最上面の位置、つまりパッド電極５の位置が底上げされている。
【選択図】図１

Description

本発明は半導体装置に関し、特に基板上に半導体チップと電子部品とが混載されてパッケージされた半導体装置に関するものである。
従来より、基板上に半導体チップと、その半導体チップ内に形成することが困難な特性を有する電子部品（コンデンサ、抵抗、コイル等）とが混載されて全体として一つのチップ状にパッケージされた半導体装置が知られている。このような半導体装置について、図面を参照しながら説明する。
図３に示す従来の半導体装置１００では、シリコン（Ｓｉ）やセラミックや樹脂等から成るベース基板（以下、単に基板と称する）１０１上に半導体チップ１０２が配置されている。半導体チップ１０２の表面上には、その外周に沿って当該半導体チップ１０２内に形成された機能素子と配線層を介して電気的に接続された複数のパッド電極１０３が形成されている。
基板１０１の表面上には、その外周に沿って複数のパッド電極１０４が形成されている。パッド電極１０４と半導体チップ１０２との間の基板１０１の表面上には、パッド電極１０４と電気的に接続された導体板１０５が形成されている。導体板１０５は、銅等の導電材料から成る。導体板１０５上には、チップコンデンサ１０６が半導体チップ１０２に隣接して配置されている。チップコンデンサ１０６は、電源ノイズによって電源電圧レベルが変動する影響を低減し、半導体チップ１０２に安定した電力を供給する観点から設けられている。
パッド電極１０３とパッド電極１０４とは、チップコンデンサ１０６を跨ぐようにして形成されたボンディングワイヤ１０７によって電気的に接続されている。
基板１０１の裏面上には、外部端子としてハンダ等から成るバンプ電極１０８が形成されている。パッド電極１０４は、基板１０１に形成された配線（例えば、基板１０１を貫通する貫通電極）を介してバンプ電極１０８と電気的に接続されている。
基板１０１の表面上の全面にはモールド樹脂１０９が形成され、半導体チップ１０２、チップコンデンサ１０６、及びボンディングワイヤ１０７等は当該モールド樹脂１０９で封止されている。
このような半導体装置１００は、バンプ電極１０８を介してプリント基板等に実装される。
本発明に関連した技術は、例えば以下の特許文献に記載されている。
特開平５−０２１６９８号公報
上述したような半導体装置１００の場合、ボンディングワイヤ１０７がチップコンデンサ１０６と電気的に接触することを回避する必要がある。そのため、半導体チップ１０２及びチップコンデンサ１０６のサイズを考慮して、パッド電極１０３とチップコンデンサ１０６の間の長さ、及びチップコンデンサ１０６とパッド電極１０４の間の長さをそれぞれ十分に確保する方法がある。
しかしながら、チップコンデンサ１０６の最上面の位置が図３に示すように半導体チップ１０２の最上面の位置よりも高い場合がある。例えば、チップコンデンサ１０６の高さＨ１が０．５ｍｍであり、半導体チップ１０２の高さＨ２が０．２ｍｍである。このような場合に上記方法を適用すると、ボンディングワイヤの頂部の長さが長くなり、その分パッド電極１０４の位置をより外側に設けないとボンディングができない不具合が発生する。これはボンディングワイヤが延在される軌跡、つまり曲率がある値で定められているからである。よってパッド電極１０３とパッド電極１０４の間の長さを長くする必要から基板２の幅Ｌが大きくなってしまうという問題があった。つまり上記方法では、半導体装置１００のサイズの縮小を図る事が困難であるという問題があった。
そこで本発明は、基板上に半導体チップと電子部品とが混載されてパッケージされた半導体装置の微細化・高集積化に好適な半導体装置を提供することを主たる目的とする。
本発明の主な特徴は以下のとおりである。すなわち、本発明の半導体装置は、表面上に第１の電極が形成された基板と、一方の面上に第２の電極が形成され、他方の面が前記基板の表面と対向するようにして配置された第１の半導体チップと、前記基板の表面と前記第１の半導体チップの他方の面との間に配置されたスペーサー層と、前記基板の表面上であって前記第１の電極と前記スペーサー層との間に配置された電子部品と、前記第１の電極と前記第２の電極とを電気的に接続するボンディングワイヤとを備えることを特徴とする。
また、本発明の半導体装置は、前記スペーサー層の外周の少なくとも一部が、前記第１の半導体チップの外周よりも内側に配置されていることを特徴とする。
本発明の半導体装置は、基板と半導体チップとの間にスペーサー層が形成されている。そのため、半導体チップに形成されたパッド電極の基板表面からの位置を、従来構造に比して高い位置に設けることができる。そのため、ボンディングワイヤと電子部品との接触を低減し半導体装置の信頼性及び歩留まりを向上させるとともに、半導体装置のサイズを従来構造に比して小型にすることができる。
また、スペーサー層の外周の少なくとも一部を半導体チップの外周よりも内側に配置した場合には、電子部品の一部を半導体チップとを更に近接させるか、あるいは重畳させることができる。そのため、基板の面積を有効活用することができ、半導体装置のサイズをさらに小さくすることができる。また、ボンディングワイヤと電子部品との接触をさらに回避することができる。
本発明の第１の実施形態に係る半導体装置について図１Ａ及び図１Ｂを参照しながら説明する。図１Ａは、第１の実施形態に係る半導体装置１を示す概略平面図であり、図１Ｂは図１ＡのＸ方向から見た正面図に相当する。
図１Ａ及び図１Ｂに示す第１の実施形態に係る半導体装置１では、基板２の中央領域に不図示の接着層を介してスペーサー層３及び半導体チップ４がこの順に積層して配置されている。基板２は、シリコン（Ｓｉ）、ポリイミドやエポキシ等の樹脂材料から成る基板、通常プリント基板やフレキシブルシートと呼ばれる基板、更にはセラミック等から成る。
半導体チップ４の表面上には、その外周に沿って半導体チップ４内に形成された機能素子（例えばＭＯＳトランジスタやバイポーラトランジスタやインバータ等の多数の半導体素子から成る集積回路）と電気的に接続された複数のパッド電極５が形成されている。パッド電極５は、例えば銅やアルミニウム等の金属材料から成り、後述するパッド電極６及びバンプ電極１１からボンディングワイヤ１０を介して上記機能素子に電源電圧、接地電圧、または信号を供給するための電極である。また、パッド電極５の表面は、例えばニッケル層と金層から成る積層膜が形成され、ボンディングワイヤ１０が良好に接続されるようになっていても良い。
基板２の表面上には、半導体チップ４の配置領域の外周に沿って銅やアルミニウム等の金属材料から成る複数のパッド電極６が例えば１μｍの膜厚で形成されている。パッド電極６の表面は、パッド電極５と同様に例えばニッケル層と金層から成る積層膜が形成され、ボンディングワイヤ１０が良好に接続されるようになっていても良い。
また、パッド電極６とスペーサー層３及び半導体チップ４との間の基板２の表面上には、図１Ａ及び図１Ｂに示すように、銅やアルミニウム等の導電材料から成る複数の導体板７が例えば１μｍの膜厚で形成されている。導体板７は、後述するチップコンデンサ８の各端子９ａ，９ｂに接続される電極パッドであり、図面には省略したが、導体板７と一体の配線を介して半導体チップ４と電気的に接続されている。
導体板７上には、不図示の接着層（例えば、銀ペーストや半田材）を介してチップコンデンサ８が形成されている。チップコンデンサは、セラミックや有機系材料等から成る絶縁体を２つの端子で挟んだ構成をしており、本実施形態におけるチップコンデンサ８は、その載置面に端子９ａ，９ｂが形成されている。一方の端子９ａは配線（不図示）を介して複数のパッド電極６のうち電源電圧を供給するパッド電極と接続され、他方の端子９ｂは配線（不図示）を介して複数のパッド電極６のうち接地電圧を供給するパッド電極と接続されている。このようにチップコンデンサ８は、半導体チップ４へ供給される電圧がノイズによって変動することを抑えるために、電源電圧と接地電圧間に挿入されている。なお、チップコンデンサ８は、電源電圧と接地電圧間に挿入されるだけでなく、信号ラインとして半導体チップ４と接続される場合もある。
パッド電極５とパッド電極６とは、チップコンデンサ８を跨ぐようにして形成された、金またはＡｌ等から成るボンディングワイヤ１０によって電気的に接続されている。
基板２の裏面上には、ハンダや金等から成る複数の外部端子（バンプ電極１１）が形成されている。パッド電極６は不図示の配線（例えば、基板２を貫通する貫通電極）を介してバンプ電極１１と電気的に接続されている。従って、半導体チップ４及びチップコンデンサ８は、バンプ電極１１と電気的に接続されている。当然であるが、バンプ電極１１やパッド電極５、６を含め、基板２の表面上または裏面上に形成される導電パターンの総数は限定されない。
基板２の表面上の全面にはソルダーレジスト等から成るモールド樹脂１２が形成され、スペーサー層３、半導体チップ４、チップコンデンサ８、及びボンディングワイヤ１０等は当該モールド樹脂１２で封止されている。
第１の実施形態では、スペーサー層３を設けた点が特徴である。スペーサー層３は、主として基板２の表面から半導体チップ４の最上面の位置を底上げし、パッド電極５の位置を従来構造のパッド電極１０３（図３参照）の位置よりも上方に設けるための層である。従って、スペーサー層３の高さに限定はないが、パッド電極５の位置がチップコンデンサ８（チップコンデンサ８よりも高い電子部品が当該位置に配置されている場合には当該電子部品）の最上面の位置よりも高く配置されるように半導体チップ４を底上げする高さであることが好ましい。かかる構成によれば、ボンディングワイヤ１０を形成する際に、高い位置からボンディングワイヤ１０を打ち下ろす形になり、その分パッド電極６を半導体チップ１側に近づけてもボンディングが可能となる。また、スペーサー層３の高さがチップコンデンサ８よりも高いことが好ましく、スペーサー層３と半導体チップ４の合算した高さがチップコンデンサ８よりも高いことが好ましい。例えば、スペーサー層３の高さが約０．６５ｍｍであり、半導体チップの高さが約０．２ｍｍであり、チップコンデンサ８の高さが約０．５ｍｍである。なお、スペーサー層３の幅は半導体チップ４とほぼ同一サイズ（例えば約２．４ｍｍ）である。
スペーサー層３は、ガラス等の絶縁材料やシリコン等の半導体材料から成るものでもよいが、銅や銀等の熱伝導率の高い金属材料から成ることが好ましい。かかる構成によれば、スペーサー層３がヒートシンクまたは放熱体を兼ねるからである。そのため、半導体装置１の実際の使用時に半導体チップ４から生じる熱をスペーサー層３内に過渡的に熱を溜め、最終的にその熱をスペーサー層３を介して基板２側に逃がすことができる。そして、半導体チップ４の特性を十分に発揮させることが出来る。なお、スペーサー層３は、樹脂やセラミックス、あるいは複数の性質の異なる材料（例えば、樹脂とアルミナ）を組み合わせた材料から成るいわゆるコンポジット材から成るものでもよい。
また、半導体チップ４と同様に機能素子が形成された半導体チップをスペーサー層３として用いることも可能である。この場合、スペーサー層として形成される半導体チップはフェイスダウンで形成され、この裏面に半導体チップ４が設けられることに成る。この場合、半導体チップ４とスペーサー層３は、以下のように接続される。
つまりフェイスダウン型であるため、基板２上にはスペーサー層３の電極と対応したパッド電極があり、このパッド電極は配線（不図示）を介してパッド電極６と電気的に接続される。なお、スペーサー層３が半導体チップから成る場合、当該半導体チップはＬＧＡ(Land Grid Array)型でもよく、あるいはＢＧＡ(Ball Grid Array)型でもよい。
以上説明したような半導体装置１は、バンプ電極１１を介してプリント基板等に実装される。第１の実施形態に係る半導体装置１では、基板２と半導体チップ４との間にスペーサー層３を備える。そのため、チップコンデンサ８を従来構造（図３参照）に比して半導体チップ４と近接させても、チップコンデンサ８とボンディングワイヤ１０の接触を従来構造に比して回避することができる。そして、基板２の長さＬ１を従来構造の長さＬに比して短くすることが出来、半導体装置１の小型化を図る事ができる。
また、従来構造（図３参照）に比べてボンディングワイヤの長さを短くできるため、ボンディングワイヤの断線等の不良を低減させ、半導体装置の信頼性及び歩留まりを向上させることができる。
なお、図１及び後述する図２では、チップコンデンサ８の高さが半導体チップ４の高さよりも高く描かれているが、本発明はそれらが同等の高さ、あるいはチップコンデンサ８の高さが半導体チップ４の高さよりも低い場合を排除するものではない。
尚、スペーサー層３がＣｕ等の金属材料からなる場合、スペーサー層３の配置領域に対応する基板２側にＣｕ等の金属材料からなるアイランドを設け、当該アイランド上にロウ材、導電ペースト等を用いてスペーサー層３を固着しても良い。更に、このアイランドの下の基板２にサーマルビア（貫通スルーホール）を設け、サーマルビアを通して基板２の裏面に熱を逃がしても良い。
次に、本発明の第２の実施形態について図面を参照しながら説明する。図２Ａは、第２の実施形態に係る半導体装置２０を示す概略平面図であり、図２Ｂは図２ＡのＹ方向から見た正面図に相当する。なお、第１の実施形態と同様の構成については同一符号を示してその説明を省略するか簡略する。
図２Ａ及び図２Ｂに示す第２の実施形態に係る半導体装置２０では、基板２上の中央領域にスペーサー層２１及び半導体チップ４が不図示の接着層を介してこの順に積層して配置されている。
スペーサー層２１は、半導体チップ４よりも横幅が狭い。そのため、スペーサー層２１の外周の一部は半導体チップ４の外周よりも例えば約０．３ｍｍ程度内側に配置されている。また、スペーサー層２１の高さは、チップコンデンサ８よりも高い。例えばスペーサー層２１の高さが約０．６５ｍｍであり、チップコンデンサ８の高さが約０．５ｍｍである。
そして、チップコンデンサ８の少なくとも一部が、半導体チップ４の下方に配置されている。なお、チップコンデンサ８の全部が半導体チップ４の下方に配置されてもよい。このような半導体装置２０は、バンプ電極１１を介してプリント基板等に実装される。
以上説明したように、第２の実施形態に係る半導体装置２０では、スペーサー層の構成が第１の実施形態に係る半導体装置１と異なり、半導体チップ４の幅よりも狭い。そのため、半導体チップ４と基板２とスペーサー層２１で囲まれた空間があり、当該の空間を有効利用して、チップコンデンサ８の少なくとも一部を半導体チップ４と重畳させている。つまり、チップコンデンサ８を第１の実施形態に比して基板２の内側に配置することができる。また、パッド電極５がチップコンデンサ８よりも高い位置に配置されている。そのため、パッド電極５とパッド電極６との間を従来構造（図３参照）に比して短くしたとしても、ボンディングワイヤ１０とチップコンデンサ８との接触を回避することができる。そして、基板２の長さＬ２を従来構造及び第１の実施形態に係る半導体装置１に比して短くすることができ、半導体装置の小型化を図る事ができる。
なお、チップコンデンサ８と半導体チップ４とを重畳させなくても、第２の実施形態に係るスペーサー層２１を有する構成によれば、従来構造及び第１の実施形態に係る半導体装置に比して小型化を図る事ができる。この点について説明する。
チップコンデンサ８の基板２への搭載の際には、半田材等の接着層の形成ずれやチップコンデンサ８の寸法のバラツキによる搭載ズレが少なからず発生する。また、スペーサー層上に半導体チップ４を搭載する際にも少なからず目的位置からの搭載ズレが生じ得る。そのため、第１の実施形態に係る半導体装置１の構成において半導体チップ４とチップコンデンサ８との水平方向の離間距離を非常に短くさせようとすると、半導体チップ４及びチップコンデンサ８のサイズによっては、チップコンデンサ８と半導体チップ４とが直接的に接触するか、あるいは直接接触しなくても近接しすぎて電気的に接触してしまう不具合が生じ得る。また、搭載ずれしたチップコンデンサ８によって半導体チップ４の搭載が出来ない不具合が生じ得る。なお、ここでいう水平方向とは基板２の面と平行する方向である。
これに対して第２の実施形態に係るスペーサー層２１を備える構成では、半導体チップ４と基板２とスペーサー層２１で囲まれた空間がある。そのため、上述したようなチップコンデンサ８あるいは半導体チップ４の搭載ズレを当該空間で吸収して上記不具合の発生を抑えることができる。従って、スペーサー層２１を備える構成によれば、半導体チップ４とチップコンデンサ８の水平方向の離間距離を非常に短くし、０．１ｍｍ以下にすることができる。換言すれば、スペーサー層２１を備えない構成では、半導体チップ４とチップコンデンサ８の水平方向の離間距離を０．１ｍｍ以下にすることは非常に困難である。
本発明は上述した実施形態に限定されることなく、その要旨を逸脱しない範囲で変更が可能なことは言うまでもない。例えば上記実施形態では、チップコンデンサ８がパッド電極６とスペーサー層３，２１との間に配置されていたが、これ以外にコイルやチップ抵抗、チップインダクタンス等が配置されていてもよく、半導体チップ４と別個の電子部品であればその機能や種類に限定はない。また、スペーサー層３，２１を放熱体として用いる場合、基板２とスペーサー層３，２１との接触面及び基板２の内部から裏面上にかけて熱伝導率の高い部材（例えば、銅からなる金属層）を形成し、スペーサー層３，２１からの放熱特性を向上させても良い。本発明は、基板上に半導体チップと電子部品とが混載されてパッケージされた半導体装置の小型化を図るために広く適用できるものである。
尚、スペーサー層３，２１がＣｕ等の金属材料からなる場合、スペーサー層３，２１の配置領域に対応する基板２側にＣｕ等の金属材料からなるアイランドを設け、当該アイランド上にロウ材、導電ペースト等を用いてスペーサー層３，２１を固着しても良い。更に、このアイランドの下にサーマルビアを設け、サーマルビアを通して基板２の裏面に熱を逃がしても良い。
更に図面では省略したが、半導体チップは複数個積層されても良い。いわゆるＭＣＰ(Multi Chip package)と呼ばれる構造である。従って、半導体チップ４上にさらに別の半導体チップを積層させても良いし、半導体チップ４上に複数の半導体チップを平面的に配置してもよい。
特に半導体チップ４がパワーＭＯＳ等のディスクリートデバイス(Discrete Device)であって、その上に配置された別の半導体チップが当該ディスクリートデバイスを制御するＩＣチップであってもよい。あるいは、スペーサー層３，２１が半導体チップ４を制御するＩＣチップから成るものでもよい。
本発明の第１の実施形態に係る半導体装置を説明する平面図及び正面図である。 本発明の第２の実施形態に係る半導体装置を説明する平面図及び正面図である。 従来の半導体装置を説明する正面図である。
符号の説明
１ 半導体装置 ２ 基板 ３ スペーサー層
４ 半導体チップ ５ パッド電極 ６ パッド電極 ７ 導体板
８ チップコンデンサ ９ ボンディングワイヤ １０ バンプ電極
１１ モールド樹脂 ２０ 半導体装置 ２１ スペーサー層
１００ 半導体装置 １０１ 基板 １０２ 半導体チップ
１０３ パッド電極 １０４ パッド電極 １０５ バンプ電極
１０６ チップコンデンサ １０７ ボンディングワイヤ
１０８ モールド樹脂

Claims (9)

  1. 表面上に第１の電極が形成された基板と、
    一方の面上に第２の電極が形成され、他方の面が前記基板の表面と対向するようにして配置された第１の半導体チップと、
    前記基板の表面と前記第１の半導体チップの他方の面との間に配置されたスペーサー層と、
    前記基板の表面上であって前記第１の電極と前記スペーサー層との間に配置された電子部品と、
    前記第１の電極と前記第２の電極とを電気的に接続するボンディングワイヤとを備えることを特徴とする半導体装置。
  2. 前記スペーサー層の外周の少なくとも一部が、前記第１の半導体チップの外周よりも内側に配置されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記電子部品の少なくとも一部が、前記第１の半導体チップと重畳することを特徴とする請求項２に記載の半導体装置。
  4. 前記電子部品は前記第１の半導体チップと重畳せず、前記第１の半導体チップと前記電子部品との水平方向の離間距離が０．１ｍｍ以下であることを特徴とする請求項２に記載の半導体装置。
  5. 前記スペーサー層は、前記第２の電極の位置が、前記電子部品の最上面の位置よりも高い位置に配置されるように前記第１の半導体チップを底上げする高さを有することを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置。
  6. 前記スペーサー層は、金属材料を含むことを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置。
  7. 前記第１の半導体チップ上に、別の半導体チップが積層されていることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置。
  8. 前記第１の半導体チップ上に、別の半導体チップが平面的に複数個配置されていることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置。
  9. 前記第１の半導体チップはディスクリート素子であり、前記別の半導体チップは前記第１の半導体チップを制御する素子を含むことを特徴とする請求項７または請求項８に記載の半導体装置。
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