KR20100045331A - 반도체 멀티칩 패키지 - Google Patents

반도체 멀티칩 패키지 Download PDF

Info

Publication number
KR20100045331A
KR20100045331A KR1020080104464A KR20080104464A KR20100045331A KR 20100045331 A KR20100045331 A KR 20100045331A KR 1020080104464 A KR1020080104464 A KR 1020080104464A KR 20080104464 A KR20080104464 A KR 20080104464A KR 20100045331 A KR20100045331 A KR 20100045331A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
substrate
semiconductor
chip
electrically connected
Prior art date
Application number
KR1020080104464A
Other languages
English (en)
Other versions
KR100992344B1 (ko
Inventor
이태수
박윤휘
조윤희
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020080104464A priority Critical patent/KR100992344B1/ko
Priority to US12/476,221 priority patent/US20100102430A1/en
Priority to JP2009134489A priority patent/JP2010103475A/ja
Publication of KR20100045331A publication Critical patent/KR20100045331A/ko
Application granted granted Critical
Publication of KR100992344B1 publication Critical patent/KR100992344B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
    • H01L2924/19104—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device on the semiconductor or solid-state device, i.e. passive-on-chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Wire Bonding (AREA)

Abstract

본 발명에서는 반도체 멀티칩 패키지가 제안되며, 이러한 반도체 멀티칩 패키지는 본딩패드가 형성된 상면과, 상기 상면에 대향되며 상기 본딩패드와 전기적으로 연결된 외부접속단자가 형성된 하면을 갖는 기판; 상기 기판의 상면 중 상기 본딩패드를 제외한 영역 상에 탑재된 제1반도체칩; 상기 제1반도체칩 상면에 배치되며, 수동소자가 내장된 세라믹 스페이서; 및 상기 세라믹 스페이서의 상면에 배치된 적어도 하나 이상의 제2반도체칩;을 포함하며, 상기 세라믹 스페이서는 상기 제1 및 제2반도체칩이 전기적으로 연결되도록 층간 회로가 구비되며, 상기 수동소자는 상기 제1 또는 제2반도체칩 중 적어도 하나와 전기적으로 연결됨으로써, 보다 컴팩트(compact)한 구조의 패키지를 실현할 수 있는 효과가 있다.
멀티칩 패키지, 스페이서, 수동소자

Description

반도체 멀티칩 패키지{Semiconductor Multi-Chip Package}
본 발명은 반도체 멀티칩 패키지에 관한 것으로, 보다 상세하게는 기판상에 실장되는 구성부품수를 줄여 기판의 크기를 줄임으로써 패키지의 소형화를 도모할 수 있도록 하나의 패키지에 복수의 반도체 칩이 탑재가능한 반도체 멀티칩 패키지에 관한 것이다.
최근 반도체 산업이 발전됨에 따라 전자 기기의 소형화, 경량화 및 다기능화가 가속화되고 있다. 이에 따라, 반도체 칩을 감싸 보호하거나 단순히 전자기기에 실장하기 위한 목적으로 반도체 칩을 패키징하기보다는 전자기기의 소형화, 박형화 및 다기능화를 통해 전자기기의 성능 및 품질을 향상시키기 위한 목적으로 반도체 칩을 패키징하고 있다. 즉, 동일 또는 이종의 반도체 칩들을 하나의 단위 패키지로 구현하는 멀티칩 패키지 기술이 개발되었다.
이러한 멀티칩 패키지 기술에 의하면 각각의 반도체 칩을 개별적인 패키지로 구현하는 경우에 비해 패키지의 크기, 무게 및 실장 면적의 관점에 있어서 유리하다. 특히, 휴대용 컴퓨터의 크기가 점차 축소됨에 따라 고집적화 및 고성능화된 집 적회로를 구현하기 위하여 멀티칩 패키지 기술이 많이 적용되고 있다.
일반적으로 복수의 반도체 소자인 칩(chip) 또는 다이(die)를 하나의 패키지에 구성하는 멀티칩 패비지 기술에는 반도체 소자를 수직으로 적층시키는 방식과 병렬로 배치시키는 방식이 있다. 후자의 경우 평면상에 두 개의 반도체 칩을 배열시키는 구조이므로 크기 감소에 의한 소형화의 장점을 얻기가 어렵다. 따라서, 후자는 패키지의 소형화 경향과 맞지 않으므로 본 발명에서는 고려하지 않는다.
즉, 전자의 경우, 반도체 소자를 수직으로 적층시킨 멀티칩 패키지는 기판상에 탑재되는 제1반도체칩과, 그 위에 일정간격을 두고 배치되는 제2반도체칩 및 상기 제1 및 제2반도체칩 사이의 간격을 유지하도록 일정 높이를 갖추어 제1 및 제2반도체칩 사이에 배치되는 스페이서를 구비한다. 그리고, 제1 및 제2반도체칩과 기판의 본딩패드에 본딩와이어를 매개로 하여 와이어 본딩되어 전기적인 연결을 이룬다.
그리고, 기판에는 저항기, 캐패시터 및 코일과 같은 수동소자가 기판상에 탑재되어 있다. 또한, 스페이서는 칩과 칩 사이를 접합하는 기능외에 아무런 기능이 없는 공간을 확보하기 위한 것이다. 따라서, 종래 기술에 따른 멀티칩 패키지는 기판상에 수동소자를 탑재하기 위한 공간이 필요하여 패키지의 소형화의 어려운 문제점이 발생하게 된다.
본 발명은 상술한 문제점을 해결하기 위한 것으로, 본 발명의 목적은 칩과 칩 사이에 수동소자를 내장한 세라믹 스페이서(ceramic spacer)를 삽입하여 소형화가 가능한 패키지를 제공하는 데 있다.
이상과 같은 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 멀티칩 패키지는, 본딩패드가 형성된 상면과, 상기 상면에 대향되며 상기 본딩패드와 전기적으로 연결된 외부접속단자가 형성된 하면을 갖는 기판; 상기 기판의 상면 중 상기 본딩패드를 제외한 영역 상에 탑재된 제1반도체칩; 상기 제1반도체칩 상면에 배치되며, 수동소자가 내장된 세라믹 스페이서; 및 상기 세라믹 스페이서의 상면에 배치된 적어도 하나 이상의 제2반도체칩;을 포함하며, 상기 세라믹 스페이서는 상기 제1 및 제2반도체칩이 전기적으로 연결되도록 층간 회로가 구비되며, 상기 수동소자는 상기 제1 또는 제2반도체칩 중 적어도 하나와 전기적으로 연결된다.
이때, 바람직하게는, 상기 본딩패드와 상기 제1반도체칩을 전기적으로 연결시키는 제1본딩와이어를 더 포함할 수 있다.
또한, 상기 세라믹 스페이서는 상기 제1반도체칩의 상면으로부터 상기 제1본딩와이어의 높이보다 더 높은 높이를 가진다.
또한, 상기 세라믹 스페이서는 LTCC 기판으로 구비되며, 상기 수동소자는 R, L, C 및 필터(filter), 바룬(balun), 커플러(coupler), 디커플링 캐패시터(decoupling capacitor) 또는 ESD(Electrostatic Discharge) 중 적어도 하나일 수 있다.
또한, 상기 제2반도체칩은 상기 세라믹 스페이서와 전기적으로 연결되도록 관통홀을 더 포함한다.
그리고, 바람직하게는 상기 제1반도체칩과 전기적으로 연결되도록 상기 제1반도체칩의 하면에 형성된 복수개의 범프를 더 포함하며, 상기 제1반도체칩은 상기 범프와 전기적으로 연결되도록 형성된 관통홀을 더 포함할 수 있고, 상기 제1반도체칩과 상기 기판 사이가 밀봉되도록 상기 복수개의 범프들 사이의 간극에 채워진 접착층을 더 포함할 수 있다.
그리고, 바람직하게는, 상기 본딩패드와 상기 제2반도체칩이 전기적으로 연결되로록 형성된 제2본딩와이어를 더 포함하며, 상기 기판은 세라믹기판이며, 상기 기판은 상기 상면에 회로패턴이 인쇄될 수 있으며, 상기 기판의 상면에는 상기 제1 및 제2반도체칩을 에워싸는 몰드부를 더 포함할 수 있다.
본 발명에 따른 반도체 멀티칩 패키지는 칩과 칩 사이에 수동소자를 내장한 세라믹 스페이서를 삽입하여 사용함으로써 전체 기판의 크기를 감소시켜 보다 컴팩트(compact)한 구조의 패키지를 실현할 수 있는 효과가 있다. 또한, 수동소자를 내장한 세라믹 스페이서를 사용한 반도체 멀티칩 패키지에 의하면, 복수개의 칩을 스택(stack)하여 와이어 본딩을 통해 연결하는 패키지 타입과 플립칩과 와이어 본딩을 혼합한 하이브리드 구조 모두에 적용이 가능한 효과가 있다.
또한, 본 발명에 따른 반도체 멀티칩 패키지는 칩과 칩 사이에 수동소자를 내장한 세라믹 스페이서를 삽입하여 사용함으로써 반도체칩, 즉, 능동소자와 수동소자 사이의 패스(path)를 줄일 수 있어 모듈 특성이 개선되는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나 본 발명의 실시형태는 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 본 발명의 실시형태는 당업계에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 또한, 본 명세서에 첨부된 도면의 구성요소들은 설명의 편의를 위하여 확대 또는 축소되어 도시되어 있을 수 있음이 고려되어야 한다.
도 1은 본 발명의 일 실시 형태에 따른 반도체 멀티칩 패키지를 도시한 단면도이고, 도 2는 도 1에 도시한 반도체 멀티칩 패키지의 평면도이며, 도 3은 본 발명의 다른 일 실시 형태에 따른 반도체 멀티칩 패키지를 도시한 단면도이다.
즉, 본 발명에 따른 반도체 멀티칩 패키지는, 본딩패드가 형성된 상면과, 상기 상면에 대향되며 상기 본딩패드와 전기적으로 연결된 외부접속단자가 형성된 하면을 갖는 기판; 상기 기판의 상면 중 상기 본딩패드를 제외한 영역 상에 탑재된 제1반도체칩; 상기 제1반도체칩 상면에 배치되며, 수동소자가 내장된 세라믹 스페이서; 및 상기 세라믹 스페이서의 상면에 배치된 적어도 하나 이상의 제2반도체칩;을 포함하며, 상기 세라믹 스페이서는 상기 제1 및 제2반도체칩이 전기적으로 연결되도록 층간 회로가 구비되며, 상기 수동소자는 상기 제1 또는 제2반도체칩 중 적어도 하나와 전기적으로 연결된다.
이때, 바람직하게는, 상기 본딩패드와 상기 제1반도체칩을 전기적으로 연결시키는 제1본딩와이어를 더 포함할 수 있다.
또한, 상기 세라믹 스페이서는 상기 제1반도체칩의 상면으로부터 상기 제1본딩와이어의 높이보다 더 높은 높이를 가진다.
또한, 상기 세라믹 스페이서는 LTCC 기판으로 구비되며, 상기 수동소자는 R, L, C 및 필터(filter), 바룬(balun), 커플러(coupler), 디커플링 캐패시터(decoupling capacitor) 또는 ESD(Electrostatic Discharge) 중 적어도 하나일 수 있다.
또한, 상기 제2반도체칩은 상기 세라믹 스페이서와 전기적으로 연결되도록 관통홀을 더 포함한다.
그리고, 바람직하게는 상기 제1반도체칩과 전기적으로 연결되도록 상기 제1반도체칩의 하면에 형성된 복수개의 범프를 더 포함하며, 상기 제1반도체칩은 상기 범프와 전기적으로 연결되도록 형성된 관통홀을 더 포함할 수 있고, 상기 제1반도체칩과 상기 기판 사이가 밀봉되도록 상기 복수개의 범프들 사이의 간극에 채워진 접착층을 더 포함할 수 있다.
그리고, 바람직하게는, 상기 본딩패드와 상기 제2반도체칩이 전기적으로 연결되로록 형성된 제2본딩와이어를 더 포함하며, 상기 기판은 세라믹기판이며, 상기 기판은 상기 상면에 회로패턴이 인쇄될 수 있으며, 상기 기판의 상면에는 상기 제1 및 제2 반도체칩을 에워싸는 몰드부를 더 포함할 수 있다.
먼저, 도 1은 본 발명의 일 실시 형태에 따른 반도체 멀티칩 패키지의 단면도이며, 도 1에 도시한 바와 같이, 본 발명의 반도체 멀티칩 패키지(100)는 기판상의 실장부품수를 줄이고, 기판의 크기를 줄여 완제품의 소형화를 도모할 수 있는 것으로써, 이는 기판(110), 제1 및 제2반도체칩(130, 150) 및 수동소자를 내장한 세라믹 스페이서(170)를 포함하여 구성된다.
기판(110)은 세라믹층이 적어도 하나 이상 적층되며, 내부전극패턴(111, 112, 113, 114)이 형성된 세라믹기판이며, 상면에는 다양한 회로가 패턴인쇄되고, 와이어본딩용 본딩패드(116a, 116b)가 복수개 형성되어 있다. 또한, 패턴인쇄된 회로에 맞추어 복수개의 실장부품들(미도시)이 실장배치될 수 있다.
그리고, 기판(110)의 하면에는 복수개의 외부 접속 단자(115)가 형성되며, 외부 접속 단자(115)는 메인기판과의 전기적인 연결을 위해서 솔더볼(미도시)이 각각 형성되며, 반도체 멀티칩 패키지(100)는 이를 매개로 메인기판상에 탑재된다.
여기서, 기판(110)은 글라스-세라믹(Glass-Ceramic) 재료를 기반으로 이루어진 다수의 그린 시트(green sheet)층에, 주어진 회로를 구현하기 위한 수동 소자(R, L, C, 필터(filter), 바룬(balun), 커플러(coupler))를 전기전도도가 우수한 Ag, Cu 등을 사용한 스크린 프린팅(screen printing) 및 포토 패터닝(photo patterning) 공정에 의해 구현되고, 주어진 회로가 구현된 각 그린시트층을 적층한 후 세라믹과 금속 도체를 1000˚C 이하에서 동시 소성함으로써 저온 동시소성 세라믹(Low Temperature Co-fired Ceramic : LTCC)기판으로 구비된다.
이에 따라, 기판(110)상에 탑재되어야할 캐패시터, 저항기 및 인덕터와 같은 수동소자들이 기판(110)내에 패턴형으로 구비되어 내장될 수 있다.
제1 반도체칩(130)은 기판(110)의 상면에 패턴인쇄된 회로와 전기적으로 연결되도록 기판(110)의 상면에 탑재되는 칩부품이며, 복수개의 제1 본딩와이어(191)를 매개로 하여 기판(110)상에 와이어본딩되어 전기적으로 연결되어 있다. 이러한 제1 반도체칩(130)은 기판(110)상에 절연성 접착제(미도시)로 접착된 상태이다. 그러나, 제1 반도체칩(110)은 이에 한정되는 것은 아니며 하면에 볼패드(115)를 형성하고, 이에 복수개의 솔더볼(미도시)을 갖추어 기판(110)의 상면에 플립칩본딩방식으로 구비될 수도 있다.
제1 본딩와이어(191)는 일단이 제1 반도체칩(130)의 상면에 형성된 제1칩패드(117)에 본딩연결되고 타단이 기판(110)에 형성된 제1본딩패드(116a)에 본딩연결 되는 도전성 와이어부재이다.
제2 반도체칩(150)은 제1 반도체칩(130)의 직상부에 일정간격을 두고 배치되는 적어도 하나의 칩부품이며, 이러한 제2 반도체칩(150)은 기판(110)에 직접 연결되지 않고, 내부몸체에 도전라인, 즉, 비아홀(171) 및 도전성 패턴(172)이 형성된 세라믹 스페이서(170)을 매개로 하여 제1 반도체칩(130)상에 수평하게 수직적층된다. 또한, 제2반도체칩(150)은 펀칭 등의 물리적인 방법에 의해 내부에 형성된 관통홀(151)을 통해 세라믹 스페이서(170)의 내부 도전라인 및 수동소자와 전기적으로 연결된다. 이때, 관통홀(151)은 도전성 페이스트로 채워져 있다.
그리고, 제2 반도체칩(150)은 제2 본딩와이어(193)를 매개로 하여 기판(110)상에 본딩연결되는바, 제2 본딩와이어(193)의 일단은 제2 반도체칩(150)의 상면에 형성된 제2칩패드(118)에 본딩연결되고, 타단은 기판(110)의 상면에 형성된 제2본딩패드(116b)에 본딩연결된다. 여기서, 제1 및 제2 반도체칩(130, 150)은 패키지가 적용되는 기기에 따라 SRAM, DRAM과 같은 메모리 칩, 디지탈집적회로칩 RF집적회로칩 및 베이스밴드칩 중 어느 하나로 구비된다.
그리고, 세라믹 스페이서(170)는 제1 및 제2 반도체칩(130, 150)간의 상하간격을 유지하도록 제1 반도체칩(130)의 상면과 제2 반도체칩(150)의 하면 사이에 상, 하부단이 각각 연결되고, 제1 본딩와이어(191)의 최고 높이보다 큰 두께를 갖는 간격유지부재이다. 또한, 세라믹 스페이서(170)는 층간 회로(171, 172)를 구비 하여 제1 및 제2반도체칩(130, 150)을 전기적으로 연결시킨다.
아울러, 세라믹 스페이서(170)는 적어도 하나 이상의 수동소자(R, L, C, 필터(filter), 바룬(balun), 커플러(coupler))를 갖추어 제2 반도체칩(150) 또는 제1 반도체칩(130)과 전기적으로 연결되도록 제1 및 제2 반도체칩(130, 150) 사이에 배치되는 LTCC기판으로 구비된다.
이러한 경우, 제2 반도체칩(150)의 동작형태에 따라 필요하게 되는 R, L, C, 필터(filter), 바룬(balun), 커플러(coupler), 디커플링 캐패시터(decoupling capacitor) 또는 ESD(Electrostatic Discharge)와 같은 추가적인 수동소자를 기판(110)상에 탑재할 필요없이 세라믹 스페이서(170)에 직접 내장할 수 있기 때문에 기판(110)에 실장되는 구성부품수를 줄일 수 있다.
그리고, 세라믹 스페이서(130)는 절연성 접착제(미도시)를 매개로 하여 제1 반도체 칩(130)의 상면과, 제2 반도체칩(150)의 하면에 접착고정된다.
한편, 기판(110)의 상면에는 제1반도체 칩(130), 제2 반도체칩(150) 및 제1 및 제2 본딩와이어(191, 193)를 외부의 물리적 손상 및 부식으로부터 보호할 수 있도록 에폭시 성형 수지(Epoxy Molding Compound)와 같은 몰드 수지를 이용하여 감싸는 몰드부(미도시)를 구비됨으로써 하나의 패키지형태를 구성한다.
도 2는 도 1에 도시한 반도체 멀티칩 패키지의 평면도이이며, 도 2에서 도 1과 동일한 참조 부호는 동일 부재를 나타내며, 따라서 이들에 대한 상세한 설명은 생략한다.
도 2에 도시된 바와 같이, 본 발명의 반도체 멀티칩 패키지(100)는 기판(110)의 제1 및 제2 본딩패드들(116a, 116b)과 제1반도체칩의 제1칩패드 및 제2반도체칩(150)의 제2칩패드(118)가 각각 제1본딩와이어(191) 및 제2 본딩와이어(193)를 매개로 하여 상호 연결되어 있다.
도 3은 본 발명의 다른 일 실시 형태에 따른 반도체 멀티칩 패키지를 나타낸 단면도이며, 도 3에 도시된 바와 같이, 본 발명의 반도체 멀티칩 패키지(300)는 기판(310), 기판(310)상에 탑재된 제1반도체칩(330), 제1반도체칩(330)의 직상부에 배치된 제2반도체칩(350) 및 제1반도체칩(330)과 제2반도체칩(350) 사이에서 두 반도체칩(330, 350)을 전기적으로 연결하는 세라믹 스페이서(370)를 구비한다. 여기서, 반도체칩을 기판상에 장착하는 것과 칩 사이에 스페이서를 장착하는 것은 도 1을 참조하여 설명되었다. 따라서 이에 대한 상세한 설명은 생략한다.
기판(310)은 세라믹층이 적어도 하나 이상 적층되며, 내부전극패턴(312)이 형성된 세라믹기판이며, 상면에는 다양한 회로가 패턴인쇄되고, 와이어본딩용 본딩패드(316)가 복수개 형성되어 있다.
제1반도체칩(330)과 제2반도체칩(350)은 세라믹 스페이서(370)를 사이에 두고 상호 대향하도록 수직 방향으로 적층되어 있으며, 제1반도체칩(330)은 내부에 관통홀(through hole)(331)을 구비하며, 이 관통홀(331)을 통해 제1반도체칩(330)의 하면에 형성된 범프(321)를 통해 본딩패드(320)와 본딩되어 기판(310)과 전기적 으로 연결된다. 이때, 관통홀(331)은 도전성 페이스트로 채워져 있다. 또한, 제1반도체칩(330)은 관통홀(331)을 통해 세라믹 스페이서(370) 내부의 수동소자(R, L, C, 필터(filter), 바룬(balun), 커플러(coupler))와 전기적으로 연결된다.
한편, 제2반도체칩(350)은 칩패드(318) 및 본딩와이어(390)를 통해 기판(310)에 전기적으로 연결되며, 제1반도체칩(330)과 마찬가지로, 제2반도체칩(350)도 관통홀(351)을 통해 세라믹 스페이서(370) 내부의 수동소자(R, L, C, 필터(filter), 바룬(balun), 커플러(coupler))와 전기적으로 연결된다.
그리고, 반도체 멀티칩 패키지(300)는 제1반도체칩(330)의 하면, 즉, 기판(310)의 상부 표면에 접속된 범프들(321) 사이의 간극을 언더필링 재료로 채워 경화시킨 접착층(322)에 의해 제1반도체칩(330)과 기판(310) 사이가 밀봉되어 있다.
그리고, 세라믹 스페이서(370)는 제1 및 제2 반도체칩(330, 350)을 전기적으로 연결하도록 내부에 비아홀 및 도전성 패턴이 형성되어 있을 뿐만 아니라, 수동소자(R, L, C, 필터(filter), 바룬(balun), 커플러(coupler))가 내장된 LTCC 기판이다.
따라서, 본 발명에 따른 반도체 멀티칩 패키지(200, 300)는 제1 및 제2 반도체칩 사이에 수동소자를 내장할 수 있는 세라믹 스페이서를 사용하여 제1 및 제2 반도체칩들을 수직 적층함으로써, 설계에 따라 필요하게 되는 R, L, C, 필터(filter), 바룬(balun), 커플러(coupler), 디커플링 캐패시터(decoupling capacitor) 또는 ESD(Electrostatic Discharge)와 같은 추가적인 수동소자를 기판(210)상에 탑재할 필요없이 세라믹 스페이서에 직접 내장할 수 있기 때문에 기판상에 추가적으로 실장되는 구성부품의 수를 줄여 전체 패키지의 소형화 및 박형화를 도모할 수 있다.
또한, 본 발명에 따른 반도체 멀티칩 패키지(200, 300)는 세라믹 스페이서에 수동소자가 내장됨으로써 칩과 수동소자간 거리를 줄여 모듈 특성이 개선되며, 기판의 크기가 줄어들게 되어 전체 비용 절감의 효과가 기대된다.
본 발명은 상술한 실시형태 및 첨부된 도면에 따라 한정되는 것이 아니고, 첨부된 청구범위에 따라 한정하고자 하며, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게 자명할 것이다.
도 1은 본 발명의 일 실시 형태에 따른 반도체 멀티칩 패키지를 도시한 단면도이고,
도 2는 도 1에 도시한 반도체 멀티칩 패키지의 평면도이고, 그리고,
도 3은 본 발명의 다른 일 실시 형태에 따른 반도체 멀티칩 패키지를 도시한 단면도이다.

Claims (13)

  1. 본딩패드가 형성된 상면과, 상기 상면에 대향되며 상기 본딩패드와 전기적으로 연결된 외부접속단자가 형성된 하면을 갖는 기판;
    상기 기판의 상면 중 상기 본딩패드를 제외한 영역 상에 탑재된 제1반도체칩;
    상기 제1반도체칩 상면에 배치되며, 수동소자가 내장된 세라믹 스페이서; 및
    상기 세라믹 스페이서의 상면에 배치된 적어도 하나 이상의 제2반도체칩;을 포함하며,
    상기 세라믹 스페이서는 상기 제1 및 제2반도체칩이 전기적으로 연결되도록 층간 회로가 구비되며, 상기 수동소자는 상기 제1 또는 제2반도체칩 중 적어도 하나와 전기적으로 연결되는 반도체 멀티칩 패키지.
  2. 제1항에 있어서,
    상기 본딩패드와 상기 제1반도체칩을 전기적으로 연결시키는 제1본딩와이어;를 더 포함하는 것을 특징으로 하는 반도체 멀티칩 패키지.
  3. 제2항에 있어서,
    상기 세라믹 스페이서는 상기 제1반도체칩의 상면으로부터 상기 제1본딩와이어의 높이보다 더 높은 높이를 갖는 것을 특징으로 하는 반도체 멀티칩 패키지.
  4. 제1항 또는 제3항에 있어서,
    상기 세라믹 스페이서는 LTCC 기판으로 구비되는 것을 특징으로 하는 반도체 멀티칩 패키지.
  5. 제4항에 있어서,
    상기 수동소자는 R, L, C 및 필터(filter), 바룬(balun), 커플러(coupler), 디커플링 캐패시터(decoupling capacitor) 또는 ESD(Electrostatic Discharge) 중 적어도 하나인 것을 특징으로 하는 반도체 멀티칩 패키지.
  6. 제1항에 있어서,
    상기 제2반도체칩은 상기 세라믹 스페이서와 전기적으로 연결되도록 관통홀;을 더 포함하는 것을 특징으로 하는 반도체 멀티칩 패키지.
  7. 제1항에 있어서,
    상기 제1반도체칩과 전기적으로 연결되도록 상기 제1반도체칩의 하면에 형성된 복수개의 범프;를 더 포함하는 것을 특징으로 하는 반도체 멀티칩 패키지.
  8. 제7항에 있어서,
    상기 제1반도체칩은 상기 범프와 전기적으로 연결되도록 형성된 관통홀;을 더 포함하는 것을 특징으로 하는 반도체 멀티칩 패키지.
  9. 제7항에 있어서,
    상기 제1반도체칩과 상기 기판 사이가 밀봉되도록 상기 복수개의 범프들 사이의 간극에 채워진 접착층;을 더 포함하는 것을 특징으로 하는 반도체 멀티칩 패키지.
  10. 제1항에 있어서,
    상기 본딩패드와 상기 제2반도체칩이 전기적으로 연결되로록 형성된 제2본딩와이어;를 더 포함하는 것을 특징으로 하는 반도체 멀티칩 패키지.
  11. 제1항에 있어서,
    상기 기판은 세라믹기판인 것을 특징으로 하는 반도체 멀티칩 패키지.
  12. 제1항에 있어서,
    상기 기판은 상기 상면에 회로패턴이 인쇄된 것을 특징으로 하는 반도체 멀티칩 패키지.
  13. 제1항에 있어서,
    상기 기판은 상기 상면에 상기 제1 및 제2 반도체칩을 에워싸는 몰드부;를 더 포함하는 것을 특징으로 하는 반도체 멀티칩 패키지.
KR1020080104464A 2008-10-23 2008-10-23 반도체 멀티칩 패키지 KR100992344B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020080104464A KR100992344B1 (ko) 2008-10-23 2008-10-23 반도체 멀티칩 패키지
US12/476,221 US20100102430A1 (en) 2008-10-23 2009-06-01 Semiconductor multi-chip package
JP2009134489A JP2010103475A (ja) 2008-10-23 2009-06-03 半導体マルチチップパッケージ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080104464A KR100992344B1 (ko) 2008-10-23 2008-10-23 반도체 멀티칩 패키지

Publications (2)

Publication Number Publication Date
KR20100045331A true KR20100045331A (ko) 2010-05-03
KR100992344B1 KR100992344B1 (ko) 2010-11-04

Family

ID=42116671

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080104464A KR100992344B1 (ko) 2008-10-23 2008-10-23 반도체 멀티칩 패키지

Country Status (3)

Country Link
US (1) US20100102430A1 (ko)
JP (1) JP2010103475A (ko)
KR (1) KR100992344B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101123803B1 (ko) * 2010-05-14 2012-03-12 주식회사 하이닉스반도체 스택 패키지
US9231286B2 (en) 2012-12-24 2016-01-05 SK Hynix Inc. Package substrate with band stop filter and semiconductor package including the same
US10615133B2 (en) 2013-09-27 2020-04-07 Intel Corporation Die package with superposer substrate for passive components

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6122290B2 (ja) 2011-12-22 2017-04-26 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 再配線層を有する半導体パッケージ
JP6336293B2 (ja) * 2014-02-21 2018-06-06 ローム株式会社 電圧生成装置
JP2016001654A (ja) * 2014-06-11 2016-01-07 株式会社デンソー 半導体装置
KR20160090705A (ko) * 2015-01-22 2016-08-01 에스케이하이닉스 주식회사 패키지 기판 및 이를 이용한 반도체 패키지
US10026719B2 (en) * 2015-12-04 2018-07-17 Teledyne Reynolds, Inc. Electronic assemblies including electronic devices mounted on non-planar subrates
JP2019033273A (ja) * 2018-10-03 2019-02-28 インテル・コーポレーション 受動素子用のスーパーポーザ基板を備えるダイパッケージ、半導体パッケージングのための方法、及びコンピューティングシステム
US20220415854A1 (en) * 2021-06-25 2022-12-29 Georgios Dogiamis Apparatus and method to integrate three-dimensional passive components between dies

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0658937A1 (en) * 1993-12-08 1995-06-21 Hughes Aircraft Company Vertical IC chip stack with discrete chip carriers formed from dielectric tape
KR100621547B1 (ko) * 2004-01-13 2006-09-14 삼성전자주식회사 멀티칩 패키지
KR100665217B1 (ko) * 2005-07-05 2007-01-09 삼성전기주식회사 반도체 멀티칩 패키지
KR100629498B1 (ko) * 2005-07-15 2006-09-28 삼성전자주식회사 마이크로 패키지, 멀티―스택 마이크로 패키지 및 이들의제조방법
JP2007103737A (ja) * 2005-10-05 2007-04-19 Sharp Corp 半導体装置
JP4876618B2 (ja) * 2006-02-21 2012-02-15 セイコーエプソン株式会社 半導体装置および半導体装置の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101123803B1 (ko) * 2010-05-14 2012-03-12 주식회사 하이닉스반도체 스택 패키지
US9231286B2 (en) 2012-12-24 2016-01-05 SK Hynix Inc. Package substrate with band stop filter and semiconductor package including the same
US10615133B2 (en) 2013-09-27 2020-04-07 Intel Corporation Die package with superposer substrate for passive components

Also Published As

Publication number Publication date
US20100102430A1 (en) 2010-04-29
KR100992344B1 (ko) 2010-11-04
JP2010103475A (ja) 2010-05-06

Similar Documents

Publication Publication Date Title
KR100665217B1 (ko) 반도체 멀티칩 패키지
KR100992344B1 (ko) 반도체 멀티칩 패키지
US7095112B2 (en) Semiconductor device, semiconductor package member, and semiconductor device manufacturing method
KR101695846B1 (ko) 적층형 반도체 패키지
KR100835061B1 (ko) 반도체 칩 패키지
KR100887558B1 (ko) 반도체 패키지
KR20020043435A (ko) 반도체 장치 및 반도체 장치의 제조 방법
KR20140057979A (ko) 반도체 패키지 및 반도체 패키지의 제조 방법
US20070259482A1 (en) Method and apparatus for stacking electrical components using via to provide interconnection
JP4395166B2 (ja) コンデンサを内蔵した半導体装置及びその製造方法
TWI521666B (zh) Multi-component chip package structure
US9538644B2 (en) Multilayer wiring substrate and module including same
US20080230886A1 (en) Stacked package module
KR20130129712A (ko) 반도체 패키지 및 이의 제조방법
US7884465B2 (en) Semiconductor package with passive elements embedded within a semiconductor chip
US20070176284A1 (en) Multi stack package with package lid
KR100546359B1 (ko) 동일 평면상에 횡 배치된 기능부 및 실장부를 구비하는 반도체 칩 패키지 및 그 적층 모듈
US20080224295A1 (en) Package structure and stacked package module using the same
US20080088005A1 (en) SIP package with small dimension
JP4370993B2 (ja) 半導体装置
KR20090036948A (ko) Ｂｇａ 패키지 및 그의 제조 방법
KR20080020137A (ko) 역피라미드 형상의 적층 반도체 패키지
KR20050027384A (ko) 재배선 패드를 갖는 칩 사이즈 패키지 및 그 적층체
KR100913722B1 (ko) 멀티 칩 패키지 및 그 제조방법
KR20110067510A (ko) 패키지 기판 및 그의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130916

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20141001

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20151005

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20161004

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee