KR101123803B1 - 스택 패키지 - Google Patents

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Abstract

스택 패키지가 개시되어 있다. 스택 패키지는 제1 본딩패드 및 제1 접지패드가 배치된 제1면 및 상기 제1면에 대향하는 제2면을 갖는 제1 반도체 칩; 상기 제1 반도체 칩의 제1면과 마주보는 제3면 및 상기 제3면에 대향하는 제4면을 가지며, 상기 제3면에 배치된 제2 본딩패드 및 제2 접지패드를 갖는 제2 반도체 칩; 및 상기 제1 반도체 칩의 제1면과 상기 제2 반도체 칩의 제3면 사이에 부착되어 상기 제1 및 제2 반도체 칩을 전기적으로 연결하는 수동소자;를 포함하는 것을 특징으로 한다.

Description

스택 패키지{STACK PACKAGE}
본 발명은 슬림화가 가능하면서도 파워 노이즈를 감소시킬 수 있는 스택 패키지에 관한 것이다.
최근 들어, 방대한 데이터를 저장 및/또는 방대한 데이터를 신속하게 처리할 수 있는 반도체 칩을 구비한 반도체 패키지가 개발된 바 있다.
특히, 다수개의 반도체 칩들을 스택(Stack)하여 데이터 저장 용량을 보다 확장시킨 스택 패키지가 개발되고 있으며, 아울러, 메모리 반도체 칩과 시스템 반도체 칩을 스택하여 데이터 저장용량은 물론 데이터 처리속도를 향상시킨 스택 패키지 또한 개발되고 있다.
종래의 스택 패키지는 본드핑거를 구비한 기판, 상기 기판의 상면에 접착제를 매개로 수직적으로 스택된 반도체 칩들, 상기 반도체 칩들과 기판의 본드핑거를 전기적으로 연결하는 금속와이어, 상기 반도체 칩들과 금속와이어를 포함한 상기 기판의 상면을 밀봉하는 봉지부재, 상기 기판 하면에 구비된 볼랜드에 부착되는 솔더볼 및 상기 반도체 칩들과 이격된 기판 상면의 일측에 실장된 수동소자를 포함한다.
그러나, 종래의 스택 패키지는 스택된 반도체 칩들과 이격된 기판 상면의 일측에 수동소자가 실장되기 때문에 기판의 면적이 넓어질 수밖에 없고, 이로 인해 스택 패키지의 크기를 줄이는 데 어려움이 따르고 있다.
또한, 종래의 스택 패키지는 수동소자가 스택된 반도체 칩들과 멀리 떨어져서 기판에 실장되기 때문에 수동소자와 스택된 반도체 칩들 사이의 배선 경로가 길어져 인덕턴스가 가중되고, 이로 인해 파워 노이즈가 증가하는 문제가 있다.
본 발명은 수동소자를 반도체 칩들 사이에 부착시키는 것을 통해 슬림화가 가능하면서도 파워 노이즈를 감소시킬 수 있는 스택 패키지를 제공한다.
본 발명의 일 실시예에 따른 스택 패키지는 제1 본딩패드 및 제1 접지패드가 배치된 제1면 및 상기 제1면에 대향하는 제2면을 갖는 제1 반도체 칩; 상기 제1 반도체 칩의 제1면과 마주보는 제3면 및 상기 제3면에 대향하는 제4면을 가지며, 상기 제3면에 배치된 제2 본딩패드 및 제2 접지패드를 갖는 제2 반도체 칩; 및 상기 제1 반도체 칩의 제1면과 상기 제2 반도체 칩의 제3면 사이에 부착되어 상기 제1 및 제2 반도체 칩을 전기적으로 연결하는 수동소자;를 포함하는 것을 특징으로 한다.
상기 수동소자는 커패시터, 레지스터 및 인덕터 중 어느 하나를 포함하는 것을 특징으로 한다.
상기 제1 및 제2 본딩패드는 파워 신호 및/또는 데이터 신호를 인가받고, 상기 제1 및 제2 접지패드는 그라운드 신호를 인가받는 것을 특징으로 한다.
상기 제1 반도체 칩은 상기 제1 본딩패드로부터 중앙으로 연장된 재배선 및 상기 제1 접지패드로부터 중앙으로 연장된 그라운드 재배선을 더 갖는 것을 특징으로 한다.
상기 제1 및 제2 반도체 칩들이 실장되며, 상면에 배치된 본드핑거 및 그라운드 패드를 갖는 기판을 더 포함하는 것을 특징으로 한다.
상기 기판의 본드핑거와 제1 반도체 칩의 제1 본딩패드 사이 및 상기 기판의 그라운드 패드와 상기 제1 반도체 칩의 제1 접지패드 사이에 각각 배치되어 이들을 상호 전기적으로 연결하는 전도성 와이어를 더 갖는 것을 특징으로 한다.
상기 제2 반도체 칩은 적어도 둘 이상이 스택되며, 상기 제2 반도체 칩들은 각각 상기 제3면 및 제4면을 관통하도록 형성되어 상기 제2 본딩패드 및 제2 접지패드에 연결된 관통 전극 및 접지 관통 전극을 더 갖는 것을 특징으로 한다.
상기 스택된 제2 반도체 칩들 사이에 부착된 추가 수동소자를 더 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 스택 패키지는 각각 제1면 및 상기 제1면에 대향하는 제2면을 가지며 상기 제1면에 배치된 본딩패드 및 접지패드와 상기 제1면 및 제2면을 각각 관통하도록 형성되어 상기 본딩패드 및 접지패드에 연결된 관통 전극 및 접지 관통 전극을 가지며, 스택된 다수의 반도체 칩들; 및 상기 반도체 칩들의 제1면 상에 각각 부착되어 상기 스택된 반도체 칩들을 전기적으로 연결하는 수동소자들;를 포함하는 것을 특징으로 한다.
상기 수동소자는 커패시터, 레지스터 및 인덕터 중 어느 하나를 포함하는 것을 특징으로 한다.
상기 본딩패드 및 관통 전극은 파워 신호 및/또는 데이터 신호를 인가받고, 상기 접지패드 및 접지 관통 전극은 그라운드 신호를 인가받는 것을 특징으로 한다.
상기 스택된 반도체 칩들이 실장되며, 상기 스택된 반도체 칩들 중 최하부 반도체 칩의 제1면에 부착된 수동소자에 전기적으로 연결되는 본드핑거 및 그라운드 패드를 갖는 기판을 더 포함하는 것을 특징으로 한다.
상기 스택된 반도체 칩들을 포함한 기판 상면을 밀봉하도록 형성된 봉지부재; 및 상기 기판 하면에 부착된 외부실장부재;를 더 포함하는 것을 특징으로 한다.
본 발명은 수동소자를 반도체 칩들 사이에 부착시킴으로써 수동소자가 기판에 실장되어 있던 종래의 구조에 비해 기판 사이즈를 줄일 수 있고, 이를 통해 스택 패키지의 슬림화를 구현할 수 있다.
또한, 본 발명은 수동소자와 반도체 칩들 간의 거리가 매우 가까워지므로 인덕턴스의 감쇄로 파워 노이즈를 감소시킬 수 있다. 특히 파워 노이즈의 감소로 인해 데이터를 고속으로 처리하기에 적합한 스택 패키지를 구현할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 스택 패키지를 나타낸 단면도이다.
도 2는 도 1의 A 부분을 확대하여 나타낸 단면도이다.
도 3은 본 발명의 제2 실시예에 따른 스택 패키지를 나타낸 단면도이다.
도 4는 도 3의 기판과 제1 반도체 칩을 나타낸 평면도이다.
도 5는 도 3의 제2 반도체 칩을 나타낸 평면도이다.
도 6은 본 발명의 제3 실시예에 따른 스택 패키지를 나타낸 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 스택 패키지에 대해 설명하도록 한다.
도 1은 본 발명의 제1 실시예에 따른 스택 패키지를 나타낸 단면도이고, 도 2는 도 1의 A 부분을 확대하여 나타낸 단면도이다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 스택 패키지(105)는 제1 반도체 칩(120), 제2 반도체 칩(140) 및 수동소자(160)를 포함한다. 이에 더불어, 상기 스택 패키지(105)는 기판(110), 전도성 와이어(118), 봉지부재(170) 및 외부실장부재(180)를 더 포함할 수 있다.
제1 반도체 칩(120)은 제1면(121a) 및 상기 제1면(121a)에 대향하는 제2면(121b)을 갖는 제1 반도체 칩 몸체(121)와 상기 제1 반도체 칩 몸체(121)의 제1면(121a) 상에 배치된 제1 본딩패드(122) 및 제1 접지패드(124)를 갖는다.
이에 더불어, 상기 제1 반도체 칩(120)은 제1 반도체 칩 몸체(121) 내에 형성된 제1 회로부(도시안함)를 더 포함할 수 있다. 도면으로 제시하지는 않았지만, 상기 제1 회로부는 데이터를 저장하기 위한 데이터 저장부 및 상기 데이터 저장부에 저장된 데이터를 처리하기 위한 데이터 처리부를 포함한다. 상기 제1 본딩패드(122)는 데이터 저장부 및/또는 데이터 처리부에 연결될 수 있다.
제2 반도체 칩(140)은 제1 반도체 칩 몸체(121)의 제1면(121a)과 마주보는 제3면(141a) 및 상기 제3면(141a)에 대향하는 제4면(141b)을 갖는 제2 반도체 칩 몸체(141)와 상기 제2 반도체 칩 몸체(141)의 제3면(141a) 상에 배치된 제2 본딩패드(142) 및 제2 접지패드(144)를 갖는다.
이에 더불어, 상기 제2 반도체 칩(140)은 제2 반도체 칩 몸체(141) 내에 형성된 제2 회로부(도시안함)를 더 포함할 수 있다. 도면으로 제시하지는 않았지만, 상기 제2 회로부는 데이터를 저장하기 위한 데이터 저장부 및 상기 데이터 저장부에 저장된 데이터를 처리하기 위한 데이터 처리부를 포함한다. 상기 제2 본딩패드(142)는 데이터 저장부 및/또는 데이터 처리부에 연결될 수 있다.
이때, 상기 제1 반도체 칩(120)과 제2 반도체 칩(140)은 이종 또는 동종 칩일 수 있다. 또한, 상기 제1 반도체 칩(120)과 제2 반도체 칩(140)은 서로 동일한 크기를 갖거나, 또는 서로 상이한 크기를 가질 수 있다.
수동소자(160)는 제1 반도체 칩 몸체(121)의 제1면(121a)과 제2 반도체 칩 몸체(141)의 제3면(141a) 사이에 부착되어 상기 제1 및 제2 반도체 칩(120, 140)을 전기적으로 연결한다. 이러한 수동 소자(160)는 커패시터, 레지스터 및 인덕터 중 어느 하나를 포함할 수 있다.
한편, 도 2에는 수동소자로 커패시터를 이용한 것을 일 예로 도시하고 있다. 도 2를 참조하면, 상기 수동소자(160)는 제1 커패시터 전극(162), 제2 커패시터 전극(164) 및 유전체층(166)을 포함할 수 있다. 제1 및 제2 커패시터 전극(162, 164)은 상호 평행하게 이격하여 배치되고, 상기 유전체층(166)은 제1 및 제2 커패시터 전극(162, 164)들 사이에 개재된다.
이러한 수동소자(160)의 제1 커패시터 전극(162)은 제1 반도체 칩(120)의 제1 본딩패드(122)와 제2 반도체 칩(140)의 제2 본딩패드(142)를 전기적으로 연결하고, 상기 제2 커패시터 전극(164)은 제1 반도체 칩(120)의 제1 접지패드(124)와 제2 반도체 칩(140)의 제2 접지패드(144)를 전기적으로 연결한다. 그 결과, 상기 제1 및 제2 본딩패드(122, 142)는 파워 신호 및/또는 데이터 신호를 인가받고, 상기 제1 및 제2 접지패드(124, 144)는 그라운드 신호를 인가받는다.
상기 수동소자(160)와 제1 및 제2 반도체 칩(120, 140)은 솔더 및 접착제를 매개로 전기적 및 물리적으로 연결될 수 있다. 이와 다르게, 상기 수동소자(160)와 제1 및 제2 반도체 칩(120, 140)은 이방성 도전필름(anisotropy conductive film: ACF)을 매개로 전기적 및 물리적으로 연결될 수 있다.
다시, 도 1을 참조하면, 기판(110)은 제1 및 제2 반도체 칩(120, 140)들을 실장한다. 이러한 기판(110)은 상면(111a) 및 상기 상면(111a)에 대향하는 하면(111b)을 갖는 기판 몸체(111), 상기 기판 몸체(111)의 상면(111a)에 배치된 본드핑거(112) 및 그라운드 패드(114) 및 상기 기판 몸체(111)의 하면(111b)에 배치된 볼랜드(116)를 포함한다.
상기 본드핑거(112) 및 그라운드 패드(114)는 기판 몸체(111)의 가장자리를 따라 배치될 수 있다. 이와 다르게, 상기 본드핑거(112) 및 그라운드 패드(114)는 기판 몸체(111)의 중앙을 따라 배치될 수도 있다.
전도성 와이어(118)는 기판(110)의 본드핑거(112)와 제1 반도체 칩(120)의 제1 본딩패드(122) 사이 및 상기 기판(110)의 그라운드 패드(114)와 상기 제1 반도체 칩(120)의 제1 접지패드(124) 사이에 각각 배치되어 이들을 상호 전기적으로 연결한다. 전도성 와이어(118)는, 예를 들면, 구리 또는 솔더 와이어를 포함할 수 있다.
봉지부재(170)는 제1 및 제2 반도체 칩(120, 140)을 포함한 기판 몸체(111)의 상면(111a)을 밀봉하도록 형성된다. 봉지부재(170)는, 예를 들면, EMC(epoxy molding compound)를 포함할 수 있다.
외부접속부재(180)는 기판 몸체(111) 하면(111b)의 볼랜드(116)에 부착된다. 이러한 외부접속부재(180)는, 예를 들면, 솔더볼을 포함할 수 있다.
본 발명의 일 실시예에서는 수동소자를 반도체 칩들 사이에 부착시킴으로써 수동소자가 기판에 실장되어 있던 종래의 구조에 비해 기판 사이즈를 줄일 수 있고, 이를 통해 스택 패키지의 슬림화를 구현할 수 있다.
또한, 본 실시예에서는 수동소자와 반도체 칩들 간의 거리가 매우 가까워지므로 인덕턴스의 감쇄로 파워 노이즈를 감소시킬 수 있다. 특히 파워 노이즈의 감소로 인해 데이터를 고속으로 처리하기에 적합한 스택 패키지를 구현할 수 있다.
도 3은 본 발명의 제2 실시예에 따른 스택 패키지를 나타낸 단면도이고, 도 4는 도 3의 기판과 제1 반도체 칩을 나타낸 평면도이고, 도 5는 도 3의 제2 반도체 칩을 나타낸 평면도이다.
도 3을 참조하면, 본 발명의 제2 실시예에 따른 스택 패키지(205)는 제1 반도체 칩(220), 제2 반도체 칩(240)들 및 수동소자(260)들을 포함한다. 이에 더불어, 상기 스택 패키지(205)는 기판(210), 전도성 와이어(218), 봉지부재(270) 및 외부실장부재(280)를 더 포함할 수 있다.
제1 반도체 칩(220)은 제1면(221a) 및 상기 제1면(221a)에 대향하는 제2면(221b)을 갖는 제1 반도체 칩 몸체(221)와 상기 제1 반도체 칩 몸체(221)의 제1면(221a) 상에 배치된 제1 본딩패드(222) 및 제1 접지패드(도 4의 224)를 갖는다. 이에 더불어, 상기 제1 반도체 칩(220)은 재배선(226), 그라운드 재배선(도 4의 228) 및 제1 회로부(도시안함)를 더 포함할 수 있다. 상기 재배선(226) 및 그라운드 재배선에 대해서는 후술하도록 한다.
상기 제1 회로부는 데이터를 저장하기 위한 데이터 저장부 및 상기 데이터 저장부에 저장된 데이터를 처리하기 위한 데이터 처리부를 포함한다. 상기 제1 본딩패드(222)는 데이터 저장부 및/또는 데이터 처리부에 연결될 수 있다.
제2 반도체 칩(240)들은 제1 반도체 칩(220) 상에 적어도 둘 이상이 스택된다. 상기 제2 반도체 칩(240)들은 각각 제1 반도체 칩 몸체(221)의 제1면(221a)과 마주보는 제3면(241a) 및 상기 제3면(241a)에 대향하는 제4면(241b)을 갖는 제2 반도체 칩 몸체(241), 상기 제2 반도체 칩 몸체(241)의 제3면(241a) 상에 배치된 제2 본딩패드(242)와 제2 접지패드(244) 및 상기 제2 반도체 칩 몸체(241)의 제3면(241a) 및 제4면(241b)을 관통하도록 형성되어 상기 제2 본딩패드(242) 및 제2 접지패드(244)에 각각 연결된 관통 전극(246) 및 접지 관통 전극(248)을 갖는다.
이에 더불어, 상기 제2 반도체 칩(240)은 제2 반도체 칩 몸체(241) 내에 형성된 제2 회로부(도시안함)를 더 포함할 수 있다. 상기 제2 회로부는 데이터를 저장하기 위한 데이터 저장부 및 상기 데이터 저장부에 저장된 데이터를 처리하기 위한 데이터 처리부를 포함한다. 상기 제2 본딩패드(242)는 데이터 저장부 및/또는 데이터 처리부에 연결될 수 있다.
이때, 상기 제1 반도체 칩(220)과 제2 반도체 칩(240)은 이종 또는 동종 칩일 수 있다. 또한, 상기 제1 반도체 칩(220)과 제2 반도체 칩(240)은 서로 동일한 크기를 갖거나, 또는 서로 상이한 크기를 가질 수 있다.
수동소자(260)들은 제1 반도체 칩 몸체(221)의 제1면(221a)과 제2 반도체 칩 몸체(241)의 제3면(241a) 사이 및 상기 제2 반도체 칩(240)들 사이에 각각 부착되어 상기 제1 및 제2 반도체 칩(220, 240)과 상기 제2 반도체 칩(240)들 상호 간을 전기적으로 연결한다. 이러한 수동 소자(260)는 커패시터, 레지스터 및 인덕터 중 어느 하나를 포함할 수 있다.
기판(210)은 제1 및 제2 반도체 칩(220, 240)들을 실장한다. 이러한 기판(210)은 상면(211a) 및 상기 상면(211a)에 대향하는 하면(211b)을 갖는 기판 몸체(211), 상기 기판 몸체(211)의 상면(211a)에 배치된 본드핑거(212) 및 그라운드 패드(214) 및 상기 기판 몸체(211)의 하면(211b)에 배치된 볼랜드(216)를 포함한다.
상기 본드핑거(212) 및 그라운드 패드(214)는 기판 몸체(211)의 가장자리를 따라 배치될 수 있다. 이와 다르게, 상기 본드핑거(212) 및 그라운드 패드(214)는 기판 몸체(211)의 중앙을 따라 배치될 수도 있다.
전도성 와이어(218)는 기판(210)의 본드핑거(212)와 제1 반도체 칩(220)의 제1 본딩패드(222) 사이 및 상기 기판(210)의 그라운드 패드(214)와 상기 제1 반도체 칩(220)의 제1 접지패드(224) 사이에 각각 배치되어 이들을 상호 전기적으로 연결한다. 전도성 와이어(218)는, 예를 들면, 구리 또는 솔더 와이어를 포함할 수 있다.
봉지부재(270)는 제1 반도체 칩(220) 및 제2 반도체 칩(240)들을 포함한 기판(210)의 상면(211a)을 밀봉하도록 형성된다. 봉지부재(270)는, 예를 들면, EMC(epoxy molding compound)를 포함할 수 있다.
외부접속부재(280)는 기판(210) 하면(211b)의 볼랜드(216)에 부착된다. 이러한 외부접속부재(280)는, 예를 들면, 솔더볼을 포함할 수 있다.
한편, 도 4를 참조하면, 제1 반도체 칩(220)은 제1 본딩패드(222) 및 제1 접지패드(224)로부터 연장된 재배선(226) 및 그라운드 재배선(228)을 갖는다. 제1 본딩패드(222) 및 제1 접지패드(224)는 제1 반도체 칩 몸체(221)의 가장자리에 배치될 수 있다. 재배선(226)은 제1 라인부(226a) 및 제1 범프부(226b)를 가질 수 있고, 상기 그라운드 재배선(228)은 제2 라인부(228a) 및 제2 범프부(228b)를 가질 수 있다.
상기 제1 라인부(226a) 및 제2 라인부(228a)는, 평면상으로 볼 때, 라인 형상을 가질 수 있고, 상기 제1 범프부(226b) 및 제2 범프부(228b)는, 평면상으로 볼 때, 원 형상을 가질 수 있다.
상기 제1 범프부(226b) 및 제2 범프부(228b)는 제1 반도체 칩 몸체(221)의 중앙에 배치될 수 있다. 일 예로, 도 4에 도시된 바와 같이, 상기 제1 범프부(226b)들은 제1 반도체 칩 몸체(221)의 중앙을 따라 2열로 배치될 수 있고, 상기 제2 범프부(228b)들은 제1 범프부(226b)들의 주변에 4개가 배치될 수 있다. 상기 제1 범프부(226b)들 및 제2 범프부(228b)들은 수동소자(260)의 수에 따라 다양한 형태로 설계 변경될 수 있다.
이때, 기판(210)의 본드핑거(212) 및 그라운드 패드(214)는 전도성 와이어(218)들을 매개로 재배선(226) 및 그라운드 재배선(228)에 선택적으로 각각 본딩된다.
한편, 도 5를 참조하면, 제2 반도체 칩(240)은 제2 반도체 칩 몸체(241)의 제3면(241a) 및 제4면(241b)을 관통하도록 형성되어 제2 본딩패드(도 3의 242) 및 제2 접지패드(도 3의 244)에 각각 연결되도록 형성된 관통 전극(246) 및 접지 관통 전극(248)을 갖는다. 이때, 도 5에서는 제2 본딩패드 및 제2 접지패드는 도시하지 않았다.
상기 수동소자(260)는 제2 반도체 칩 몸체(241)의 제3면(241a) 상에 부착되어 관통 전극(246) 및 접지 관통 전극(248)과 전기적으로 연결된다. 이때, 상기 관통 전극(246)들은 제2 반도체 칩 몸체(241)의 중앙을 따라 2열로 배치될 수 있고, 상기 접지 관통 전극(248)들은 관통 전극(246)들의 주변에 4개가 배치될 수 있다.
이때, 상기 관통 전극(246)들 및 접지 관통 전극(248)들은 상기 제1 범프부(226b)들 및 제2 범프부(228b)들과 미러(mirror) 형태로 각각 배치될 수 있다. 그 결과, 상기 수동 소자(260)가 부착된 제2 반도체 칩(240)은 제1 반도체 칩(220)과 플립 칩 본딩되어 상호 전기적으로 연결된다.
도 6은 본 발명의 제3 실시예에 따른 스택 패키지를 나타낸 단면도이다.
도 6을 참조하면, 본 발명의 제3 실시예에 따른 스택 패키지(305)는 반도체 칩(340)들 및 수동 소자(360)들을 포함한다. 이에 더불어, 상기 스택 패키지(305)는 기판(310), 봉지부재(370) 및 외부접속부재(380)를 더 포함할 수 있다.
반도체 칩(340)들은 각각 제1면(341a) 및 상기 제1면(341a)에 대향하는 제2면(341b)을 갖는 반도체 칩 몸체(341)와 상기 반도체 칩 몸체(341)의 제1면(341a) 상에 배치된 본딩패드(342) 및 접지패드(344)와 상기 반도체 칩 몸체(341)의 제1면(341a) 및 제2면(341b)을 각각 관통하도록 형성되어 상기 본딩패드(342) 및 접지패드(344)에 연결되도록 형성된 관통 전극(346) 및 접지 관통 전극(348)을 포함한다.
이에 더불어, 상기 반도체 칩(340)들은 각각 반도체 칩 몸체(341) 내에 형성된 회로부(도시안함)를 더 포함할 수 있다. 상기 회로부는 데이터를 저장하기 위한 데이터 저장부 및 상기 데이터 저장부에 저장된 데이터를 처리하기 위한 데이터 처리부를 포함한다. 상기 본딩패드(342)는 데이터 저장부 및/또는 데이터 처리부에 연결될 수 있다.
수동소자(360)들은 각 반도체 칩 몸체(341)의 제1면(341a) 상에 부착되어 스택된 반도체 칩들을 전기적으로 연결한다. 상기 수동 소자(360)는 커패시터, 레지스터 및 인덕터 중 어느 하나를 포함할 수 있다.
이때, 상기 수동소자(360)를 매개로 스택된 반도체 칩(340)들의 본딩패드(342) 및 관통 전극(346)은 파워 신호 및/또는 데이터 신호를 인가받고, 상기 스택된 반도체 칩(340)들의 접지패드(344) 및 접지 관통 전극(348)은 그라운드 신호를 각각 인가받는다.
기판(310)은 스택된 반도체 칩(340)들을 실장한다. 이러한 기판(310)은 스택된 반도체 칩(340)들 중 최하부 반도체 칩 몸체(341)의 제1면(341a)에 부착된 수동소자(360)를 매개로 상기 최하부 반도체 칩(340)과 전기적으로 연결된다.
상기 기판(310)은 상면(311a) 및 상기 상면(311a)에 대향하는 하면(311b)을 갖는 기판 몸체(311), 상기 기판 몸체(311)의 상면(311a)에 배치된 본드핑거(312)와 그라운드 패드(314) 및 상기 기판 몸체(311)의 하면(311b)에 배치된 볼랜드(316)를 포함한다.
상기 본드핑거(312) 및 그라운드 패드(314)는 기판 몸체(311)의 중앙을 따라 배치될 수 있다. 이와 다르게, 상기 본드핑거(312) 및 그라운드 패드(314)는 기판 몸체(311)의 가장자리를 따라 배치될 수도 있다.
지금까지 설명한 바와 같이, 본 발명의 제2 및 제3 실시예에서는 제1 실시예에 비해 고용량의 스택 패키지를 구현할 수 있다.
이상, 전술한 본 발명의 실시예들에서는 특정 실시예들에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

Claims (13)

  1. 제1 본딩패드 및 제1 접지패드가 배치된 제1면 및 상기 제1면에 대향하는 제2면을 갖는 제1 반도체 칩;
    상기 제1 반도체 칩의 제1면과 마주보는 제3면 및 상기 제3면에 대향하는 제4면을 가지며, 상기 제3면에 배치된 제2 본딩패드 및 제2 접지패드를 갖는 제2 반도체 칩; 및
    상기 제1 반도체 칩의 제1면과 상기 제2 반도체 칩의 제3면 사이에 부착되어 상기 제1 및 제2 반도체 칩을 전기적으로 연결하는 수동소자;
    를 포함하는 스택 패키지.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 수동소자는 커패시터, 레지스터 및 인덕터 중 어느 하나를 포함하는 것을 특징으로 하는 스택 패키지.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제1 및 제2 본딩패드는 파워 신호 및/또는 데이터 신호를 인가받고, 상기 제1 및 제2 접지패드는 그라운드 신호를 인가받는 것을 특징으로 하는 스택 패키지.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제1 반도체 칩은 상기 제1 본딩패드로부터 중앙으로 연장된 재배선 및 상기 제1 접지패드로부터 중앙으로 연장된 그라운드 재배선을 더 갖는 것을 특징으로 하는 스택 패키지.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제1 및 제2 반도체 칩들이 실장되며, 상면에 배치된 본드핑거 및 그라운드 패드를 갖는 기판을 더 포함하는 것을 특징으로 하는 스택 패키지.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 5 항에 있어서,
    상기 기판의 본드핑거와 제1 반도체 칩의 제1 본딩패드 사이 및 상기 기판의 그라운드 패드와 상기 제1 반도체 칩의 제1 접지패드 사이에 각각 배치되어 이들을 상호 전기적으로 연결하는 전도성 와이어를 더 갖는 것을 특징으로 하는 스택 패키지.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제2 반도체 칩은 적어도 둘 이상이 스택되며, 상기 제2 반도체 칩들은 각각 상기 제3면 및 제4면을 관통하도록 형성되어 상기 제2 본딩패드 및 제2 접지패드에 연결된 관통 전극 및 접지 관통 전극을 더 갖는 것을 특징으로 하는 스택 패키지.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 7 항에 있어서,
    상기 스택된 제2 반도체 칩들 사이에 부착된 추가 수동소자를 더 포함하는 것을 특징으로 하는 스택 패키지.
  9. 각각 제1면 및 상기 제1면에 대향하는 제2면을 가지며 상기 제1면에 배치된 본딩패드 및 접지패드와 상기 제1면 및 제2면을 각각 관통하도록 형성되어 상기 본딩패드 및 접지패드에 연결된 관통 전극 및 접지 관통 전극을 가지며, 스택된 다수의 반도체 칩들; 및
    상기 반도체 칩들의 제1면 상에 각각 부착되어 상기 스택된 반도체 칩들을 전기적으로 연결하는 수동소자들;
    를 포함하는 스택 패키지.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 9 항에 있어서,
    상기 수동소자는 커패시터, 레지스터 및 인덕터 중 어느 하나를 포함하는 것을 특징으로 하는 스택 패키지.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 9 항에 있어서,
    상기 본딩패드 및 관통 전극은 파워 신호 및/또는 데이터 신호를 인가받고, 상기 접지패드 및 접지 관통 전극은 그라운드 신호를 인가받는 것을 특징으로 하는 스택 패키지.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제 9 항에 있어서,
    상기 스택된 반도체 칩들이 실장되며, 상기 스택된 반도체 칩들 중 최하부 반도체 칩의 제1면에 부착된 수동소자에 전기적으로 연결되는 본드핑거 및 그라운드 패드를 갖는 기판을 더 포함하는 것을 특징으로 하는 스택 패키지.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제 12 항에 있어서,
    상기 스택된 반도체 칩들을 포함한 기판 상면을 밀봉하도록 형성된 봉지부재; 및
    상기 기판 하면에 부착된 외부실장부재;
    를 더 포함하는 것을 특징으로 하는 스택 패키지.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100524062B1 (ko) * 1999-01-26 2005-10-26 삼성전자주식회사 습식 프린터의 스퀴즈롤러 구동장치

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9679865B2 (en) 2013-11-08 2017-06-13 SK Hynix Inc. Substrate for semiconductor package and semiconductor package having the same
US10580710B2 (en) 2017-08-31 2020-03-03 Micron Technology, Inc. Semiconductor device with a protection mechanism and associated systems, devices, and methods
US10381329B1 (en) 2018-01-24 2019-08-13 Micron Technology, Inc. Semiconductor device with a layered protection mechanism and associated systems, devices, and methods
US10475771B2 (en) 2018-01-24 2019-11-12 Micron Technology, Inc. Semiconductor device with an electrically-coupled protection mechanism and associated systems, devices, and methods
KR20210128295A (ko) * 2020-04-16 2021-10-26 에스케이하이닉스 주식회사 반도체 칩과 커패시터를 포함한 반도체 패키지

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100665217B1 (ko) 2005-07-05 2007-01-09 삼성전기주식회사 반도체 멀티칩 패키지
US20080237888A1 (en) 1996-12-02 2008-10-02 Kabushiki Kaisha Toshiba Multichip semiconductor device, chip therefor and method of formation thereof
KR20100045331A (ko) * 2008-10-23 2010-05-03 삼성전기주식회사 반도체 멀티칩 패키지
KR100990943B1 (ko) 2008-11-07 2010-11-01 주식회사 하이닉스반도체 반도체 패키지

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080237888A1 (en) 1996-12-02 2008-10-02 Kabushiki Kaisha Toshiba Multichip semiconductor device, chip therefor and method of formation thereof
KR100665217B1 (ko) 2005-07-05 2007-01-09 삼성전기주식회사 반도체 멀티칩 패키지
KR20100045331A (ko) * 2008-10-23 2010-05-03 삼성전기주식회사 반도체 멀티칩 패키지
KR100990943B1 (ko) 2008-11-07 2010-11-01 주식회사 하이닉스반도체 반도체 패키지

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100524062B1 (ko) * 1999-01-26 2005-10-26 삼성전자주식회사 습식 프린터의 스퀴즈롤러 구동장치

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