KR100990943B1 - 반도체 패키지 - Google Patents

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Abstract

본 발명에 따른 반도체 패키지는, 제1영역 및 제2영역을 포함하며, 각 영역에 본딩 패드 및 관통홀이 구비된 반도체 칩; 상기 각 관통홀들의 측벽에 형성된 절연막; 및 상기 각 관통홀들 내에 형성되고, 대응하는 상기 본딩 패드와 연결된 관통전극;을 포함하며, 상기 절연막은 영역별로 서로 다른 두께를 갖는다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로서, 보다 상세하게는, 전기적인 신호 및 파워의 전달 특성을 향상시킬 수 있는 이종 관통전극을 갖는 반도체 패키지에 관한 것이다.
오늘날 반도체 산업은 경량화, 소형화, 고속화, 다기능화, 고성능화되고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 방향으로 발전하고 있으며, 이를 달성하기 위한 중요한 기술 중의 하나가 반도체 패키지 형성 기술이다.
최근 반도체 패키지는 소형화, 고용량화 및 실장 효율성 향상을 위하여 적어도 2개 이상의 반도체 칩 또는 반도체 패키지를 수직으로 스택한 스택 패키지(Stack package)에 대한 다양한 기술들이 개발되고 있다. 스택 패키지는 반도체 집적 공정에서 구현 가능한 메모리 용량보다 큰 메모리 용량을 갖는 제품을 구현할 수 있고, 실장 면적 사용의 효율성을 높일 수 있다. 스택 패키지는 제조 기술에 따라 개별 반도체 칩을 스택한 후, 한번에 스택된 반도체 칩들을 패키징해주는 방법과, 패키징된 개별 반도체 칩들을 스택하여 형성하는 방법으로 분류할 수 있다.
스택 패키지를 포함하는 반도체 패키지는 반도체 칩 또는 반도체 패키지와 기판 사이 및 반도체 칩 또는 반도체 패키지들 사이에 형성된 금속 와이어, 범프 또는 관통전극 등을 통하여 전기적으로 연결된다.
상기 다양한 전기적인 연결 방법 중 상기 관통전극이 형성된 반도체 패키지를 이용한 스택 패키지는 전기적인 연결이 관통전극을 통하여 이루어짐에 따라 전기적인 열화를 최소화할 수 있고, 동작 속도를 향상시킬 수 있으며, 소형화가 가능하여 최근에 많은 연구가 수행되고 있다.
상기 관통전극을 갖는 반도체 패키지는 반도체 칩에 구비된 관통홀 내에 금속물질이 매립되어 형성되며, 관통전극은 스택된 반도체 패키지들 간의 전기적인 신호 및 파워를 전달하는 역할을 수행한다.
상기 관통홀과 관통전극 사이에는 상기 반도체 칩 부분으로의 누설전류를 막기 위해 절연막이 구비된다. 상기 절연막은 상기 반도체 칩과 관통전극 사이에 배치된 배열 형태에 기인하여 부수적으로 캐패시터의 역할을 수행하며, 이에 따라, 관통전극의 고속 동작에 악영향을 주게된다.
도 1은 종래 관통전극을 갖는 반도체 패키지들로 형성한 스택 패키지의 주파수 대비 신호 손실을 모사한 도면이다.
도시된 바와 같이, 상기 캐패시터로 역할하는 절연막에 의해 관통전극을 통한 전기적인 신호가 주파수(Frequency) 1GHz까지 급격히 손실됨을 알 수 있으며, 이는, 상기 절연막에 의해 캐패시턴스 값이 증가함에 따라 발생한다.
이에 따라, 관통전극을 이용한 스택 패키지의 구현 시, 스택 패키지의 전기적인 특성을 향상시키기 위하여 신호전달을 위한 관통전극과 파워전달을 위한 관통 전극의 캐패시턴스 값을 조절하는 것이 필요하다.
본 발명은 전기적인 신호 및 파워의 전달 특성을 향상시킬 수 있는 이종 관통전극을 갖는 반도체 패키지를 제공한다.
본 발명에 따른 반도체 패키지는, 제1영역 및 제2영역을 포함하며, 각 영역에 본딩 패드 및 관통홀이 구비된 반도체 칩; 상기 각 관통홀들의 측벽에 형성된 절연막; 및 상기 각 관통홀들 내에 형성되고, 대응하는 상기 본딩 패드와 연결된 관통전극;을 포함하며, 상기 절연막은 영역별로 서로 다른 두께를 갖는다.
상기 제1영역 및 제2영역의 관통홀들은 동일한 직경을 갖는다.
상기 제1영역의 캐패시턴스 값이 상기 제2영역의 캐패시턴스 값보다 낮도록 상기 제1영역의 절연막은 상기 제2영역의 절연막보다 두껍다.
상기 제1영역의 절연막 및 상기 제2영역의 절연막은 동일한 물질로 구성된다.
상기 제1영역에 형성된 관통전극은 신호전달용 전극이며, 상기 제2영역에 형성된 관통전극은 파워전달용 전극이다.
상기 관통홀들은 대응하는 상기 본딩 패드들을 관통하여 형성된다.
또한, 본 발명에 따른 반도체 패키지는, 제1영역 및 제2영역을 포함하며, 각 영역에 본딩 패드 및 관통홀이 구비된 반도체 칩; 상기 각 관통홀들의 측벽에 형성 된 절연막; 및 상기 각 관통홀들 내에 형성되며, 대응하는 상기 본딩 패드와 연결된 관통전극;을 포함하며, 상기 절연막은 영역별로 서로 다른 유전율을 갖는다.
상기 제1영역 및 제2영역의 관통홀은 동일한 직경을 갖는다.
상기 제1영역의 절연막 및 상기 제2영역의 절연막은 동일한 두께를 갖는다.
상기 제1영역의 캐패시턴스 값이 상기 제2영역의 캐패시턴스 값보다 낮도록 상기 제1영역의 절연막은 상기 제2영역의 절연막보다 낮은 유전율을 갖는 물질로 구성된다.
상기 제1영역에 형성된 관통전극은 신호전달용 전극이며, 상기 제2영역에 형성된 관통전극은 파워전달용 전극이다.
상기 관통홀들은 대응하는 상기 본딩 패드들을 관통하여 형성된다.
아울러, 본 발명에 따른 반도체 패키지는, 제1영역 및 제2영역을 포함하며, 각 영역에 본딩 패드 및 관통홀이 구비된 반도체 칩; 상기 제1영역 및 상기 제2영역의 상기 관통홀들의 측벽에 형성된 제1막; 상기 제1영역의 상기 제1막 상에 형성된 제2막; 및 상기 각 관통홀들 내에 형성되고, 대응하는 상기 본딩 패드와 연결된 관통전극을 포함하며, 상기 제1막 및 상기 제2막은 절연막이다.
본 발명은 신호전달용 관통전극의 캐패시턴스 값을 줄이기 위하여 신호전달용 관통전극을 감싸는 절연막의 두께를 두껍게 형성하거나 낮은 유전율을 갖는 물질로 형성한다.
또한, 본 발명은 파워전달용 관통전극의 캐패시턴스 값을 증가시키기 위하여 파워전달용 관통전극을 감싸는 절연막의 두께를 얇게 형성하거나 높은 유전율을 갖는 물질로 형성한다.
이에 따라, 전기적인 신호 및 파워의 전달 특성과 같은 관통전극의 전기적인 특성이 향상된 반도체 패키지를 형성할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명에 따른 반도체 패키지를 다양한 다른 형태로 구현할 수 있을 것이다.
본 발명에 따른 반도체 패키지는, 제1영역 및 제2영역을 포함하며, 각 영역에 본딩 패드 및 관통홀이 구비된 반도체 칩; 상기 각 관통홀들의 측벽에 형성된 절연막; 및 상기 각 관통홀들 내에 형성되고, 대응하는 상기 본딩 패드와 연결된 관통전극;을 포함하며, 상기 반도체 칩, 절연막 및 관통전극에 의해 형성되는 캐패시턴스 값이 영역별로 서로 상이하도록 상기 절연막은 영역별로 서로 다른 두께를 갖는다.
또한, 본 발명에 따른 반도체 패키지는, 제1영역 및 제2영역을 포함하며, 각 영역에 본딩 패드 및 관통홀이 구비된 반도체 칩; 상기 각 관통홀들의 측벽에 형성된 절연막; 및 상기 각 관통홀들 내에 형성되며, 대응하는 상기 본딩 패드와 연결된 관통전극;을 포함하며, 상기 반도체 칩, 절연막 및 관통전극에 의해 형성되는 캐패시턴스 값이 영역별로 서로 상이하도록 상기 절연막은 영역별로 서로 다른 유전율을 갖는다.
아울러, 본 발명에 따른 반도체 패키지는, 제1영역 및 제2영역을 포함하며, 각 영역에 본딩 패드 및 관통홀이 구비된 반도체 칩; 상기 제1영역 및 상기 제2영역의 상기 관통홀들의 측벽에 형성된 제1막; 상기 제1영역의 상기 제1막 상에 형성된 제2막; 및 상기 각 관통홀들 내에 형성되고, 대응하는 상기 본딩 패드와 연결된 관통전극을 포함하며, 상기 제1막 및 상기 제2막은 절연막이다.
이하에서는, 도면을 참조하여 본 발명의 실시예에 따른 반도체 패키지 및 그의 제조 방법을 상세히 설명하도록 한다.
도 2는 본 발명의 제1실시예에 따른 반도체 패키지를 도시한 단면도이다.
도시된 바와 같이, 본 발명에 따른 반도체 패키지(100)는 관통홀(118)들이 구비된 반도체 칩(110)과 서로 다른 두께를 가지며 관통홀(118)들의 측벽에 형성된 절연막(122, 124)들 및 관통홀(118)들 내에 형성된 관통전극(134, 134)들을 포함한다.
반도체 칩(110)은 일면에 다수의 본딩 패드를 가지며, 전기적인 신호를 전달하는 제1본딩 패드(112)와 전기적인 파워를 전달하는 제2본딩 패드(114)를 포함한다.
반도체 칩(110)은 전기적인 신호를 전달하는 제1본딩 패드(112)가 구비된 제1영역(111) 및 전기적인 파워를 전달하는 제2본딩 패드(114)가 구비된 제2영역(113)을 포함한다.
반도체 칩(110)은 상기 일면에 반도체 칩(110)을 절연시킴과 아울러 제1 및 제2본딩 패드(112, 114)들을 포함한 상기 본딩 패드들의 일부분을 노출시키는 보호막(116)을 갖는다.
반도체 칩(100)은 상기 상면으로부터 상기 상면과 대향하는 하면으로 관통된 동일 직경을 갖는 관통홀(118)들을 가지며, 바람직하게, 관통홀(118)들은 제1영역(111)에 구비된 제1본딩 패드(112) 및 제2영역(113)에 구비된 제2본딩 패드(114)를 관통하여 형성된다.
반도체 칩(110)의 제1영역(111)에 형성된 관통홀(118)의 측벽에는 제1절연막(122)이 형성되며, 제2영역(113)에 형성된 관통홀(118)의 측벽에는 제1절연막(122)보다 얇은 두께를 갖는 제2절연막(124)이 형성된다.
제1영역(111) 및 제2영역(113)의 관통홀(118)들 내에는 각각 대응하는 제1 및 제2본딩 패드(112, 114)들과 각각 전기적으로 연결되는 제1관통전극(132) 및 제2관통전극(134)이 형성된다. 제1영역(111)의 제1본딩패드(112)와 연결된 제1관통전극(132)은 전기적인 신호를 전달하는 역할을 수행하며, 제2영역의 제2본딩 패드(114)와 연결된 제2관통전극(134)는 전기적인 파워를 전달하는 역할을 수행한다.
상기 관통홀(118)의 측벽을 경계로 제1 및 제2영역(111, 113)들에 배치된 반도체 칩(110) 부분과 제1 및 제2절연막(122, 124)들 및 제1 및 제2관통전극(132, 134)들은 배열된 구조에 기인하여 캐패시터의 형태를 가지며, 제1 및 제2절연막(122, 124)들의 두께에 따라 제1절연막(122)과 제2절연막(124)은 서로 상이한 캐패시턴스 값을 갖는다.
자세하게, 제1절연막(122)과 제2절연막(124)은 동일한 물질로 구성되며, 제1절연막(122)이 제2절연막(124) 보다 낮은 캐패시턴스 값을 갖도록 제1절연막(122)은 제2절연막(124)보다 두꺼운 두께를 갖는다. 즉, 도전막/절연막/도전막의 구조를 갖는 캐패시터의 캐패시턴스 값은 상기 절연막의 두께가 두꺼워질수록 감소한다. 이에 따라, 두꺼운 두께의 제1절연막(122)에 의해 전기적인 신호를 전달하는 제1관통전극(132)을 통한 반도체 패키지(100)의 신호 전달 효율은 향상되며, 얇은 두께의 제2절연막(124)에 의해 전기적인 파워를 전달하는 제2관통전극(134)을 통한 반도체 패키지(100)의 파워 전달 효율이 향상된다.
도 3은 본 발명의 제2실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 3은 앞서 도 2에 도시 및 설명된 반도체 패키지와 실질적으로 동일한 구성 요소를 포함한다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 3을 참조하면, 본 발명에 따른 반도체 패키지(200)는 전기적인 신호를 전달하며 제2절연막(134)보다 두꺼운 두께를 갖는 제1절연막(122)을 제1막(126) 및 제2막(128)과 같은 이종 물질로 이루어진 절연막들의 적층막으로 형성할 수 있다.
아울러, 전기적인 신호 및 파워를 전달하는 상기 제1영역 및 제2영역 외에 다른 역할을 수행하는 관통전극을 포함하는 영역들은 요구되는 역할에 따라 필요한 캐패시턴스 값을 갖도록 영역별로 절연막을 서로 다른 두께로 형성할 수 있다.
또한, 상기 반도체 칩을 관통하는 관통홀은 본딩 패드를 관통하도록 형성하 지 않고 별도의 부분에 형성할 수 있으며, 이러한 경우, 재배선 또는 관통전극을 통하여 대응하는 상기 본딩 패드와 전기적으로 연결한다.
도 4a 내지 도 4f는 본 발명의 제1실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 공정별 단면도이다.
도 4a를 참조하면, 일면에 전기적인 신호를 전달하는 제1본딩 패드(112)가 구비된 제1영역(111) 및 전기적인 파워를 전달하는 제2본딩 패드(114)가 구비된 제2영역(113)을 가지며, 상기 일면에 제1 및 제2본딩 패드(112, 114)의 일부분을 노출시키는 보호막(116)이 구비된 반도체 칩(110)들을 포함하는 웨이퍼를 마련한다.상기 웨이퍼의 각 반도체 칩(110) 일면 상에 제1 및 제2본딩 패드(112, 114)의 일부분을 노출시키는 마스크패턴(미도시)을 형성한 후, 식각 공정을 수행하여 각 반도체 칩(110)에 일부 깊이를 갖는 홈(118a)들을 형성한다.
도 4b를 참조하면, 홈(118a)들의 측벽을 포함한 상기 각 반도체 칩(110)들의 일면 상에 절연막인 제1막(122a)을 형성한다.
도 4c를 참조하면, 상기 웨이퍼에 에치백 공정을 수행하여 각 반도체 칩(110)들의 홈(118a)들 바닥 및 일면 상의 제1막(122a)를 제거한다. 상기 각 반도체 칩(110)들 상에 제1영역(111)에 형성된 홈(118a)들, 즉, 전기적인 신호를 전달하는 제1본딩 패드(112)를 관통하는 홈(118a)들을 노출시키는 마스크패턴(140)을 형성한다.
도 4d를 참조하면, 상기 노출된 제1영역(111)의 홈(118a) 바닥 및 측벽의 제1막(122a)을 포함한 상기 웨이퍼의 각 반도체 칩(110)들 일면 상에 제1막(122a)과 동일한 물질로 이루어진 제2막(122b)을 형성한다. 이때, 제2막(122b)은 제1막(122a)과 다른 물질을 이용하여 형성할 수 있다.
도 4e를 참조하면, 상기 웨이퍼에 에치백 공정을 수행하여 각 반도체 칩(110)들의 제1영역(110) 홈(118a) 바닥을 포함한 반도체 칩(110) 일면 상의 제2막(122b)를 제거한다. 상기 각 반도체 칩(110)들 상의 상기 마스크패턴을 제거하여 제1영역에 형성된 홈(118a)의 측벽에 제1절연막(122)을 형성함과 아울러 제2영역에 형성된 홈(118a)의 측벽에 제1절연막(122)보다 얇은 두께를 갖는 제2절연막(124)을 형성한다.
도 4f를 참조하면, 상기 웨이퍼의 제1 및 제2영역(111, 113)들에 구비된 상기 홈이 매립되게 상기 각 반도체 칩(110)들 상에 제1 및 제2본딩 패드(112, 114)들과 연결되는 도전막을 형성한 후, 식각공정을 수행하여 상기 홈들에 매립된 도전막들을 전기적으로 분리시킨다. 상기 웨이퍼의 후면에 백그라인딩 공정을 수행하여 각 반도체 칩(110)들에 제1 및 제2관통전극(132, 134)들을 형성한다.
이후, 도시하지는 않았지만, 상기 웨이퍼에 절단 공정을 수행하여 칩 레벨의 반도체 패키지를 형성하여 본 발명에 따른 반도체 패키지의 제조를 완료한다.
도 5는 본 발명의 제3실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 5는 앞서 도 2 및 도 3에 도시 및 설명된 반도체 패키지와 실질적으로 동일한 구성 요소를 포함한다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 5를 참조하면, 본 발명에 따른 반도체 패키지(300)는 동일한 직경의 관통홀(118)들이 구비된 반도체 칩(110)과 관통홀(118)들의 측벽에 동일한 두께로 배치되며 상호 다른 유전율을 갖는 절연막(152, 154)들 및 관통홀(118)들 내에 형성된 관통전극(134, 136)들을 포함한다.
반도체 칩(110)은 전기적인 신호를 전달하는 제1본딩 패드(112)가 구비된 제1영역(111)과 전기적인 파워를 전달하는 제2본딩 패드(114)가 구비된 제2영역(113)을 포함한다.
제1영역(111)에 구비된 제1절연막(152)은 제2영역(113) 보다 낮은 캐패시턴스 값을 갖도록 제2영역(113)에 구비된 제2절연막(154)보다 낮은 유전율을 갖는 절연막 물질로 구성된다.
즉, 도전막/절연막/도전막의 구조를 갖는 캐패시터의 캐패시턴스 값은 상기 절연막의 유전율이 낮을수록 감소한다. 이에 따라, 낮은 유전율을 갖는 제1절연막(152)에 의해 전기적인 신호를 전달하는 제1관통전극(132)을 통한 반도체 패키지(100)의 신호 전달 효율은 향상되며, 높은 유전율을 갖는 제2절연막(154)에 의해 전기적인 파워를 전달하는 제2관통전극(134)을 통한 반도체 패키지(100)의 파워 전달 효율이 향상된다.
도 6은 본 발명의 제4실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 6은 앞서 도 2 및 도 5에 도시 및 설명된 반도체 패키지와 실질적으로 동일한 구성 요소를 포함한다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부 여하기로 한다.
도 6을 참조하면, 본 발명에 따른 반도체 패키지(400)는 동일한 직경의 관통홀(118)들이 구비된 반도체 칩(110)과 관통홀(118)들의 측벽에 상호 다른 두께 및 상호 다른 유전율을 갖는 절연막(162, 164)들 및 관통홀(118)들 내에 형성된 관통전극(134, 136)들을 포함한다.
반도체 칩(110)은 전기적인 신호를 전달하며 제1본딩 패드(112)가 구비된 제1영역(111)과 전기적인 파워를 전달하는 제2본딩 패드(114)가 구비된 제2영역(113)을 갖는다.
제1영역(111)에 구비된 제1절연막(162)은 제2영역(113) 보다 낮은 캐패시턴스 값을 갖도록 제2영역(113)에 구비된 제2절연막(164)보다 두꺼둔 두께와 낮은 유전율을 갖는 절연막 물질로 구성된다.
이에 따라, 두꺼운 두께와 낮은 유전율을 갖는 제1절연막(152)에 의해 전기적인 신호를 전달하는 제1관통전극(132)을 통한 반도체 패키지(100)의 신호 전달 효율은 향상되며, 얇은 두께와 높은 유전율을 갖는 제2절연막(154)에 의해 전기적인 파워를 전달하는 제2관통전극(134)을 통한 반도체 패키지(100)의 파워 전달 효율이 향상된다.
아울러, 도시하지는 않았지만, 상술한 반도체 패키지들을 상호 스택하여 스택된 형태의 반도체 패키지를 형성할 수 있다.
이상에서와 같이, 본 발명은 반도체 칩, 절연막 및 관통전극의 배열에 의해 캐패시터의 구조로 구현되는 반도체 패키지의 전기적인 특성을 향상시키기 위하여 상기 관통전극들을 감싸는 절연막을 상호 다르게 형성한다. 즉, 신호전달용 관통전극의 캐패시턴스 값을 줄임과 아울러 파워전달용 관통전극의 캐패시턴스 값이 증가시키기 위하여 신호전달용 관통전극을 감싸는 절연막의 두께를 두껍게 형성하거나 낮은 유전율을 갖는 물질로 형성하며, 파워전달용 관통전극을 감싸는 절연막의 두께를 얇게 형성하거나 높은 유전율을 갖는 물질로 형성한다.
이에 따라, 전기적인 신호 및 파워의 전달 특성과 같은 전기적인 특성이 향상된 반도체 패키지를 형성할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 종래 관통전극을 갖는 반도체 패키지들로 형성한 스택 패키지의 주파수 대비 신호 손실을 모사한 도면.
도 2는 본 발명의 제1실시예에 따른 반도체 패키지를 도시한 단면도.
도 3은 본 발명의 제2실시예에 따른 반도체 패키지를 도시한 단면도.
도 4a 내지 도 4f는 본 발명의 제1실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 공정별 단면도.
도 5는 본 발명의 제3실시예에 따른 반도체 패키지를 도시한 단면도.
도 6은 본 발명의 제4실시예에 따른 반도체 패키지를 도시한 단면도.

Claims (13)

  1. 제1영역 및 제2영역을 포함하며, 각 영역에 본딩 패드 및 관통홀이 구비된 반도체 칩;
    상기 각 관통홀들의 측벽에 형성된 절연막; 및
    상기 각 관통홀들 내에 형성되고, 대응하는 상기 본딩 패드와 연결된 관통전극;을 포함하며,
    상기 절연막은 영역별로 서로 다른 두께를 갖는 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제1영역 및 제2영역의 관통홀들은 동일한 직경을 갖는 것을 특징으로 하는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 제1영역의 캐패시턴스 값이 상기 제2영역의 캐패시턴스 값보다 낮도록 상기 제1영역의 절연막은 상기 제2영역의 절연막보다 두꺼운 것을 특징으로 하는 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 제1영역의 절연막 및 상기 제2영역의 절연막은 동일한 물질로 구성된 것을 특징으로 하는 반도체 패키지.
  5. 제 3 항에 있어서,
    상기 제1영역에 형성된 관통전극은 신호전달용 전극이며, 상기 제2영역에 형성된 관통전극은 파워전달용 전극인 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 관통홀들은 대응하는 상기 본딩 패드들을 관통하여 형성된 것을 특징으로 하는 반도체 패키지.
  7. 제1영역 및 제2영역을 포함하며, 각 영역에 본딩 패드 및 관통홀이 구비된 반도체 칩;
    상기 각 관통홀들의 측벽에 형성된 절연막; 및
    상기 각 관통홀들 내에 형성되며, 대응하는 상기 본딩 패드와 연결된 관통전극;을 포함하며,
    상기 절연막은 영역별로 서로 다른 유전율을 갖는 것을 특징으로 하는 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 제1영역 및 제2영역의 관통홀은 동일한 직경을 갖는 것을 특징으로 하는 반도체 패키지.
  9. 제 7 항에 있어서,
    상기 제1영역의 절연막 및 상기 제2영역의 절연막은 동일한 두께를 갖는 것을 특징으로 하는 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 제1영역의 캐패시턴스 값이 상기 제2영역의 캐패시턴스 값보다 낮도록 상기 제1영역의 절연막은 상기 제2영역의 절연막보다 낮은 유전율을 갖는 물질로 구성된 것을 특징으로 하는 반도체 패키지.
  11. 제 10 항에 있어서,
    상기 제1영역에 형성된 관통전극은 신호전달용 전극이며, 상기 제2영역에 형성된 관통전극은 파워전달용 전극인 것을 특징으로 하는 반도체 패키지.
  12. 제 7 항에 있어서,
    상기 관통홀들은 대응하는 상기 본딩 패드들을 관통하여 형성된 것을 특징으로 하는 반도체 패키지.
  13. 제1영역 및 제2영역을 포함하며, 각 영역에 본딩 패드 및 관통홀이 구비된 반도체 칩;
    상기 제1영역 및 상기 제2영역의 상기 관통홀들의 측벽에 형성된 제1막;
    상기 제1영역의 상기 제1막 상에 형성된 제2막; 및
    상기 각 관통홀들 내에 형성되고, 대응하는 상기 본딩 패드와 연결된 관통전극;을 포함하며,
    상기 제1막 및 상기 제2막은 절연막인 것을 특징으로 하는 반도체 패키지.
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