JP5310947B2 - Ｅｓｄ保護デバイス - Google Patents

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Description

本発明は、半導体ＩＣ等を静電気から保護するＥＳＤ保護デバイスに関し、特に、機能部分がシリコン基板に構成されているＣＳＰ型のＥＳＤ保護デバイスに関するものである。
移動体通信端末、デジタルカメラ、ノート型ＰＣをはじめとする各種電気機器には、ロジック回路やメモリー回路等を構成する半導体集積回路（ＩＣチップ）が備えられている。このような半導体集積回路は、半導体基板上に形成された微細配線パターンで構成された定電圧駆動回路であるため、一般に、サージのような静電気放電に対しては脆弱である。そこで、このような半導体集積回路を静電気放電から保護するため、ＥＳＤ（Electro-Static-Discharge）保護デバイスが用いられる。
ＥＳＤ保護デバイスは、特許文献１〜４に記載されているように、半導体基板にダイオードを含むＥＳＤ保護回路が構成されたものが多用されている。ＥＳＤ保護回路におけるダイオードの保護動作は、ダイオードの逆方向電圧印加時のブレイクダウン現象を利用していて、ブレイクダウン電圧が動作電圧になる。
特許文献４には、ＥＳＤ保護デバイスを表面実装部品として構成するために用いられる再配線を有する半導体装置の例が示されている。ここで、図１を用いて特許文献４のＥＳＤ保護デバイスの構成を説明する。図１は特許文献４のＥＳＤ保護デバイスを構成する半導体装置の断面図である。この半導体装置はシリコン基板（半導体基板）１を備えている。シリコン基板１の上面中央部には集積回路が設けられ、上面周辺部には複数の接続パッド２が集積回路に接続されて設けられている。接続パッド２の中央部を除くシリコン基板１の上面には酸化シリコンからなる絶縁膜３が設けられ、接続パッド２の中央部は絶縁膜３に設けられた開口部４を介して露出されている。
絶縁膜３の上面にはポリイミド等の有機樹脂からなる保護膜（絶縁膜）５が設けられている。保護膜５の絶縁膜３の開口部４に対応する部分には開口部６が設けられている。保護膜５の上面の再配線形成領域には凹部７が設けられている。凹部７は開口部６に連通されている。
両開口部４、６を介して露出された接続パッド２の上面から保護膜５の凹部７内の上面の所定の箇所にかけて下地金属層８ａおよび該下地金属層８ａ上に設けられた上層金属層８ｂからなる再配線８が設けられている。
再配線８の接続パッド部上面には柱状電極１０が設けられている。再配線８を含む保護膜５の上面には封止膜１１がその上面が柱状電極１０の上面と面一となるように設けられている。柱状電極１０の上面には半田ボール１２が設けられている。
特開平４−１４６６６０号公報 特開２００１−２４４４１８号公報 特開２００７−０１３０３１号公報 特開２００４−１５８７５８号公報
ところで、このようなＥＳＤ保護デバイスを高周波回路中に設けた場合に、高周波信号がダイオードの寄生容量の影響を受けるという問題がある。すなわち、ＥＳＤ保護デバイスが信号線路に挿入されることにより、ダイオードの寄生容量の影響でインピーダンスがずれてしまい、その結果、信号のロスが生じることがある。
本発明は、ダイオードの寄生容量による影響を軽減して回路特性の劣化を抑制したＥＳＤ保護デバイスを提供することを目的としている。
本発明のＥＳＤ保護デバイスは、高周波信号を伝搬する線路に接続されるＥＳＤ保護回路と、前記ＥＳＤ保護回路に導通する入出力電極と、が形成された半導体基板と、
前記入出力電極と端子電極にそれぞれ導通する柱状のポスト電極を含む再配線層と、を有し、
前記ポスト電極は、その中心軸から側面までの放射方向の距離をＲ、前記放射方向の方位角をθで表すと、同一高さでのｄＲ／ｄθが０でないθの範囲を有していて、サージ周波数における前記ポスト電極のインダクタンス値よりも、前記サージ周波数よりも高い前記高周波信号の周波数における前記ポスト電極のインダクタンス値が大きくなるように構成されている。
例えば、前記同一高さでのｄＲ／ｄθがθに対して不連続に変化するθを少なくとも１つ有する。
好ましくは、前記ポスト電極の、前記中心軸に直交する面での断面が多角形である。
前記ポスト電極は、前記中心軸に直交する面での断面積（横断面積）が、前記入出力電極側より前記端子電極側で大きい形状とすることが好ましい。
例えば、前記ポスト電極の横断面積は前記入出力電極から前記端子電極に向かって連続的又は段階的に大きくなる形状を備える。
前記再配線層は複数の前記ポスト電極を含み、隣接する前記ポスト電極同士の間隔は前記入出力電極につながる層間配線同士の間隔より広いことが好ましい。
また、例えば、前記半導体基板上に絶縁層が形成され、この絶縁層上に前記ポスト電極と導通する面内配線が形成され、前記入出力電極と前記面内配線との間を接続する層間配線が前記絶縁層に形成されたものとする。
また、前記端子電極は三つ以上備え、これらの端子電極のうち信号ライン用の二つの端子電極間につながる抵抗またはインダクタが前記再配線層に設けられ、
前記ポスト電極は前記信号ライン用の端子電極と導通し、
前記複数の端子電極のうちグランド端子用の端子電極と導通するポスト電極を円柱状とする。
本発明によれば、再配線層におけるポスト電極のインダクタンス成分を高周波帯で大きくすることができ、ＥＳＤ保護回路のダイオードが持つ容量を、見かけ上小さくできる。その結果、ＥＳＤ保護性能を低下させることなく、高周波信号に対してロスの小さなＥＳＤ保護デバイスを実現できる。
図１は特許文献４のＥＳＤ保護デバイスを構成する半導体装置の断面図である。 図２Ａは第１の実施形態に係るＥＳＤ保護デバイス１０１の主要部の断面図である。 図２ＢはＥＳＤ保護デバイス１０１の下面図である。 図３はＥＳＤ保護デバイス１０１の斜視図である。 図４はＥＳＤ保護デバイス１０１のポスト電極の斜視図および断面図である。 図５は、第１の実施形態に係るＥＳＤ保護デバイス１０１を適用した回路図の例である。 図６は第１の実施形態に係るＥＳＤ保護デバイス１０１をアンテナ部分に適用した回路図の例である。 図７はポスト電極の形状の違いによるインダクタンスの作用の違いについて示す図である。 図８はポスト電極の形状の違いによるインダクタンスの作用の違いについて示す図である。 図９ＡはＥＳＤ保護デバイス１０１と実装先のプリント配線板の構成を示す図である。 図９Ｂはプリント配線板に対するＥＳＤ保護デバイス１０１の実装状態の構成を示す図である。 図１０は、第２の実施形態に係るＥＳＤ保護デバイス１０２の回路図およびその等価回路図である。 図１１は共通インダクタＬｃの影響によるフィルタの挿入損失の変化の例を示すものである。 図１２Ａは第２の実施形態に係るＥＳＤ保護デバイス１０２の斜視図である。 図１２Ｂは第２の実施形態に係るＥＳＤ保護デバイス１０２の下面図である。 図１３Ａは図１２Ｂにおける直線Ａ−Ａでの断面図である。 図１３Ｂは図１２Ｂにおける直線Ｂ−Ｂでの断面図である。 図１４ＡはＥＳＤ保護デバイス１０２と実装先のプリント配線板の構成を示す図である。 図１４Ｂはプリント配線板に対するＥＳＤ保護デバイス１０２の実装状態の構成を示す図である。
《第１の実施形態》
第１の実施形態に係るＥＳＤ保護デバイスについて、各図を参照して説明する。
図２Ａは第１の実施形態に係るＥＳＤ保護デバイス１０１の主要部の断面図である。図２ＢはＥＳＤ保護デバイス１０１の下面図である。また、図３はＥＳＤ保護デバイス１０１の斜視図であり、図４はポスト電極の斜視図および断面図である。
ＥＳＤ保護デバイス１０１は、図２Ａに示すように、入出力電極２１Ａ，２１Ｂを有する半導体基板２０とその表面に形成された再配線層３０とを有する。図２Ａでは表れていないが、ＥＳＤ保護回路は半導体基板２０の表層に形成されていて、入出力電極２１Ａ，２１ＢはそのＥＳＤ保護回路に接続されている。再配線層３０は、層間配線２４Ａ，２４Ｂ、面内配線２５Ａ，２５Ｂおよびポスト電極２７Ａ，２７Ｂを含んでいる。
厚み方向に設けられた層間配線２４Ａ，２４Ｂの一端は、半導体基板２０の表面に設けられた入出力電極２１Ａ，２１Ｂに接続されていて、他端は、平面方向に引き回された面内配線２５Ａ，２５Ｂの一端に接続されている。面内配線２５Ａ，２５Ｂの他端は、厚み方向に設けられたポスト電極２７Ａ，２７Ｂの一端に接続されている。
ＥＳＤ保護デバイス１０１の下面側には、図２Ｂに示すように、２つの矩形状の端子電極２８Ａ，２８Ｂが形成されている。すなわち、ＥＳＤ保護デバイス１０１の下面形状は長辺（寸法：Ｌ１）および短辺（寸法：Ｗ１）を有する長方形状に形成されていて、端子電極２８Ａ，２８Ｂも長辺（寸法：Ｗ２）および短辺（寸法：Ｌ２）を有する長方形状に形成されている。端子電極２８Ａ，２８Ｂの短辺はＥＳＤ保護デバイスの長辺に対して平行に形成されていて、端子電極２８Ａ，２８Ｂの長辺はＥＳＤ保護デバイス１０１の短辺に対して平行に形成されている。
ＥＳＤ保護デバイス１０１は、ショットキーバリアダイオード等のダイオードを含み、入出力電極２１Ａ，２１Ｂに接続されている。各入出力電極はアルミニウムのパッド（Ａｌパッド）として構成されている。半導体基板２０のＥＳＤ保護回路が形成されている面には、SiO2からなる無機絶縁層２２が設けられていて、この無機絶縁層２２のうちＡｌパッドが設けられた部分には開口部が形成されている。この開口部およびこの開口部の周辺領域には、TiおよびCuからなるＵＢＭ(Under Bump Metal)層が形成されていて、このＵＢＭ層が層間配線２４Ａ，２４Ｂを構成している。ＵＢＭ層の表面にはCuからなる面内配線２５Ａ，２５Ｂが設けられている。面内配線２５Ａ，２５Ｂは、隣接するポスト電極２７Ａ，２７Ｂが互いに離れた方向に配置されるよう、引き回されている。
面内配線２５Ａ，２５Ｂと無機絶縁層２２との間には、面内配線２５Ａ，２５Ｂと無機絶縁層２２との密着性を高めるための絶縁接着層２３Ａ，２３Ｂがポリイミドによって形成されている。
面内配線２５Ａ，２５Ｂは、それぞれの第１端を第１領域、第２端を第２領域で表すと、第１領域は層間配線２４Ａ，２４Ｂに接続される領域、第２領域はポスト電極２７Ａ，２７Ｂに接続される領域である。各ポスト電極２７Ａ，２７Ｂは、エポキシ系樹脂からなる有機絶縁膜２６中に柱状に立てられていて、半導体基板２０の主面に対して垂直方向に延設されている。
図３および図４に示すように、ポスト電極２７Ａ，２７Ｂは、面内配線２５Ａ，２５Ｂ側の面積が小さく、端子電極２８Ａ，２８Ｂ側の面積が大きいというように、ポスト電極の延設方向（厚み方向）に平行な断面形状が台形状である。また、ポスト電極２７Ａ，２７Ｂは、その中心軸からの距離が異なる複数の側面を有する。具体的には、図４（ｂ）に示すように、延設方向（厚み方向）に垂直方向の断面で見たとき、中心軸からの距離Ａに位置する側面ＳＡと距離Ｂ（距離Ａ＞距離Ｂ）に位置する側面ＳＢを有するように構成されている。
前記中心軸はポスト電極の面内配線２５Ａ，２５Ｂ側端面の中心（重心）と、端子電極２８Ａ，２８Ｂ側端面の中心（重心）を結ぶ線である。
なお、ポスト電極２７Ａ，２７Ｂの延設方向に垂直方向の断面は、正方形や長方形の矩形状に限らず、楕円形や円型の一部に直線部を有した形状であってもよい。要は、ポスト電極を同一高さでみたとき、高さ方向に延びる中心軸から側面までの放射方向の距離が異なる側面を有していればよい。中心軸（Ｚ軸）とＺ軸に垂直方向の断面（Ｘ−Ｙ平面）との交わる点を原点Ｏとし、原線（Ｉｎｉｔｉａｌｌｉｎｅ）ＯＸをとり、上記側面上の点Ｐの座標を（Ｒ，θ）で表したときに、前記ポスト電極の中心軸から点Ｐまでの放射方向の距離をＲ（直線ＯＰの長さ）、前記放射方向の方位角をθ（直線ＯＰと原線ＯＸとのなす角）で表すと、同一高さでのｄＲ／ｄθが０でないθの範囲を有しておればよい。
但し、同じ高周波帯におけるインダクタンス値を高くできるという点で、ポスト電極の側面の少なくとも一部に非連続面を有するように構成されていることが好ましい。すなわち、同一高さでのｄＲ／ｄθがθに対して不連続に変化するθを少なくとも１つ有することが好ましい。
また、ポスト電極２７Ａ，２７Ｂの横断面積は入出力電極２１Ａ，２１Ｂ側から端子電極２８Ａ，２８Ｂに向かって段階的に大きくなる形状であってもよい。
各ポスト電極２７Ａ，２７Ｂの端子電極２８Ａ，２８Ｂ側、つまり、プリント配線板等のマザーボードへの接続面側には、Ni/AuやNi/Sn等の金属めっき膜が設けられている。ポスト電極２７Ａの表面に形成された金属めっき膜は、信号ライン用の端子電極２８Ａを構成していて、ポスト電極２７Ｂの表面に形成された金属めっき膜はグランド端子用の端子電極２８Ｂを構成している。
図５は、第１の実施形態に係るＥＳＤ保護デバイス１０１を適用した回路図の例である。また、図６はそれをアンテナ部分に適用した回路図の例である。
ＥＳＤ保護デバイス１０１は、二つのショットキーバリアダイオードが向かい合わせに直列接続されたＥＳＤ保護回路を構成している。このＥＳＤ保護デバイス１０１は、図５に示すように、信号ラインとＧＮＤラインの間に接続される。例えば図６の例では、ＥＳＤ保護デバイス１０１の信号ライン用端子電極２８Ａを信号ラインに接続し、グランド端子用端子電極２８ＢをＧＮＤに接続することで、ＥＳＤ保護デバイスをアンテナとＲＦ回路の間に挿入する。これにより、アンテナから入ってきたＥＳＤの過渡電流はグランドにシャントされ、信号ラインの電圧を安全なレベルにクランプすることができる。
図７・図８は前記ポスト電極の形状の違いによるインダクタンスの作用の違いについて示す図である。図７（ａ）は円柱状ポスト電極の斜視図、図７（ｂ）はそのポスト電極のインダクタンスについての周波数特性図、図７（ｃ）は、図７（ａ）に示したポスト電極を備えたＥＳＤ保護デバイスの等価回路図である。図８（ａ）は角柱状ポスト電極の斜視図、図８（ｂ）はそのポスト電極のインダクタンスについての周波数特性図、図８（ｃ）は、図８（ａ）に示したポスト電極を備えたＥＳＤ保護デバイスの等価回路図である。
図７（ａ）に示すように、ポスト電極が、中心軸から側面までの放射方向の距離が均一な円柱状である場合、表皮効果によって高周波電流は主にポスト電極の側面の表皮を流れる。表皮深さは周波数に依存するが、ポスト電極のインダクタンスは表皮深さにあまり依存しない。したがって、図７（ｂ）のように、ポスト電極のインダクタンス値は周波数にあまり依存しない。図７（ｃ）に示す等価回路において、インダクタＬａ，Ｌｂはポスト電極２７Ａ，２７Ｂのインダクタンス成分である。キャパシタＣは図５に示したショットキーバリアダイオードの寄生容量である。
一方、図８（ａ）に示すように、ポスト電極が矩形柱状に形成されていると、高周波電流は周波数が高いほど、表皮効果によりその稜部に集中する。したがって、図８（ｂ）に示すように、ポスト電極のインダクタンス値は、周波数が低い領域（サージ周波数）では小さいが、周波数が高い領域（信号周波数帯）では大きい値を示す。そのため、図８（ｃ）に示す等価回路において、インダクタＬａ，Ｌｂは信号周波数帯域で大きな値となって、キャパシタ（寄生容量）Ｃの影響を抑制できる。すなわち、ＥＳＤ保護デバイスの容量性リアクタンスを抑制できる。その結果、ＥＳＤ保護性能を低下させることなく、インダクタンス不整合を解消でき、高周波信号に対してロスの小さなＥＳＤ保護デバイスを実現できる。
このように、ポスト電極が中心軸から放射方向の距離が異なる表面を有するように構成されていると、ポスト電極が持つインダクタンス値は、信号周波数帯で比較的大きなインダクタンス値をもたせることができる。そのため、図４（ａ）に示した形状のポスト電極を用いることによって（円柱状のポスト電極を用いる場合に比べて）、信号周波数帯域でのＥＳＤ保護デバイス１０１の容量性リアクタンスを小さくできる。
図９ＡはＥＳＤ保護デバイス１０１と実装先のプリント配線板の構成を示す図、図９Ｂはプリント配線板に対するＥＳＤ保護デバイス１０１の実装状態の構成を示す図である。
ＥＳＤ保護デバイス１０１は、図９Ａ，図９Ｂに示すように、プリント配線板５０のパッド電極５１Ａ，５１Ｂに、これらのパッド電極５１Ａ，５１Ｂ上に設けられたはんだ５２Ａ，５２Ｂを介して、リフローはんだ法等によって搭載、固定される。このＥＳＤ保護デバイス１０１は、１チャンネル品として構成された例であり、１本の信号ラインに対してＥＳＤ保護機能を発揮する。
このように、再配線層３０におけるポスト電極を断面矩形の柱状に形成することで、ポスト電極のインダクタンス成分を信号周波帯で大きくすることができ、ＥＳＤ保護回路のダイオードが持つ寄生容量を見かけ上小さくすることができる。その結果、ＥＳＤ保護性能を低下させることなく、高周波信号に対して寄生容量が小さく、ロスの小さな小型・薄型のＥＳＤ保護デバイスを実現できる。
また、ポスト電極が、その表面の少なくとも一部に非連続面（すなわち角部やコーナ部）を有する場合は、ポスト電極が持つインダクタンス値の周波数依存性をより大きくすることができる。
また、再配線層３０の導体部分を、入出力電極２１Ａ，２１Ｂに一端が接続された層間配線２４Ａ，２４Ｂと、層間配線２４Ａ，２４Ｂの他端に一端が接続された面内配線２５Ａ，２５Ｂと、面内配線２５Ａ，２５Ｂの他端に接続されたポスト電極２７Ａ，２７Ｂとで構成すると、ポスト電極２７Ａ，２７Ｂの位置自由度が高まり、これにともなって、その形状の自由度も増すので好適である。この例では、入出力電極２１Ａ，２１Ｂにつながる層間配線２４Ａ，２４Ｂ同士の間隔より、ポスト電極２７Ａ，２７Ｂ同士の間隔を広くしている。この構造により、ポスト電極２７Ａと２７Ｂとの間に生じるキャパシタンスを抑制でき、容量成分の小さなＥＳＤ保護デバイスが構成できる。
また、図２Ａに示したように、ポスト電極２７Ａ，２７Ｂの、中心軸に直交する面での断面積は、面内配線２５Ａ，２５Ｂ側より端子電極２８Ａ，２８Ｂ側が大きい。この例では、ポスト電極２７Ａ，２７Ｂの横断面積は入出力電極２１Ａ，２１Ｂから端子電極２８Ａ，２８Ｂに向かって連続的に大きくなる形状を備える。すなわち、ポスト電極の延設方向（厚み方向）に平行な断面形状が台形状である。このような構造により、ポスト電極全体を細くした場合に比べて、ポスト電極の抵抗成分があまり大きくならずに、隣接するポスト電極間に生じる容量を抑制できる。また、ポスト電極と端子電極との接合面積が充分に確保できるので、その接合部の信頼性も確保できる。
《第２の実施形態》
図１０（ａ）は第２の実施形態に係るＥＳＤ保護デバイス１０２の回路図、図１０（ｂ）および図１０（ｃ）はその等価回路図である。
第２の実施形態に係るＥＳＤ保護デバイス１０２は、ダイオード等の寄生容量を利用したフィルタ回路を備えたものである。このフィルタ回路付きのＥＳＤ保護デバイスを信号線路に挿入することにより、ＥＳＤ保護機能に加え、ローパスフィルタやバンドパスフィルタの機能を持たせる。
第２の実施形態に係るＥＳＤ保護デバイス１０２は、図１０（ａ）に示すように、信号ライン上に挿入された抵抗素子Ｒと、信号ラインとグランドとの間に挿入されたショットキーバリアダイオードＤ１，Ｄ２を有する。これらのダイオードＤ１，Ｄ２はＥＳＤ保護回路を構成していて、ダイオードＤ１，Ｄ２が持つ寄生容量と抵抗素子Ｒとでπ型のローパスフィルタ回路を構成している。このＥＳＤ保護デバイス１０２の等価回路は図１０（ｂ）のように表すことができる。たとえば、アンテナとＲＦ回路を結ぶ信号ライン上にこのデバイスを挿入することで、アンテナから入ってきたＥＳＤの過度電流をグランドに迂回させ、過電圧を安全なレベルにクランプするとともに、所望の周波数帯域の信号を通過させるローパスフィルタとして作用する。
ところで、ＥＳＤ保護デバイスを表面実装部品として構成するには、ＥＳＤ保護回路が形成された半導体チップをパッケージングする必要がある。半導体チップのパッケージ構造としては、ボンディングワイヤを利用したＢＧＡ(Ball Grid Array)パッケージやＬＧＡ(Land Grid Array)パッケージが代表的であるが、特に、ウエハプロセスで半導体チップ上に再配線層を形成した、いわゆるＷＬ−ＣＳＰ(Wafer-Level Chip Size Package)構造が、その小型化を図るうえで有効である。しかし、このＷＬ−ＣＳＰ構造をフィルタ回路付きＥＳＤ保護デバイスに適用した場合、半導体チップに設けられる再配線層の構造によっては、ＥＳＤ保護デバイスの寄生容量が大きくなって、フィルタ回路の周波数特性が変化してしまう等の問題が生じる。
すなわち、第１の実施形態で示したように、ポスト電極にはインダクタンス成分を備える。このインダクタンス成分を考慮した等価回路は図１０（ｃ）のようになる。ここで、インダクタＬａは端子電極２８Ａに導通するポスト電極のインダクタンス成分、インダクタＬｂは端子電極２８Ｂに導通するポスト電極のインダクタンス成分にそれぞれ相当する。また、インダクタＬｃは、端子電極２８Ｃに導通するポスト電極のインダクタンス成分に相当する。
このように、二つのダイオードのグランド側が共通接続されるポスト電極によって、共通インダクタＬｃがグランドラインに挿入された回路となる。そのため、信号ラインのポートＰｉｎから入力された信号の高周波成分がインダクタＬｃを介してグランドに落ちることなく、キャパシタＣａ，Ｃｂを介してポートＰｏｕｔへ直接出力される直達波が生じる。
図１１は上記共通インダクタＬｃの影響によるフィルタの挿入損失の周波数特性の例を示すものである。曲線Ａは前記共通インダクタＬｃのインダクタンスが小さい場合の挿入損失特性、曲線Ｂは前記共通インダクタＬｃのインダクタンスが大きい場合の挿入損失特性である。このように、グランドにつながる共通インダクタＬｃの存在により、阻止帯域の減衰量が充分に確保できないという問題が生じる。
第２の実施形態に係るＥＳＤ保護デバイス１０２は、上記問題を解消するものである。
図１２Ａは第２の実施形態に係るＥＳＤ保護デバイス１０２の斜視図、図１２Ｂはその下面図である。また、図１３Ａは図１２Ｂにおける直線Ａ−Ａでの断面図、図１３Ｂは図１２Ｂにおける直線Ｂ−Ｂでの断面図である。図１３Ａは、入出力電極２１Ａ，２１Ｃおよびポスト電極２７Ａ，２７Ｃを通り、ＥＳＤ保護デバイス１０２の実装面に直交する面での断面図である。また図１３Ｂは、入出力電極２１Ａ，２１Ｂおよびポスト電極２７Ａ，２７Ｂを通り、ＥＳＤ保護デバイス１０２の実装面に直交する面での断面図である。
前記ダイオードＤ１，Ｄ２からなるＥＳＤ保護回路は、半導体基板２０の表層領域に形成されていて、前記抵抗素子Ｒは、半導体基板２０の表面に設けられた再配線層に形成されている。なお、この抵抗素子はインダクタンス素子であってもよい。
図１３Ａ・図１３Ｂに示すように、半導体基板２０の表面には、ＥＳＤ保護回路に接続された入出力電極２１Ａ，２１Ｂ，２１Ｃを有する。再配線層３０には、層間配線２４Ａ，２４Ｂ，２４Ｃ、面内配線２５Ａ，２５Ｂ，２５Ｃおよびポスト電極２７Ａ，２７Ｂ，２７Ｃを含んでいる。層間配線２４Ａ，２４Ｂ，２４Ｃの一端は入出力電極２１Ａ，２１Ｂ，２１Ｃに接続されていて、他端は面内配線２５Ａ，２５Ｂ，２５Ｃの一端に接続されている。面内配線２５Ａ，２５Ｂ，２５Ｃの他端はポスト電極２７Ａ，２７Ｂ，２７Ｃの一端に接続されていて、ポスト電極２７Ａ，２７Ｂ，２７Ｃの他端は、マザーボードに接続するための端子電極２８Ａ，２８Ｂ，２８Ｃに接続されている。
半導体基板２０表面の入出力電極はＥＳＤ保護回路に接続されていて、アルミニウムのパッド（Ａｌパッド）として構成されている。半導体基板のうちＡｌパッドが形成されている側の主面には、SiO2からなる無機絶縁層２２が設けられていて、この無機絶縁層２２のうちＡｌパッドが設けられた部分には開口部が形成されている。この開口部およびこの開口部の周辺領域には、TiおよびCuからなるＵＢＭ(Under Bump Metal)層が形成されていて、このＵＢＭ層は層間配線を構成している。ＵＢＭ層の表面にはCuからなる面内配線２５Ａ，２５Ｂ，２５Ｃが設けられている。面内配線２５Ａ，２５Ｂ，２５Ｃは、隣接するポスト電極２７Ａ，２７Ｂ，２７Ｃが互いに離れた方向に配置されるよう、引き回されている。
各面内配線２５Ａ，２５Ｂ，２５Ｃと無機絶縁層２２との間には、面内配線層と無機絶縁層２２との密着性を高めるための絶縁接着層２３Ａ，２３Ｂ，２３Ｃがポリイミドによって形成されている。
各ポスト電極２７Ａ，２７Ｂ，２７Ｃは、エポキシ系樹脂からなる有機絶縁膜２６中に柱状に立てられていて、半導体基板２０の主面に対して垂直方向に延設されている。ポスト電極２７Ａ，２７Ｂは、ダイオードと信号ラインとを接続する非円柱状のポスト電極２７Ａ，２７Ｂ、ならびに、ダイオードとグランドとを接続する円柱状のポスト電極２７Ｃを含む。ポスト電極２７Ａ，２７Ｂは、その一端の面積が小さく、他端の面積が大きいというように、延設方向と平行な断面形状が台形状に構成されている。また、ポスト電極２７Ｃは、その延設方向にのびた中心軸からの距離が異なる表面を有するように、つまり非円柱状に形成されている。これに対し、ポスト電極２７Ｃは、ほぼ円柱状に形成されている。
なお、ポスト電極２７Ａ，２７Ｂの延設方向に垂直方向の断面は、正方形や長方形の矩形状に限らず、楕円形や円型の一部に直線部を有した形状であってもよい。但し、同じ高周波帯におけるインダクタンス値を高くできるという点で、ポスト電極の側面の少なくとも一部に非連続面を有するように構成されていることが好ましい。
各ポスト電極２７Ａ，２７Ｂ，２７Ｃの端子電極２８Ａ，２８Ｂ，２８Ｃ側、つまり、プリント配線板等のマザーボードへの接続面側には、Ni/AuやNi/Sn等の金属めっき膜が設けられている。ポスト電極２７Ａ，２７Ｂの表面に形成された金属めっき膜は、信号ライン用の端子電極２８Ａ，２８Ｂを構成しており、ポスト電極２７Ｃの表面に形成された金属めっき膜はグランド端子用の端子電極２８Ｃを構成している。
ＥＳＤ保護デバイス１０２の裏面側には、図１２Ｂに示すように、４つの矩形状の端子電極２８Ａ，２８Ｂ，２８Ｃ，２８Ｄが形成されている。これらの端子電極、すなわち、信号ラインの入力側（Ｐｉｎ）に接続される端子電極２８Ａ、信号ラインの出力側（Ｐｏｕｔ）に接続される端子電極２８Ｂ、グランドに接続されるグランド端子用の端子電極２８Ｃ、および、ＮＣ（空き端子）用の端子電極２８Ｄは、矩形状のＥＳＤ保護デバイス１０２の４隅にそれぞれ配置されている。
図１４ＡはＥＳＤ保護デバイス１０２と実装先のプリント配線板の構成を示す図、図１４Ｂはプリント配線板に対するＥＳＤ保護デバイス１０２の実装状態の構成を示す図である。
ＥＳＤ保護デバイス１０２は、図１４Ａ，図１４Ｂに示すように、プリント配線板５０のパッド電極５１Ａ，５１Ｂ等に、これらのパッド電極５１Ａ，５１Ｂ等の上に設けられたはんだ５２Ａ，５２Ｂ等を介して、リフローはんだ法等によって搭載、固定される。このＥＳＤ保護デバイス１０２は、１チャンネル品として構成された例であり、１本の信号ラインに対してＥＳＤ保護機能を発揮する。
このように、グランドに接続されるグランド端子用の端子電極２８Ｃのポスト電極を円柱状に形成することで、図１０（ｂ）に示した等価回路の共通インダクタＬｃのインダクタンス値を小さくし、図１１の曲線Ｂに示したようなノッチが生じるのを防ぐことができる。その結果、フィルタ回路の周波数特性を保持しつつ、高周波信号に対して寄生容量の小さな、小型・薄型のＥＳＤ保護デバイスを実現できる。
Ｃ…キャパシタ
Ｃａ，Ｃｂ…キャパシタ
Ｄ１，Ｄ２…ダイオード
Ｌａ，Ｌｂ…インダクタ
Ｌｃ…共通インダクタ
Ｐｉｎ…入力ポート
Ｐｏｕｔ…出力ポート
Ｒ…抵抗素子
２０…半導体基板
２１Ａ，２１Ｂ，２１Ｃ…入出力電極
２２…無機絶縁層
２３Ａ，２３Ｂ，２３Ｃ…絶縁接着層
２４Ａ，２４Ｂ，２４Ｃ…層間配線
２５Ａ，２５Ｂ，２５Ｃ…面内配線
２６…有機絶縁膜
２７Ａ，２７Ｂ，２７Ｃ…ポスト電極
２８Ａ，２８Ｂ，２８Ｃ，２８Ｄ…端子電極
３０…再配線層
５０…プリント配線板
５１Ａ，５１Ｂ…パッド電極
１０１…ＥＳＤ保護デバイス
１０２…ＥＳＤ保護デバイス

Claims (8)

  1. 高周波信号を伝搬する線路に接続されるＥＳＤ保護回路と、前記ＥＳＤ保護回路に導通する入出力電極と、が形成された半導体基板と、
    前記入出力電極と端子電極にそれぞれ導通する柱状のポスト電極を含む再配線層と、を有し、
    前記ポスト電極は、その中心軸から側面までの放射方向の距離をＲ、前記放射方向の方位角をθで表すと、同一高さでのｄＲ／ｄθが０でないθの範囲を有していて、サージ周波数における前記ポスト電極のインダクタンス値よりも、前記サージ周波数よりも高い前記高周波信号の周波数における前記ポスト電極のインダクタンス値が大きくなるように構成されている、ＥＳＤ保護デバイス。
  2. 前記同一高さでのｄＲ／ｄθがθに対して不連続に変化するθを少なくとも１つ有する、請求項１に記載のＥＳＤ保護デバイス。
  3. 前記ポスト電極の、前記中心軸に直交する面での断面が多角形である、請求項１又は２に記載のＥＳＤ保護デバイス。
  4. 前記ポスト電極の、前記中心軸に直交する面での断面積は、前記入出力電極側より前記端子電極側が大きい、請求項１乃至３の何れかに記載のＥＳＤ保護デバイス。
  5. 前記ポスト電極の前記断面積は前記入出力電極から前記端子電極に向かって連続的又は段階的に大きくなる形状を備える、請求項４に記載のＥＳＤ保護デバイス。
  6. 前記再配線層は複数の前記ポスト電極を含み、前記入出力電極につながる層間配線同士の間隔より、隣接する前記ポスト電極同士の間隔が広い、請求項１乃至５の何れかに記載のＥＳＤ保護デバイス。
  7. 前記半導体基板上に絶縁層が形成され、この絶縁層上に前記ポスト電極と導通する面内配線が形成され、前記入出力電極と前記面内配線との間を接続する層間配線が前記絶縁層に形成された、請求項１乃至６の何れかに記載のＥＳＤ保護デバイス。
  8. 前記端子電極を三つ以上備え、これらの端子電極のうち信号ライン用の二つの端子電極間につながる抵抗またはインダクタが前記再配線層に設けられ、
    前記ポスト電極は前記信号ライン用の端子電極と導通し、
    前記複数の端子電極のうちグランド端子用の端子電極と導通するポスト電極は円柱状である、請求項１乃至７の何れかに記載のＥＳＤ保護デバイス。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11967578B2 (en) 2021-01-29 2024-04-23 Samsung Electronics Co., Ltd. Semiconductor package including post

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5532137B2 (ja) * 2010-08-18 2014-06-25 株式会社村田製作所 Ｅｓｄ保護デバイス
KR101771733B1 (ko) * 2012-08-29 2017-08-25 삼성전기주식회사 Ｅｓｄ 보호패턴이 내장된 공통 모드 필터
CN105051887B (zh) 2013-02-28 2018-04-17 株式会社村田制作所 半导体装置
CN206250192U (zh) * 2013-02-28 2017-06-13 株式会社村田制作所 Esd 保护电路用半导体装置
WO2014132937A1 (ja) 2013-02-28 2014-09-04 株式会社村田製作所 Ｅｓｄ保護デバイス
CN205104477U (zh) 2013-04-05 2016-03-23 株式会社村田制作所 Esd保护器件
CN105849831B (zh) * 2014-06-04 2018-01-19 株式会社村田制作所 电子部件及其制造方法
USD778847S1 (en) * 2014-12-15 2017-02-14 Kingbright Electronics Co. Ltd. LED component
USD778846S1 (en) * 2014-12-15 2017-02-14 Kingbright Electronics Co. Ltd. LED component
WO2018025694A1 (ja) * 2016-08-01 2018-02-08 株式会社村田製作所 Ｅｓｄ保護機能付きフィルタ部品
JP6424994B1 (ja) * 2017-03-22 2018-11-21 株式会社村田製作所 薄膜ｅｓｄ保護デバイス
CN209249442U (zh) * 2017-08-10 2019-08-13 株式会社村田制作所 Esd保护器件以及信号传输线路
WO2022220130A1 (ja) * 2021-04-13 2022-10-20 株式会社村田製作所 過渡電圧吸収素子及び過渡電圧吸収回路
US20240038756A1 (en) * 2022-07-29 2024-02-01 Infineon Technologies Ag Protection Device with P-N Junction Devices Monolithically Integrated in a Semiconductor Body

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006210690A (ja) * 2005-01-28 2006-08-10 Matsushita Electric Ind Co Ltd サージ保護用半導体装置
JP2010087113A (ja) * 2008-09-30 2010-04-15 Casio Computer Co Ltd 半導体装置

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63244681A (ja) * 1987-03-30 1988-10-12 Toshiba Corp 半導体装置の入力保護部
JPH04146660A (ja) 1990-10-08 1992-05-20 Fujitsu Ltd 入出力保護素子及びその製造方法
JP3015712B2 (ja) * 1995-06-30 2000-03-06 日東電工株式会社 フィルムキャリアおよびそれを用いてなる半導体装置
EP1194022B1 (en) * 1999-06-02 2006-11-02 Ibiden Co., Ltd. Multilayer printed wiring board and method of manufacturing multilayer printed wiring board
US6458622B1 (en) 1999-07-06 2002-10-01 Motorola, Inc. Stress compensation composition and semiconductor component formed using the stress compensation composition
JP2001110836A (ja) 1999-10-12 2001-04-20 Shinko Electric Ind Co Ltd 半導体装置とその製造方法
JP2001244418A (ja) 2000-03-01 2001-09-07 Nec Corp 半導体集積回路装置
JP3548082B2 (ja) * 2000-03-30 2004-07-28 三洋電機株式会社 半導体装置及びその製造方法
JP3526548B2 (ja) * 2000-11-29 2004-05-17 松下電器産業株式会社 半導体装置及びその製造方法
US8158508B2 (en) * 2001-03-05 2012-04-17 Megica Corporation Structure and manufacturing method of a chip scale package
US6818545B2 (en) * 2001-03-05 2004-11-16 Megic Corporation Low fabrication cost, fine pitch and high reliability solder bump
US6709897B2 (en) * 2002-01-15 2004-03-23 Unimicron Technology Corp. Method of forming IC package having upward-facing chip cavity
TW577160B (en) * 2002-02-04 2004-02-21 Casio Computer Co Ltd Semiconductor device and manufacturing method thereof
US6770971B2 (en) * 2002-06-14 2004-08-03 Casio Computer Co., Ltd. Semiconductor device and method of fabricating the same
CA2464078C (en) * 2002-08-09 2010-01-26 Casio Computer Co., Ltd. Semiconductor device and method of manufacturing the same
US7129558B2 (en) 2002-11-06 2006-10-31 International Rectifier Corporation Chip-scale schottky device
JP3945380B2 (ja) 2002-11-08 2007-07-18 カシオ計算機株式会社 半導体装置およびその製造方法
JP2005026434A (ja) * 2003-07-02 2005-01-27 Hitachi Ltd 半導体装置
US7470997B2 (en) * 2003-07-23 2008-12-30 Megica Corporation Wirebond pad for semiconductor chip or wafer
JP2005191530A (ja) * 2003-12-03 2005-07-14 Sumitomo Electric Ind Ltd 発光装置
JP4119866B2 (ja) * 2004-05-12 2008-07-16 富士通株式会社 半導体装置
WO2005116745A1 (en) * 2004-05-27 2005-12-08 Sharp Kabushiki Kaisha Active matrix substrate, method for correcting a pixel deffect therein and manufacturing method thereof
JP2007013031A (ja) 2005-07-04 2007-01-18 Toshiba Corp 高周波半導体回路及び無線通信機器
JP5098276B2 (ja) * 2006-09-29 2012-12-12 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2008226945A (ja) * 2007-03-09 2008-09-25 Casio Comput Co Ltd 半導体装置およびその製造方法
US7932806B2 (en) * 2007-03-30 2011-04-26 Tdk Corporation Varistor and light emitting device
JP4427561B2 (ja) * 2007-05-29 2010-03-10 株式会社東芝 半導体装置
CN101681893B (zh) * 2008-01-28 2011-11-30 株式会社村田制作所 半导体集成电路装置及制造方法
JP5337404B2 (ja) * 2008-05-21 2013-11-06 ローム株式会社 半導体装置および半導体装置の製造方法
US7932170B1 (en) * 2008-06-23 2011-04-26 Amkor Technology, Inc. Flip chip bump structure and fabrication method
JP5359587B2 (ja) * 2008-07-24 2013-12-04 Ｔｄｋ株式会社 静電気対策素子
TWI470832B (zh) * 2010-03-08 2015-01-21 Lg Innotek Co Ltd 發光裝置
US8445990B2 (en) * 2010-12-10 2013-05-21 Stats Chippac, Ltd. Semiconductor device and method of forming an inductor within interconnect layer vertically separated from semiconductor die
US20120193788A1 (en) * 2011-01-31 2012-08-02 Advanced Micro Devices, Inc. Stacked semiconductor chips packaging

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006210690A (ja) * 2005-01-28 2006-08-10 Matsushita Electric Ind Co Ltd サージ保護用半導体装置
JP2010087113A (ja) * 2008-09-30 2010-04-15 Casio Computer Co Ltd 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11967578B2 (en) 2021-01-29 2024-04-23 Samsung Electronics Co., Ltd. Semiconductor package including post

Also Published As

Publication number Publication date
JPWO2011152255A1 (ja) 2013-07-25
US9136228B2 (en) 2015-09-15
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