KR101771733B1

KR101771733B1 - Ｅｓｄ 보호패턴이 내장된 공통 모드 필터

Info

Publication number: KR101771733B1
Application number: KR1020120094776A
Authority: KR
Inventors: 유영석; 허강헌; 배준희; 김용석; 이상문; 심원철; 권영도; 위성권
Original assignee: 삼성전기주식회사
Priority date: 2012-08-29
Filing date: 2012-08-29
Publication date: 2017-08-25
Anticipated expiration: 2032-08-29
Also published as: CN103684323A; JP2014049755A; US20140062637A1; KR20140028451A; US8981889B2; CN103684323B; JP6324678B2

Abstract

본 발명은 ESD 보호패턴이 내장된 공통 모드 필터에 관한 것으로서, 절연재질로 이루어진 베이스 기판; 상기 베이스 기판 위에 형성된 제1절연층; 상기 제1절연층 위에 형성되는 코일형상의 내부전극; 상기 내부전극 위에 형성되는 제2절연층; 상기 제2절연층 위에 형성되는 제1외부전극단자; 상기 제2절연층 위에 형성되고 제1외부전극단자를 수용하는 제1페라이트수지층; 상기 제1외부전극단자 위에 형성되는 ESD보호패턴; 상기 ESD보호패턴 위에 형성되는 제2외부전극단자; 및 상기 제1페라이트수지층 위에 형성되고 제2외부전극단자가 수용되는 제2페라이트수지층;을 포함한다.
본 발명은 공통 모드 필터의 외부전극단자를 제1외부전극단자와 제2외부전극단자로 나누고 그 사이에 ESD 보호패턴이 내장되도록 하여 공통 모드 필터의 기능과 정전기 제거 기능이 하나의 전자부품으로 통합 구현되도록 함으로써, SET 제품 적용시에 실장면적이 축소되어 제품의 소형화에 기여하는 효과를 갖는다

Description

ＥＳＤ 보호패턴이 내장된 공통 모드 필터{ESD Protection Pattern Built-in Common Mode Filter}

본 발명은 ESD 보호패턴이 내장된 공통 모드 필터에 관한 것으로서, 보다 상세하게는 공통 모드 필터의 외부전극단자를 제1외부전극단자와 제2외부전극단자로 나누고 그 사이에 ESD 보호패턴이 내장되도록 하여 공통 모드 필터의 기능과 정전기 제거 기능이 하나의 전자부품으로 통합 구현되도록 함으로써, SET 제품 적용시에 실장면적이 축소되도록 하는 ESD 보호패턴이 내장된 공통 모드 필터에 관한 것이다.

최근들어 휴대전화, 가전제품, PC, PDA, LCD, 네비게이션 등과 같은 전자기기가 점차 디지털화되고 고속화되고 있다. 이러한 전자기기들은 외부로부터의 자극에 민감하여 외부로부터 작은 이상 전압과 고주파 노이즈가 전자기기의 내부 회로에 유입될 경우 회로가 파손되거나 신호가 왜곡되는 경우가 발생하고 있다.

이러한 이상 전압과 노이즈의 원인으로는 회로 내에서 발생하는 스위칭 전압, 전원 전압에 포함된 전원 노이즈, 불필요한 전자기 신호 또는 전자기 잡음 등이 있으며, 이러한 이상 전압과 고주파 노이즈가 회로로 유입되는 것을 방지하기 위한 수단으로서 필터를 사용하고 있다.

일반적인 차동 신호 전송 체계에서는 공통 모드 노이즈를 제거하기 위한 공통 모드 노이즈 필터와 함께 입출력 단자에서 발생할 수 있는 정전기 방전(Electro Static Discharge: 이하, "ESD"라 함)을 억제하기 위해 다이오드, 바리스터 등의 수동 부품을 별도로 사용해야 한다.

이렇게 ESD에 대응하기 위해 별도의 수동 부품을 입출력 단자에 사용하게 되면, 실장 면적이 넓어지고 제조 원가를 상승시키며, 신호의 왜곡 현상 등이 발생하게 된다.

예를 들어, 바리스터를 이용하여 ESD를 억제하기 위해서는 입출력 단자에 바리스터의 일단을 연결하고, 접지 단자에 바리스터의 타단을 연결함으로써 전자기기 내부의 전자부품을 보호한다.

그런데, 바리스터는 과도 전압이 인가되지 않는 전자기기의 정상 동작 상태에서는 캐패시터의 역할을 한다. 캐패시터는 높은 주파수에서 캐패시턴스 값이 변하게 되므로 바리스터 소자를 고주파 또는 고속의 데이터 입출력 단자 등에 사용하게 되면, 신호의 왜곡 현상이 발생하는 등의 문제점이 발생하게 된다.

한편, 공통 모드 노이즈 필터, 바리스터 등의 보호 소자는 직육면체 형상으로 제작되며, 내부에는 내부 전극이 마련되고, 외부에는 내부 전극과 접속되는 외부 전극이 구비될 수 있다.

또한, 접지 전극이 내부에 마련되고 외부에는 접지 전극과 접속되는 또다른 외부 전극이 마련될 수도 있다.

그런데, 내부 전극과 접속된 외부 전극은 소자의 일측 및 타측에 마련되고, 접지 전극과 접속된 외부 전극은 일측 및 타측에 교차되는 방향의 측면에 마련된다.

즉, 내부 전극과 접속된 외부 전극과 접지 전극과 접속된 외부 전극이 서로 다른 측면에 형성된다.

따라서, 소자의 모든 측면에 외부 전극이 형성된다. 또한, 소자를 인쇄 회로 기판에 장착하기 위해서는 외부 전극과 인쇄 회로 기판에 인쇄된 배선을 연결하기 위한 공간이 필요하다.

그러나, 소자의 모든 측면에 외부 전극이 구비되는 종래 기술에 따른 소자의 구조로는 인쇄 회로 기판의 여유공간을 확보하는데 한계가 있으며, 이로 인해 인쇄 회로 기판의 설계가 어려운 문제가 있다.

종래기술의 문제점을 해결하기 위해 안출된 본 발명의 목적은 공통 모드 필터의 외부전극단자를 제1외부전극단자와 제2외부전극단자로 나누고 그 사이에 ESD 보호패턴이 내장되도록 하여 공통 모드 필터의 기능과 정전기 제거 기능이 하나의 전자부품으로 통합 구현되도록 함으로써, SET 제품 적용시에 실장면적이 축소되도록 하는 ESD 보호패턴이 내장된 공통 모드 필터를 제공함에 있다.

본 발명의 일측면에 따르면, 공통 모드 필터의 외부전극단자를 제1외부전극단자와 제2외부전극단자로 나누고 그 사이에 ESD 보호패턴이 내장되도록 하여 공통 모드 필터의 기능과 정전기 제거 기능이 하나의 전자부품에 통합되도록 하는 것을 특징으로 하는 ESD 보호패턴이 내장된 공통 모드 필터가 제공될 수 있다.

본 발명의 다른 측면에 따르면, 절연재질로 이루어진 베이스 기판; 상기 베이스 기판 위에 형성된 제1절연층; 상기 제1절연층 위에 형성되는 코일형상의 내부전극; 상기 내부전극 위에 형성되는 제2절연층; 상기 제2절연층 위에 형성되는 제1외부전극단자; 상기 제2절연층 위에 형성되고 제1외부전극단자를 수용하는 제1페라이트수지층; 상기 제1외부전극단자 위에 형성되는 ESD보호패턴; 상기 ESD보호패턴 위에 형성되는 제2외부전극단자; 및 상기 제1페라이트수지층 위에 형성되고 제2외부전극단자가 수용되는 제2페라이트수지층;을 포함하는 것을 특징으로 하는 ESD 보호패턴이 내장된 공통 모드 필터가 제공될 수 있다.

또한, 상기 베이스 기판은 페라이트 재질로 이루어질 수 있다.

또한, 상기 제1절연층 및 제2절연층은 폴리이미드, 에폭시 레진, BCB 또는 기타 고분자 폴리머 중 하나를 선택할 수 있다.

또한, 상기 내부전극은 일정간격 이격된 복층구조로 이루어질 수 있다.

또한, 상기 제1외부전극단자의 ESD보호패턴이 형성되는 부위를 요철 또는 복수 개의 지선으로 분기시켜 형성하되, 각각의 지선과 일대일 대응하도록 복수 개의 ESD보호패턴을 형성할 수 있다.

또한, 상기 ESD보호패턴은 인쇄패턴일 수 있다.

또한, 상기 ESD보호패턴은 유기물에 RuO2, Pt, Pd, Ag, Au, Ni, Cr, W 등에서 선택된 적어도 하나의 전도성 물질을 혼합한 물질로 형성할 수 있다.

본 발명은 공통 모드 필터의 외부전극단자를 제1외부전극단자와 제2외부전극단자로 나누고 그 사이에 ESD 보호패턴이 내장되도록 하여 공통 모드 필터의 기능과 정전기 제거 기능이 하나의 전자부품으로 통합 구현되도록 함으로써, SET 제품 적용시에 실장면적이 축소되어 제품의 소형화에 기여하는 효과를 갖는다.

도 1은 본 발명에 따른 ESD 보호패턴이 내장된 공통 모드 필터의 단면구조를 도시한 개념도.
도 2a 내지 2f는 본 발명에 따른 ESD 보호패턴이 내장된 공통 모드 필터의 제조공정을 순차적으로 도시한 개념도.
도 3은 본 발명에 따른 내부전극 구조를 도시한 도면대용 사진.
도 4는 본 발명에 따른 제1외부전극단자 및 ESD보호패턴을 도시한 평면도.
도 5는 본 발명에 따른 제2외부전극단자를 도시한 평면도.
도 6, 도 7은 본 발명에 따른 제1외부전극단자 및 ESD보호패턴의 변형 실시예를 도시한 개념도.

이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 자세히 설명하면 다음과 같다.

도 1은 본 발명에 따른 ESD 보호패턴이 내장된 공통 모드 필터의 단면구조를 도시한 개념도이고, 도 2a 내지 2f는 본 발명에 따른 ESD 보호패턴이 내장된 공통 모드 필터의 제조공정을 순차적으로 도시한 개념도이다.

도 1, 2를 참조하면, 본 발명에 따른 ESD 보호패턴이 내장된 공통 모드 필터는 베이스 기판(10)과, 제1절연층(20)과, 내부전극(30)과, 제2절연층(40)과, 제1외부전극단자(50)와, ESD보호패턴(70)과, 제1페라이트수지층(60)과, 제2외부전극단자(80)와, 제2페라이트 수지층(90)을 포함하는 구성으로 이루어진다.

상기 본 발명의 도 2a에서 보는 바와 같이 베이스 기판(10) 위에 제1절연층(20)이 형성된다.

이때, 상기 베이스 기판(10)은 절연재질을 이용해 제작될 수 있는데, 예컨대 페라이트(ferrite) 재질이 이용될 수 있다.

그리고, 상기 제1절연층(20)은 폴리이미드(polyimide), 에폭시 레진(epoxy resin), 벤조시클로부텐(benzo cyclobutene BCB), 또는 기타 고분자 폴리머 중 하나를 선택하여 사용할 수 있고, 스핀 코팅층의 두께 조절을 통해 임피던스를 조절할 수 있다.

그리고, 상기 제1절연층(20) 위에는 도 2b에서 보는 바와 같은 내부전극(30) 및 제2절연층(40)이 형성된다.

이때, 상기 내부전극(30)은 도 3에 도시된 바와 같은 코일형상으로 제작될 수 있는데, 코일형상의 일단은 외부전극단자 측에 연결되는 인출단(31)을 형성하고, 타단은 복수의 내부전극(30)들 사이를 접지시키는 접속단(32)을 형성하게 된다.

그리고, 상기 제2절연층(40)은 폴리이미드(polyimide), 에폭시 레진(epoxy resin), 벤조시클로부텐(benzo cyclobutene BCB), 또는 기타 고분자 폴리머 중 하나를 선택하여 사용할 수 있고, 포토 비아(Photo via)공법에 의해 형성될 수 있다.

여기서, 포토 비아 공법은 절연수지가 가미된 특수 현상잉크를 절연층으로 사용, 적층하는 기법을 일컫는다.

이때, 상기 내부전극(30)은 일정간격 이격된 복층구조로 이루어질 수 있고, 상기 내부전극(30)이 완전하게 수용되도록 제2절연층(40)이 형성된다.

그리고, 도 2c에 도시된 바와 같이 제2절연층(40) 위에 제1외부전극단자(50)가 형성된다. 이때, 상기 제1외부전극단자(50)는 도 3에서와 같은 내부전극(30)의 인출단(31)에 연결되는 것으로서, 도 3, 도 4를 참조하면, 4방향 모서리에 각각의 인출단(31)에 연결되는 제1외부전극단자(50)가 하나씩 배치된다.

그리고, 도 2d에서와 같이 상기 제1외부전극단자(50)가 소정 높이로 돌출 형성되고, 상기 제1외부전극단자(50)의 돌출높이에 맞춰 제1페라이트수지층(60)이 형성된다. 또한, 상기 제1페라이트수지층(60)은 제2절연층(40) 위에 형성되고 제1외부전극단자(50)를 수용하게 된다.

그리고, 도 2e에와 같이 제1외부전극단자(50) 위에 ESD보호패턴(70)이 형성된다.

이때, 상기 ESD보호패턴(70)은 유기물에 TiO2, RuO2, Pt, Pd, Ag, Au, Ni, Cr, W 등에서 선택된 적어도 하나의 전도성 물질을 혼합한 물질로 형성될 수 있다.

이와 같은 본 발명의 ESD보호패턴(70)은 인쇄방식에 의해 패턴을 형성하는 것으로서, 이는 다음과 같은 기존방식에서의 문제점을 개선하는 효과를 갖는다.

예컨대, 기존방식에서 전극단자(예: Cu) 위에 EDS보호패턴(예: TiO2)을 형성하기 위해서는 TiO2의 접합력(Ahesion)을 충분히 얻어야 하는데 그러기 위해서는 EDS보호패턴(TiO2)과 페라이트수지의 접합력뿐만 아니라 전극단자(Cu)와 EDS보호패턴(TiO2)의 접합력을 높여주는 공정이 선행되어야 하며, 만약 접합력을 높이지 않으면 공정 중에 EDS보호패턴(TiO2)이 박리되는 문제가 발생되었다.

이를 위해서 기존방식에서는 플라즈마 클리닝(Plasma Activation)방식을 이용한 표면처리 공정을 수행할 필요가 있었고, 이를 통해 페라이트 수지층과 전극단자(Cu)층의 접합력을 동시에 높일 수 있었다.

또한, 기존방식에서는 EDS보호패턴(TiO2)을 에칭을 통해 형성하게 되는데, 에칭을 통한 패턴닝작업이 어렵고, 에칭액의 사용에 제한이 따르게 된다.

이때 에칭액으로 인산이나 황산을 미량 섞어서 에칭하게 되는데, 과하면 페라이트 수지층의 자성체를 손상시키는 문제가 있었다.

또한, 패턴닝된 EDS보호패턴(TiO2) 위에 다시 외부전극을 형성하기 위해서는 마찬가지로 플라즈마 클리닝 공정을 실시하여 접합력이 향상되도록 해야 한다.

또한, 기존방식에서는 외부전극 도금시에 페라이트 수지층이 도금액과 접촉하여 반응이 없도록 하기 위해서 도금액과 반응하지 않는 페라이트 수지를 사용해야 하는 불편함이 있었다.

도 4는 본 발명에 따른 제1외부전극단자 및 ESD보호패턴을 도시한 평면도로서, 도 4를 참조하면, 한 쌍씩 마주보도록 배치된 제1외부전극단자(50)의 양측 단부에 각각 ESD보호패턴(70)이 인쇄되는 것을 볼 수 있다.

그리고, 도 2f에서 보는 바와 같이 제2외부전극단자(80)와 제2페라이트수지층(90)이 차례로 형성될 수 있다.

도 5는 본 발명에 따른 제2외부전극단자를 도시한 평면도이다.

도 5를 참조하면, 상기 제2외부전극단자(80)는 복수 개가 형성되며, ESD보호패턴(70) 및 제1외부전극단자(50) 위에 각각 형성되는데, 이때, ESD보호패턴(70) 위에 형성되는 제2외부전극단자(80)는 ESD보호패턴(70) 한 쌍씩을 연결하여 형성된다.

도 6, 도 7은 본 발명에 따른 제1외부전극단자 및 ESD보호패턴의 변형 실시예를 도시한 개념도로서, 상기 제1외부전극단자(50)의 ESD보호패턴(70)이 형성되는 부위를 요철(51) 또는 복수 개의 지선(52)으로 분기시켜 형성할 수 있다.

이때, 요철(51)의 형태는 날카로운 파형으로 나타낼 수 있고, 지선(52)은 2~6개 사이로 형성될 수 있다.

이때, 복수 개의 지선(52)을 형성하는 경우, 각각의 지선(52)과 일대일 대응하도록 복수 개의 ESD보호패턴(70)을 형성할 수 있다.

이는, 제1외부전극단자(50)와 ESD보호패턴(70) 사이의 접지표면적을 넓혀 정전기 방전 기능이 보다 향상되도록 할 수 있다.

그리고, 상기 제1페라이트수지층(60) 위에 제2외부전극단자(80)가 수용되는 제2페라이트수지층(90)이 형성된다.

이때, 상기 제1, 제2페라이트수지층(60)(90)은 하나의 층으로 형성되는 것이나, ESD보호패턴(70)이 내장되도록 하기 위해 1, 2차 단계로 나누어 형성하는 것이다.

앞서 살펴본 바와 같은 본 발명은 공통 모드 필터의 외부전극단자를 제1외부전극단자와 제2외부전극단자로 나누고 그 사이에 ESD 보호패턴이 내장되도록 하여 공통 모드 필터의 기능과 정전기 제거 기능이 하나의 전자부품으로 통합 구현되도록 함으로써, SET 제품 적용시에 실장면적이 축소되어 제품의 소형화에 기여할 수 있게 된다.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면, 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 예를 들어 당업자는 각 구성요소의 재질, 크기 등을 적용 분야에 따라 변경하거나, 실시형태들을 조합 또는 치환하여 본 발명의 실시예에 명확하게 개시되지 않은 형태로 실시할 수 있으나, 이 역시 본 발명의 범위를 벗어나지 않는 것이다. 그러므로 이상에서 기술한 실시예는 모든 면에서 예시적인 것에 불과하므로 이를 제한적으로 이해해서는 안되며, 이러한 변형된 실시예는 본 발명의 특허청구범위에 기재된 기술사상에 포함된다고 하여야 할 것이다.

10: 베이스 기판
20: 제1절연층
30: 내부전극
31: 인출단
32: 접속단
40: 제2절연층
50: 제1외부전극단자
51: 요철
52: 지선
60: 제1페라이트 수지층
70: ESD보호패턴
80: 제2외부전극단자
90: 제2페라이트 수지층

Claims

공통 모드 필터의 외부전극단자를 제1외부전극단자(50)와 제2외부전극단자(80)로 나누고 그 사이에 ESD 보호패턴(70)이 내장되도록 하여 공통 모드 필터의 기능과 정전기 제거 기능이 하나의 전자부품에 통합되도록 하는 것을 특징으로 하는 ESD 보호패턴이 내장된 공통 모드 필터.
절연재질로 이루어진 베이스 기판(10);
상기 베이스 기판(10) 위에 형성된 제1절연층(20);
상기 제1절연층(20) 위에 형성되는 코일형상의 내부전극(30);
상기 내부전극(30) 위에 형성되는 제2절연층(40);
상기 제2절연층(40) 위에 형성되는 제1외부전극단자(50);
상기 제2절연층(40) 위에 형성되고 제1외부전극단자(50)를 수용하는 제1페라이트수지층(60);
상기 제1외부전극단자(50) 위에 형성되는 ESD보호패턴(70);
상기 ESD보호패턴(70) 위에 형성되는 제2외부전극단자(80); 및
상기 제1페라이트수지층(60) 위에 형성되고 제2외부전극단자(80)가 수용되는 제2페라이트수지층(90);
을 포함하는 것을 특징으로 하는 ESD 보호패턴이 내장된 공통 모드 필터.
제2항에 있어서,
상기 베이스 기판(10)은 페라이트로 이루어지는 것을 특징으로 하는 ESD 보호패턴이 내장된 공통 모드 필터.
제2항에 있어서,
상기 제1절연층(20) 및 제2절연층(40)은 폴리이미드, 에폭시 레진, BCB 또는 기타 고분자 폴리머 중 하나를 선택하는 것을 특징으로 하는 ESD 보호패턴이 내장된 공통 모드 필터.
제2항에 있어서,
상기 내부전극(30)은 일정간격 이격된 복층구조로 이루어지는 것을 특징으로 하는 ESD 보호패턴이 내장된 공통 모드 필터.
제1항 또는 제2항 중 어느 한 항에 있어서,
상기 제1외부전극단자(50)의 ESD보호패턴(70)이 형성되는 부위를 요철 또는 복수 개의 지선(52)으로 분기시켜 형성하되, 각각의 지선(52)과 일대일 대응하도록 복수 개의 ESD보호패턴(70)을 형성하는 것을 특징으로 하는 ESD 보호패턴이 내장된 공통 모드 필터.
제1항 내지 제5항 중 어느 한 항에 있어서,
상기 ESD보호패턴(70)은 인쇄패턴인 것을 특징으로 하는 ESD 보호패턴이 내장된 공통 모드 필터.
제1항 내지 제5항 중 어느 한 항에 있어서,
상기 ESD보호패턴(70)은 유기물에 RuO₂, Pt, Pd, Ag, Au, Ni, Cr, W 등에서 선택된 적어도 하나의 전도성 물질을 혼합한 물질로 형성하는 것을 특징으로 하는 ESD 보호패턴이 내장된 공통 모드 필터.