KR101872596B1

KR101872596B1 - 복합 전자부품

Info

Publication number: KR101872596B1
Application number: KR1020160106797A
Authority: KR
Inventors: 최강룡; 서정욱; 구본석
Original assignee: 삼성전기주식회사
Priority date: 2016-08-23
Filing date: 2016-08-23
Publication date: 2018-06-28
Also published as: JP2018032843A; JP6494125B2; KR20180022029A

Abstract

본 발명은 기판과 상기 기판의 적어도 일면에 형성되며 내부에 코어를 갖는 코일부를 포함하는 바디를 포함하는 인덕터와, 상기 코일부의 상부 및 하부 중 적어도 일부에 배치되되, 정전기 방지 전극 및 상기 정전기 방지 전극 사이에 배치된 정전기 방지 페이스트를 포함하는 EOS(Electrical Overstress) 보호소자가 결합된 복합체 및 상기 복합체의 길이 방향 양 측면에 배치되며, 상기 인덕터의 코일부와 정전기 방지 전극과 연결되는 단자 전극을 포함하며, 상기 EOS(Electrical Overstress) 보호소자는 상기 코어와 소정 간격 이격하되, 상기 바디의 폭 방향 측면에 인접한 영역에 배치된 복합 전자부품에 관한 것이다.

Description

복합 전자부품 {Composite electronic component}

본 발명은 복수의 수동 소자를 구비한 복합 전자부품에 관한 것이다.

최근 반도체 산업의 급격한 발전으로 인해 소형화 및 고성능화를 위한 초고집적화를 추구하고 있어서 IC 내부에 정전기 대책에 대한 충분한 대책 방안 마련이 어려워 IC의 전원 및 신호의 입력단에 EOS(Electrical Overstress) 방지 소자의 적용의 필요성이 증대하고 있다.

상기 EOS(Electrical Overstress)는 제품에서 정하고 있는 절대 정격을 오버하는 모든 경우의 스트레스를 의미한다.

휴대 전화기, 디지털카메라, PDA와 같은 휴대형 제품, 고속 데이터선, USB, IEEE 1394 및 HDMI 등에서 데이터 전송 속도는 점점 빨라지고, 전자기파와 같은 상기 EOS(Electrical Overstress)에 대한 대책은 더욱 중요한 문제로 부각되고 있다.

또한, 자동차 및 TV 등의 여러 기능을 하는 전자 보드(Board)를 구성하는 제품에서는 보드 간 연결 케이블을 접속한 커넥터가 필수인데, 이 부분은 공정이나 작업자 및 사용자가 쉽게 접촉 가능한 부분이어서 제품의 신뢰성을 위해 노이즈 및 정전기에 대한 대책이 매우 중요하다.

이러한 EOS(Electrical Overstress) 방지 대책 부품으로서는 MLCC(Multilayer ceramic capacitor), TVS(Transient Voltage Suppression) Diode, Varistor 또는 ESD(Electro Static Discharge) Suppressor 등이 단독 혹은 병렬로 연결되어 사용되어 왔다.

이 경우, 전자 기기의 부품 배치 면적이 증가할 수밖에 없으므로, 전자 기기의 소형화에 제한이 될 수 있다.

또, 상기 MLCC를 제외한 부품은 MLCC가 갖고 있는 고유의 노이즈 필터 특성을 비롯한 전기적인 특성을 확보하기 어려워 단독으로 적용되는 경우는 매우 드문 실정이다.

한국공개특허 KR 2010-0043518

본 명세서는 부품 실장 면적을 감소시킬 수 있는 복합 전자부품을 제공하고자 한다.

또한, 본 명세서는 EOS(Electrical Overstress) 성분을 바이패스할 수 있는 복합 전자부품을 제공하고자 한다.

본 발명의 일 실시형태는 기판과 상기 기판의 적어도 일면에 형성되며 내부에 코어를 갖는 코일부를 포함하는 바디를 포함하는 인덕터와, 상기 코일부의 상부 및 하부 중 적어도 일부에 배치되되, 정전기 방지 전극 및 상기 정전기 방지 전극 사이에 배치된 정전기 방지 페이스트를 포함하는 EOS(Electrical Overstress) 보호소자가 결합된 복합체 및 상기 복합체의 길이 방향 양 측면에 배치되며, 상기 인덕터의 코일부와 정전기 방지 전극과 연결되는 단자 전극을 포함하며, 상기 EOS(Electrical Overstress) 보호소자는 상기 코어와 소정 간격 이격하되, 상기 바디의 폭 방향 측면에 인접한 영역에 배치된 복합 전자부품을 제공한다.

본 발명의 일 실시형태에 따르면, 부품 실장 면적을 감소시킬 수 있는 복합 전자부품을 제공할 수 있다.

또한, 본 명세서의 개시에 의하여, 별도의 정전기 방지 소자를 장착하지 않고, 인덕터 바디 내에 EOS(Electrical Overstress) 보호소자를 내장함으로써, 인덕터 부품만으로 정전기 방지 대책을 구현할 수 있다.

또한, EOS(Electrical Overstress) 보호소자를 인덕터의 코어와 소정 간격 이격하되, 인덕터 바디의 폭 방향 측면에 인접한 영역에 배치함으로써, 자속이 집중되는 중심부분에서 벗어나게 배치할 수 있어 인덕터의 효율 감소를 막을 수 있다.

도 1은 본 발명의 제1 실시 형태에 따른 복합 전자부품을 개략적으로 도시한 투명 사시도이다.
도 2는 도 1의 복합 전자부품의 상부에서 바라본 투명 평면도이다.
도 3은 도 1의 I-I' 단면도이다.
도 4는 본 발명의 제2 실시 형태에 따른 복합 전자부품을 개략적으로 도시한 투명 사시도이다.
도 5는 도 4의 II-II' 단면도이다.
도 6은 본 발명의 제3 실시 형태에 따른 복합 전자부품을 개략적으로 도시한 투명 사시도이다.

본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.

복합 전자 부품

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.

도 1은 본 발명의 제1 실시 형태에 따른 복합 전자부품을 개략적으로 도시한 투명 사시도이다.

도 2는 도 1의 복합 전자부품의 상부에서 바라본 투명 평면도이다.

도 3은 도 1의 I-I' 단면도이다.

도 1을 참조하면, 본 발명의 일 실시형태에 따른 복합 전자부품에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 인덕터의 코일부가 배치되는 방향 즉 '도금 방향'과 동일한 개념으로 사용할 수 있다.

한편, 상기 복합 전자부품의 길이, 폭 및 두께 방향은 후술하는 바와 같이, 인덕터의 길이, 폭 및 두께 방향과 동일한 것으로 정의하도록 한다.

또한, 본 발명의 일 실시형태에서, 복합 전자부품은 서로 대향하는 상면 및 하면과 상기 상하면을 연결하는 길이 방향 제1 측면, 제2 측면, 폭 방향 제1 측면 및 제2 측면을 가질 수 있다. 상기 복합 전자부품의 형상에 특별히 제한은 없지만, 도시된 바와 같이 육면체 형상일 수 있다.

또한, 상기 복합 전자부품의 길이 방향 제1 측면, 제2 측면, 폭 방향 제1 측면 및 제2 측면은 후술하는 바와 같이, 인덕터의 길이 방향 제1 측면, 제2 측면, 폭 방향 제1 측면 및 제2 측면과 동일한 방향의 면으로 정의하도록 한다.

도 1 내지 도 3을 참조하면, 본 발명의 제1 실시형태에 따른 복합 전자부품(100)은 기판(23)과 상기 기판(23)의 적어도 일면에 형성되며 내부에 코어(46)를 갖는 코일부(42, 44)를 포함하는 바디(110)를 포함하는 인덕터와 상기 코일부(42, 44)의 상부 및 하부 중 적어도 일부에 배치되되, 정전기 방지 전극(141, 142) 및 상기 정전기 방지 전극(141, 142) 사이에 배치된 정전기 방지 페이스트(140)를 포함하는 EOS(Electrical Overstress) 보호소자(120)가 결합된 복합체(130)를 포함한다.

본 실시형태에서, 상기 복합체(130)는 상기 인덕터와 인덕터 바디(110)의 내부에 배치된 EOS(Electrical Overstress) 보호소자(120)가 결합되어 형성될 수 있으며, 상기 복합체(130)의 형성 방법은 특별히 제한되지 않는다.

예를 들면, 상기 복합체(130)의 형성은 별도로 제작된 상기 인덕터(110)와 EOS(Electrical Overstress) 보호소자(120)를 도전성 접착제 혹은 수지 등으로 결합시킬 수도 있으며, 상기 인덕터를 구성하는 바디(110) 내의 코일부(42, 44)의 상부 및 하부 중 적어도 일부에 상기 정전기 방지 전극(141, 142)과 정전기 방지 페이스트(140) 및 보호층(150)을 순차적으로 배치하여 형성할 수도 있으며, 특별히 제한되지 않는다.

본 발명의 제1 실시형태에 따르면, 상기 인덕터를 구성하는 바디(110) 내의 코일부(42, 44)의 상부 및 하부 중 적어도 일부에 상기 정전기 방지 전극(141, 142)과 정전기 방지 페이스트(140) 및 보호층(150)을 순차적으로 배치하여 상기 복합체(130)를 형성한다.

이하에서는 상기 복합체(130)를 구성하는 인덕터와 EOS(Electrical Overstress) 보호소자(120)에 대하여 구체적으로 설명하도록 한다.

도 1 내지 도 3을 참조하면, 상기 인덕터를 구성하는 바디(110)는 인덕터의 외관을 이루며, 자기 특성을 나타내는 재료라면 제한되지 않으며 예를 들어, 페라이트 또는 금속계 연자성 재료가 충진되어 형성될 수 있다. 상기 페라이트로, Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트 또는 Li계 페라이트 등을 이용할 수 있고, 상기 금속계 연자성 재료로, Fe-Si-B-Cr 계 비정질 금속 파우더 재료를 이용할 수 있으며, 이에 제한되는 것은 아니다.

바디(110)는 육면체 형상일 수 있으며, 본 발명의 실시형태를 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향, 두께 방향을 나타낸다. 상기 바디(110)는 길이 방향의 길이가 폭 방향의 길이보다 큰 직육면체의 형상을 가질 수 있다.

상기 바디(110)의 내부에 형성되는 기판(23)은 얇은 박막으로 형성되고, 도금으로 코일 도체 패턴을 형성할 수 있는 재질이라면 특별하게 제한되지 않으며 예를 들어, PCB 기판, 페라이트 기판, 금속계 연자성 기판 등으로 형성될 수 있다.

상기 기판(23)의 중앙부는 관통되어 홀을 형성하고, 상기 홀은 페라이트 또는 금속계 연자성 재료 등의 자성체로 충진되어 코어(46)를 형성할 수 있다. 자성체로 충진되는 코어(46)를 형성함에 따라 인덕턴스(Inductance, L)를 향상시킬 수 있다.

상기 기판(23)의 일면에 코일 형상의 패턴을 가지는 코일 도체 패턴이 형성될 수 있으며, 상기 기판(23)의 반대 면에도 코일 형상의 패턴을 가지는 코일 도체 패턴이 형성될 수 있다.

상기 코일 도체 패턴은 스파이럴(spiral) 형상의 코일 패턴을 포함할 수 있으며, 상기 기판(23)의 일면과 반대 면에 형성되는 코일 도체 패턴은 상기 기판(23)에 형성되는 비아 전극을 통해 전기적으로 접속될 수 있다.

상기 코일 도체 패턴은 인덕터에서 코일부(42, 44)가 된다.

상기 코일부(42, 44) 및 비아 전극(46)은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등으로 형성될 수 있다.

상기 코일 도체 패턴의 표면에는 절연막(미도시)이 형성될 수 있다.

상기 절연막은 스크린 인쇄법, 포토레지스트(photo resist, PR)의 노광, 현상을 통한 공정, 스프레이(spray) 도포, 딥핑(dipping) 공정 등 공지의 방법으로 형성할 수 있다.

상기 절연막은 박막으로 형성할 수 있는 것이라면 특별히 제한은 없으나 예를 들어, 포토레지스트(PR), 에폭시(epoxy)계 수지 등을 포함하여 형성될 수 있다.

상기 기판(23)의 일면에 형성되는 코일부(42)의 일 단부는 상기 바디(110)의 길이 방향의 일 측면으로 노출될 수 있으며, 상기 기판(23)의 반대 면에 형성되는 코일부(44)의 일 단부는 상기 바디(110)의 길이 방향의 타 측면으로 노출될 수 있다.

상기 바디(110)의 길이 방향의 양 측면으로 노출되는 상기 코일부(42, 44)와 접속하도록 길이 방향의 양 측면에는 단자 전극(131, 132)이 형성될 수 있다.

상기 단자 전극(131, 132)은 상기 바디(110)의 두께 방향의 양면 및/또는 폭 방향의 양 측면으로 연장되어 형성될 수 있다.

상기 단자 전극(131, 132)은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 니켈(Ni), 구리(Cu), 주석(Sn) 또는 은(Ag) 등의 단독 또는 이들의 합금 등으로 형성될 수 있다.

상기 인덕터는 신호 인터페이스(Signal Interface), IC Block 또는 통신 라인(Line)에서 전력을 다른 부분에 안정적으로 공급하기 위한 역할을 수행할 수 있다.

본 발명의 제1 실시형태에 따르면, 상기 EOS(Electrical Overstress) 보호소자(120)는 상기 인덕터를 구성하는 바디(110) 내의 코일부(42, 44)의 상부 및 하부 중 적어도 일부에 정전기 방지 전극(141, 142)과 정전기 방지 페이스트(140) 및 보호층(150)을 순차적으로 배치하여 형성될 수 있다.

이와 같이, 별도의 정전기 방지 소자를 장착하지 않고, 인덕터 바디 내에 EOS(Electrical Overstress) 보호소자를 내장함으로써, 인덕터 부품만으로 정전기 방지 대책을 구현할 수 있다.

상기 EOS(Electrical Overstress)는 ESD(Electro Static Dischrge), EFT(Electrical Fast Transient), 서지(Surge), 랫치업(Latch Up) 및 EMI(Electro Magnetic Interference)로 이루어진 군으로부터 선택된 어느 하나 이상일 수 있으나 반드시 이에 제한되는 것은 아니다.

일반적으로, 이러한 EOS(Electrical Overstress) 방지 대책 부품으로서는 MLCC(Multilayer ceramic capacitor), TVS(Transient Voltage Suppression) Diode, Varistor 또는 ESD(Electro Static Discharge) Suppressor 등이 단독 혹은 병렬로 연결하여 사용되어 왔다.

본 발명의 일 실시형태에 따르면, 상기 EOS(Electrical Overstress) 보호소자(120)는 ESD(Electro Static Discharge) 써프레서(Suppressor)이나, 반드시 이에 제한되는 것은 아니다.

본 발명의 일 실시형태에 따른 상기 EOS(Electrical Overstress) 보호소자(120)는 ESD(Electro Static Discharge) 써프레서(Suppressor)이기 때문에 하기와 같은 이유로 바리스터(Varistor)와는 구조 및 작용에 있어 차이가 있다.

본 발명의 제1 실시형태에 따르면 상기 정전기 방지 전극(141, 142)은 동일 평면상에서 서로 대향하는 제1 및 제2 정전기 방지 전극(141, 142)으로 구성될 수 있다.

일반적인 EOS(Electrical Overstress) 보호소자로서 바리스터(Varistor)는 산화아연(Zinc Oxide)을 원료물질로 하며, 팔라듐(Pd) 또는 은(Ag) 전극이 상기 산화아연(Zinc Oxide)을 사이에 두고 적층 방향으로 대향하며 적층된 형태이다.

그러나, 본 발명의 제1 실시형태에 따르면 상기 정전기 방지 전극(141, 142)은 동일 평면상에서 서로 대향하는 형태로 배치될 수 있다.

다만, 반드시 이에 제한되는 것은 아니며, 상기 정전기 방지 전극(141, 142)은 상기 복합체(130)의 두께 방향으로 일부가 서로 대향하는 제1 및 제2 정전기 방지 전극(141, 142)으로 구성될 수도 있다.

상기 제1 및 제2 정전기 방지 전극(141, 142)은 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.

상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있다.

본 발명의 제1 실시형태에 따르면, 상기 바디 내에 코일부(42, 44)의 상부 및 하부 적어도 일부에 스크린 인쇄법 또는 그라비아 인쇄법과 같은 인쇄법을 통하여 도전성 페이스트로 상기 제1 및 제2 정전기 방지 전극(141, 142)을 인쇄할 수 있다.

상기 정전기 방지 페이스트(140)는 전도성 고분자를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.

상기 전도성 고분자는 커넥터에서 시스템 또는 IC로 신호가 전달되는 신호 인터페이스(Signal Interface)나 전원단의 IC Block 또는 통신 라인(Line)에서 입력되는 신호 전압이 정격 전압(회로 전압) 수준인 경우에는 부도체의 특성을 가지나, 순간적으로 ESD 등의 과전압 혹은 써지(Surge) 전류 발생시 도체의 특성을 가진다.

상기 과전압 혹은 써지(Surge) 전류 발생시 도체의 특성을 갖는 상기 정전기 방지 페이스트(140)로 인해 상기 제1 및 제2 정전기 방지 전극(141, 142)은 서로 쇼트될 수 있다.

이로 인하여, 상기 과전압 혹은 써지(Surge) 전류는 상기 EOS(Electrical Overstress) 보호소자(120)를 통해 접지로 바이패스되며, 이로써 상기 신호 인터페이스(Signal Interface)나 IC Block 또는 통신 라인(Line)을 보호할 수 있다.

상기 전도성 고분자는 특별히 제한되는 것은 아니나, 예를 들어 실리콘(Silicone)계 수지일 수 있다.

본 발명의 제1 실시형태에 따르면, 상기 EOS(Electrical Overstress) 보호소자(120)는 상기 코일부(42, 44)의 중심부 영역인 코어(46)와 소정 간격 이격하되, 상기 바디(110)의 폭 방향 측면에 인접한 영역에 배치된다.

그 이유는 실질적으로 인덕터의 동작 구동시에 상기 중심부 영역인 코어(46)에 자속이 집중되기 때문에 중심부 영역인 코어 상부에 EOS(Electrical Overstress) 보호소자가 배치될 경우 도선에서 발생되는 로렌쯔(Lorentz) 힘에 의한 반자장 효과로 인하여 인덕터의 효율이 급감할 수 있기 때문이다.

따라서, 본 발명의 일 실시형태에 따르면 EOS(Electrical Overstress) 보호소자를 인덕터의 코어와 소정 간격 이격하되, 인덕터 바디의 폭 방향 측면에 인접한 영역에 배치함으로써, 자속이 집중되는 중심부분에서 벗어나게 배치할 수 있어 인덕터의 효율 감소를 막을 수 있다.

본 발명의 일 실시형태에 따르면, 상기 정전기 방지 페이스트(140)는 실리카를 더 포함할 수 있다.

상기 정전기 방지 페이스트(140)가 실리카를 더 포함함으로써, EOS (Electrical Overstress) 보호소자의 내구성을 보다 향상시킬 수 있다.

즉, 다공질(Porous)의 구조를 갖는 실리카를 첨가하여 정전기 방지 페이스트(140)를 제작할 경우 실리콘계 수지의 유기 실리콘 성분이 다공질(Porous)의 구조 내부에 갇혀 있다가 정전기에 의한 충격이 가해질 때 파괴되면서 유기 실리콘 성분이 보충되는 구조를 지니게 된다.

따라서, 다공질(Porous)의 구조를 갖는 실리카를 정전기 방지 페이스트(140에 첨가할 경우 정전기 방지 페이스트가 충진된 공간 내에서 유기 실리콘 성분이 줄어드는 경향을 감소시킬 수 있으며, 결과적으로 EOS (Electrical Overstress) 보호소자의 내구성을 보다 향상시킬 수 있다.

또한, 유기물을 사용함으로써 에폭시로 이루어진 인덕터의 바디 재료와의 접합도가 향상되며, 제조시에도 소결 타입이 아닌 동일하게 경화 타입을 적용할 수 있어 제품 생산에 보다 유리한 효과가 있다.

본 발명의 제1 실시형태에 따르면, 상기 보호층(150)은 에폭시계 수지를 포함할 수 있다.

상기 보호층(150)은 상기 EOS(Electrical Overstress) 보호소자(120)에 있어서, 상기 제1 및 제2 정전기 방지 전극(141, 142)과 그 사이에 배치된 정전기 방지 페이스트(140)를 외부의 환경으로부터 보호하는 작용을 하는 구성으로서, 그 재료는 특별히 제한되는 것은 아니다.

상기 보호층(150)은 에폭시계 수지를 포함함으로써, 상기 제1 및 제2 정전기 방지 전극(141, 142)과 그 사이에 배치된 정전기 방지 페이스트(140)를 외부의 환경으로부터 보호할 수 있다.

또한, 상기 보호층(150)은 상기 EOS(Electrical Overstress) 보호소자(120)가 상기 인덕터의 내부에 배치되기 때문에 필수적인 구성은 아니며, 인덕터 바디(110)의 내부에 보호층 없이 EOS(Electrical Overstress) 보호소자(120)가 배치될 수도 있다.

본 발명의 제1 실시형태에 따른 복합 전자부품은 상기 복합체(130)의 길이 방향 제1 측면에 배치되며, 상기 인덕터(110)의 제1 코일부(42) 및 상기 EOS(Electrical Overstress) 보호소자(120)의 제1 정전기 방지 전극(141)과 연결되는 입력단자(131)와 상기 복합체(130)의 길이 방향 제2 측면에 형성되며, 상기 인덕터(110)의 제2 코일부(44) 및 제2 정전기 방지 전극(142)과 연결되는 접지단자 혹은 출력단자(132)를 포함한다.

상기 입력 단자(131)와 상기 접지단자 혹은 출력단자(132)가 상기 인덕터의 코일부(42, 44)와 연결되어, 상기 복합 전자 부품은 입력된 전력을 다른 부분에 안정적으로 전달하는 역할을 수행할 수 있다.

또한, 상기 입력 단자(131)와 상기 접지단자 혹은 출력단자(132)가 EOS(Electrical Overstress) 보호소자(120)의 정전기 방지 전극(141, 142)과 연결되어, 상기 복합 전자 부품은 입력 신호 중 EOS(Electrical Overstress) 성분을 바이패스할 수 있다.

상기 입력 단자(131)와 접지단자 혹은 출력단자(132)는 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.

상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 주석(Sn), 또는 이들의 합금일 수 있다.

상기 도전성 페이스트는 절연성 물질을 더 포함할 수 있으며, 이에 제한되는 것은 아니나, 예를 들어 상기 절연성 물질은 글라스일 수 있다.

상기 입력 단자(131) 및 접지단자 혹은 출력단자(132)를 형성하는 방법은 특별히 제한되지 않으며, 상기 복합체를 디핑(dipping)하여 형성할 수도 있으며, 도금 등의 다른 방법을 사용할 수도 있음은 물론이다.

또한, 도면에 도시하지는 않았으나, 상기 입력 단자(131)와 접지단자 혹은 출력단자(132)의 외측에는 도금에 의한 니켈/주석(Ni/Sn) 도금층이 더 배치될 수 있다.

상기 입력 단자(131)와 접지단자 혹은 출력단자(132)는 L자 형상을 가질 수 있으나 반드시 이에 제한되는 것은 아니다.

본 발명의 일 실시형태에 따른 복합 전자 부품은 종래와 달리 상기 인덕터의 바디(110) 내에 EOS(Electrical Overstress) 보호소자(120)가 내장되어 있어, 신호 인터페이스(Signal Interface)나 IC Block 또는 통신 라인(Line)에서의 실장 면적을 최소화하여 실장 공간 확보에 우수한 효과가 있다.

또한, 실장시의 비용을 감소할 수 있는 효과도 있다.

도 4는 본 발명의 제2 실시 형태에 따른 복합 전자부품을 개략적으로 도시한 투명 사시도이다.

도 5는 도 4의 II-II' 단면도이다.

도 4 및 도 5를 참조하면, 본 발명의 제2 실시 형태에 따른 복합 전자부품은 상기 본 발명의 제1 실시 형태에 따른 복합 전자부품의 특징에 더하여 상기 EOS(Electrical Overstress) 보호소자(120)가 상기 인덕터의 바디(110)의 하면에도 배치된 형태이다.

상기 EOS(Electrical Overstress) 보호소자(120)는 ESD(Electro Static Discharge) 써프레서(Suppressor)이나, 반드시 이에 제한되는 것은 아니다.

즉, 본 발명의 제2 실시형태에 따른 복합 전자부품은 상기 EOS(Electrical Overstress) 보호소자(120)가 상기 코일부(42, 44)의 상부 및 하부에 각각 배치된 구조를 갖는다.

본 발명의 제2 실시형태에 따르면, 상기 EOS(Electrical Overstress) 보호소자(120)가 상기 코일부(42, 44)의 상부 및 하부에 각각 배치됨으로써, 별도의 정전기 방지 소자를 장착하지 않고, 인덕터 바디 내에 EOS(Electrical Overstress) 보호소자를 내장하기 때문에 부품 실장 면적을 감소시킬 수 있다.

또한, 별도의 정전기 방지 소자를 장착하지 않고, 인덕터 바디 내에 EOS(Electrical Overstress) 보호소자를 내장함으로써, 인덕터 부품만으로 정전기 방지 대책을 구현할 수 있다.

본 발명의 제2 실시형태에 따르면, 상기 EOS(Electrical Overstress) 보호소자(120)가 상기 코일부(42, 44)의 상부 및 하부에 각각 배치됨으로써, 인덕터 부품만으로 정전기 방지 대책 효과가 더욱 우수할 수 있다.

또한, EOS(Electrical Overstress) 보호소자(120)를 인덕터의 코어(46)와 소정 간격 이격하되, 인덕터 바디(110)의 폭 방향 측면에 인접한 영역에 배치함으로써, 자속이 집중되는 중심부분에서 벗어나게 배치할 수 있어 인덕터의 효율 감소를 막을 수 있다.

상기 본 발명의 제2 실시형태에 따른 복합 전자 부품(100)에 있어서, 상술한 본 발명의 제1 실시형태에 따른 복합 전자 부품의 특징과 동일한 부분은 중복 설명을 피하기 위하여 여기서는 자세한 설명을 생략하도록 한다.

도 6은 본 발명의 제3 실시 형태에 따른 복합 전자부품을 개략적으로 도시한 투명 사시도이다.

도 6을 참조하면, 본 발명의 제3 실시형태에 따른 복합 전자 부품(100)은 상기 본 발명의 제1 실시 형태에 따른 복합 전자부품의 특징에 더하여 상기 복합체 (130)의 폭 방향 적어도 일면에 상기 EOS(Electrical Overstress) 보호소자(120)와 연결된 접지 단자(133)를 더 포함한다.

즉, 본 발명의 제3 실시형태에 따른 복합 전자 부품(100)은 상기 복합체 (130)의 폭 방향 적어도 일면에 상기 EOS(Electrical Overstress) 보호소자(120)와 연결된 접지 단자(133)가 더 배치된 구조를 갖는다.

본 발명의 제3 실시형태에 따른 복합 전자 부품(100)의 경우 상기 복합체 (130)의 길이 방향 제1면에 배치된 단자 전극은 입력 단자(131)가 되고, 복합체 (130)의 길이 방향 제2면에 배치된 단자 전극이 출력 단자(132)가 된다.

즉, 커넥터에서 시스템 또는 IC로 신호가 전달되는 신호 인터페이스(Signal Interface)나 전원단의 IC Block 또는 통신 라인(Line)에서 입력되는 신호 전압이 정격 전압(회로 전압) 수준인 경우에는 상기 정전기 방지 페이스트(140)는 부도체의 특성을 가지며, 이 경우에는 상기 입력 단자(131)와 출력 단자(132)를 통해 신호 전압이 입출력된다.

그러나, 순간적으로 ESD 등의 과전압 혹은 써지(Surge) 전류 발생시 상기 정전기 방지 페이스트(140)는 도체의 특성을 가지게 되며, 상기 과전압 혹은 써지(Surge) 전류 발생시 도체의 특성을 갖는 상기 정전기 방지 페이스트(140)로 인해 상기 제1 및 제2 정전기 방지 전극(141, 142)은 서로 쇼트될 수 있다.

이로 인하여, 상기 과전압 혹은 써지(Surge) 전류는 상기 EOS(Electrical Overstress) 보호소자(120)를 통해 접지 단자(133)로 바이패스되며, 이로써 상기 신호 인터페이스(Signal Interface)나 IC Block 또는 통신 라인(Line)을 보호할 수 있다.

본 발명의 제3 실시형태에 따른 복합 전자 부품(100)은 상기 복합체 (130)의 폭 방향 적어도 일면에 상기 EOS(Electrical Overstress) 보호소자(120)와 연결된 접지 단자(133)가 별도로 배치된 구조로서, 과전압 혹은 써지(Surge) 전류는 상기 접지 단자(133)로 바이패스되기 때문에 회로 내 데미지 발생 가능성이 적어 신호 인터페이스(Signal Interface)나 IC Block 또는 통신 라인(Line) 보호 효과가 보다 우수할 수 있다.

상기 접지단자(133)는 상기 복합체(130)의 폭 방향 제1 측면에 형성되나, 상기 복합체(130)의 상면 및 하면으로 연장 형성될 수도 있다.

상기 입력 단자(131)와 출력 단자(132)는 L자 형상을 가질 수 있으나 반드시 이에 제한되는 것은 아니다.

이와 같이, 상기 복합 전자부품(100)은 출력단 등의 커넥터와 시스템 또는 IC 사이에 구비되는 인덕터와 EOS(Electrical Overstress) 보호 소자를 하나의 부품으로 구현한 것이다. 따라서 상기 복합 전자부품은 소자의 집적도가 향상된다.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

100 ; 복합 전자 부품 110 ; (인덕터) 바디
120 ; EOS(Electrical Overstress) 보호소자
130 ; 복합체 23 ; 기판
42, 46 ; 제1 및 제2 코일부 46 ; 코어
131 ; 단자전극(입력단자) 132 ; 단자전극(출력단자, 접지단자)
133 ; 접지단자
140 ; 정전기 방지 페이스트
141, 142 ; 제1 및 제2 정전기 방지 전극
150 ; 보호층

Claims

기판과 상기 기판의 적어도 일면에 형성되며 내부에 코어를 갖는 코일부를 포함하는 바디를 포함하는 인덕터와,
상기 코일부의 상부 및 하부 중 적어도 일부에 배치되되, 정전기 방지 전극 및 상기 정전기 방지 전극 사이에 배치된 정전기 방지 페이스트를 포함하는 EOS(Electrical Overstress) 보호소자가 결합된 복합체; 및
상기 복합체의 길이 방향 양 측면에 배치되며, 상기 인덕터의 코일부와 정전기 방지 전극과 연결되는 단자 전극;을 포함하며,
상기 EOS(Electrical Overstress) 보호소자는 상기 코어와 소정 간격 이격하되, 상기 바디의 폭 방향 측면에 인접한 영역에 배치되며, 상기 단자 전극은 상기 바디의 길이 방향 양 측면 전체에 배치되며, EOS(Electrical Overstress) 보호소자의 정전기 방지 전극은 상기 단자 전극과 상기 바디의 폭 방향 측면에 인접한 영역에서 연결된 복합 전자부품.
제1항에 있어서,
상기 EOS(Electrical Overstress) 보호소자는 상기 코일부의 상부 및 하부에 각각 배치된 복합 전자부품.
제1항에 있어서,
상기 정전기 방지 전극은 동일 평면상에서 서로 대향하는 제1 및 제2 정전기 방지 전극으로 구성된 복합 전자부품.
제1항에 있어서,
상기 정전기 방지 페이스트는 전도성 고분자를 포함하는 복합 전자부품.
제4항에 있어서,
상기 정전기 방지 페이스트는 실리카를 더 포함하는 복합 전자부품.
제1항에 있어서,
상기 EOS(Electrical Overstress) 보호소자는 상기 정전기 방지 전극과 정전기 방지 페이스트 상에 배치된 보호층을 더 포함하는 복합 전자부품.
제6항에 있어서,
상기 보호층은 에폭시계 수지를 포함하는 복합 전자부품.
제1항에 있어서,
상기 복합체의 폭 방향 적어도 일면에는 상기 EOS(Electrical Overstress) 보호소자와 연결된 접지 단자가 더 배치된 복합 전자부품.
제8항에 있어서,
상기 단자 전극은 입력 단자 및 출력 단자인 복합 전자부품.
제1항에 있어서,
상기 단자 전극은 L자 형상인 복합 전자부품.
제1항에 있어서,
상기 EOS(Electrical Overstress)는 ESD(Electro Static Dischrge), EFT(Electrical Fast Transient), 서지(Surge), 랫치업(Latch Up) 및 EMI(Electro Magnetic Interference)로 이루어진 군으로부터 선택된 어느 하나 이상인 복합 전자부품.