KR20150089213A - 칩 인덕터 - Google Patents

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KR20150089213A
KR20150089213A KR1020140009554A KR20140009554A KR20150089213A KR 20150089213 A KR20150089213 A KR 20150089213A KR 1020140009554 A KR1020140009554 A KR 1020140009554A KR 20140009554 A KR20140009554 A KR 20140009554A KR 20150089213 A KR20150089213 A KR 20150089213A
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정동진
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삼성전기주식회사
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    • H01F2017/002—Details of via holes for interconnecting the layers

Abstract

복수의 유전체층이 적층되어 형성되며, 실장면으로 제공되는 하면과 이에 대응되는 상면, 길이 방향의 양 측면 및 폭 방향의 양 측면을 구비한 유전체 본체; 상기 자성체층 상에 형성되고, 코일 구조를 가지도록 접속된 복수의 도체 패턴; 및 상기 유전체 본체의 마주보는 양 측면에 각각 한 쌍씩 형성되는 제1,2전극;을 포함하는 칩 인덕터를 제공하여, 기판에 실장되는 칩 인덕터의 방향성 신뢰도를 높일 수 있다.

Description

칩 인덕터{Chip Inductor}
본 발명은 칩 인덕터에 관한 것으로, 더욱 상세하게는 칩 인덕터의 양 측면에 각각 한 쌍의 외부전극이 구비되어, 기판에 실장되는 방향성의 신뢰도가 높은 칩 인덕터에 관한 것이다.
칩 전자부품 중 하나인 인덕터(Inductor)는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈(Noise)를 제거하는 대표적인 수동소자로서, 전자기적 특성을 이용하여 커패시터(Capacitor)와 조합하여 특정 주파수 대역의 신호를 증폭시키는 공진회로, 필터(Filter) 회로 등의 구성에 사용된다.
최근 들어 각종 통신 디바이스 또는 디스플레이 디바이스 등 IT 디바이스의 소형화 및 박막화가 가속화되고 있는데. 이러한 IT 디바이스에 채용되는 인덕터, 커패시터, 트랜지스터 등의 각종 소자들 또한 소형화 및 박형화에 대한 연구가 지속적으로 이루어지고 있다. 이에, 인덕터도 소형이면서 고밀도의 자동표면 실장이 가능한 칩으로의 전환이 급속도로 이루어져 왔으며, 박막의 절연 기판의 상하면에 도금으로 형성되는 코일 패턴 위에 자성 분말을 수지와 혼합시켜 형성시킨 박막형 인덕터의 개발이 이어지고 있다.
또한, 이와 같은 소형화 박형화 경향에 따라, 전자부품의 실장도 고집적화되고 있으며, 이에 따라 실장되는 전자부품 사이의 공간이 최소화되고 있다.
한편, 통상의 칩 인덕터의 경우 내부 코일 구조는 인/아웃 리드가 인덕터 본체의 상부 및 하부에 존재하는데, 인/아웃 리드를 전기적으로 연결하기 위하여 외부전극을 본체의 외면에 도포하고 그 위에 도금층을 형성한다. 이로 써 인덕터 본체의 6개의 외부면에 외부전극이 형성되어 있다.
이와 같이 통상 칩 인덕터의 경우, 인덕터의 세라믹 본체의 상면에도 외부전극이 형성되어 있는데, 이 경우 세라믹 본체의 상면에 형성된 외부전극과 메탈 캔이 접촉할 수도 있으며, 이로 인하여 쇼트가 발생할 수 있고, 전자부품 세트가 오작동을 일으킬 수 있다.
이에, 본 출원인은 공개특허 제10-2012-0122589호에서 인덕터 상면의 외부전극을 제거하여 전자부품 세트가 금속 캔과 접촉되더라도 쇼트 등의 간섭 문제가 발생하지 않는 칩형 코일 부품을 제안한 바 있다.
다른 한편으로, 이러한 칩 인덕터가 기판에 실장됨에 있어, 솔더링을 통하여 기판에 구비된 패드와 외부 전극을 전기적으로 연결함으로써 실장하게 된다. 이 대에 솔더링에 있어서, 도 1에서 도시하고 있는 바와 같이, 기판에 구비된 패드(21)와 인덕터(10)의 외부전극(11) 사이의 거리 이격이 존재할 경우에는 도금 성장 과정에서 상기 패드(21)와 상기 외부전극(11)사이에 상호 불균일한 인력이 작용하게 되어, 인덕터의 실장 각도가 틀어지는 현상이 발생하게 된다.
이와 같이 인덕터의 실장각도가 틀어지는 현상이 발생하는 경우 근접한 칩 부품간의 쇼트 현상이나, 솔더링을 방해하는 문제점이 발생할 수 있다.
특허공개공보 제10-2012-0122589호
본 발명은 상기와 같은 문제점을 해결하고자, 칩 인덕터가 기판에 실장됨에 있어, 방향성에 대한 신뢰도가 높은 칩 인덕터를 제공하고자 한다.
본 발명에 의한 칩 인덕터는, 복수의 유전체층이 적층되어 형성되며, 실장면으로 제공되는 하면과 이에 대응되는 상면, 길이 방향의 양 측면 및 폭 방향의 양 측면을 구비한 유전체 본체, 상기 자성체층 상에 형성되고, 코일 구조를 가지도록 접속된 복수의 도체 패턴, 상기 유전체 본체의 길이 방향의 일측면에 형성되는 한 쌍의 제1전극 및 상기 유전체 본체의 길이 방향의 타측면에 형성되는 한 쌍의 제2전극을 포함할 수 있다.
본 발명에 의한 칩 인덕터에서, 상기 한 쌍의 제1전극은, 상기 코일 구조의 일단에 각각 연결되고, 상기 한 쌍의 제2전극은, 상기 코일 구조의 타단에 각각 연결될 수 있다.
본 발명에 의한 칩 인덕터에서, 상기 복수의 도체 패턴 중 최상단에 위치하는 도체 패턴은 상기 유전체 본체의 길이 방향의 일측면을 향해 연장 형성된 제1리드부를 구비하고, 상기 복수의 도체 패턴 중 최하단에 위치하는 도체 패턴은 상기 유전체 본체의 길이 방향의 타측면을 향해 연장 형성된 제2리드부를 구비할 수 있다.
본 발명에 의한 칩 인덕터에서, 상기 제1,2리드부는, 각각 양 갈래로 분기되어 상기 제1,2전극에 전기적으로 접속될 수 있다.
본 발명에 의한 칩 인덕터에서, 상기 제1,2전극의 두께 방향의 길이는, 상기 유전체 본체의 하면에서 상기 복수의 도체 패턴 중 최상단에 위치하는 도체 패턴까지의 길이보다 크고, 상기 유전체 본체의 하면에서 상기 유전체 본체의 상면까지의 길이보다 작을 수 있다.
본 발명에 의한 칩 인덕터는, 상기 유전체 본체의 표면 중 상기 제1,2전극이 형성되지 않은 영역에 절연층이 형성될 수 있다.
본 발명에 의한 칩 인덕터는, 상기 유전체 본체의 표면 전체에 절연층이 형성되고, 상기 절연층 상에 외부전극이 형성될 수 있다.
본 발명에 의한 칩 인덕터는, 복수의 유전체층이 적층되어 형성되며, 실장면으로 제공되는 하면과 이에 대응되는 상면, 길이 방향의 양 측면 및 폭 방향의 양 측면을 구비한 유전체 본체, 상기 자성체층 상에 형성되고, 코일 구조를 가지도록 접속된 복수의 도체 패턴, 및 상기 유전체 본체의 폭 방향의 양 측면에 각각 형성되는 각각 한 쌍의 제1,2전극을 포함할 수 있다.
본 발명에 의한 칩 인덕터에서, 상기 한 쌍의 제1전극은, 상기 코일 구조의 일단에 각각 연결되고, 상기 한 쌍의 제2전극은, 상기 코일 구조의 타단에 각각 연결될 수 있다.
본 발명에 의한 칩 인덕터에서, 상기 복수의 도체 패턴 중 최상단에 위치하는 도체 패턴은 상기 유전체 본체의 폭 방향의 양 측면을 향해 각각 양갈래로 갈라져서 연장 형성된 제1,2리드부를 구비하고, 상기 각각 한 쌍의 제1,2전극은 각각 상기 제1,2리드부와 접촉하여 전기적으로 연결될 수 있다.
본 발명에 의한 칩 인덕터에 의하면, 칩 인덕터의 양 측면에 각각 한 쌍의 외부전극이 구비되어, 기판에 실장되는 방향성의 신뢰도를 높일 수 있다.
도 1은 칩 인덕터의 기판 실장시 얼라인 틀어짐을 설명하기 위한 개념도.
도 2는 본 발명의 제1실시예에 따른 칩 인덕터의 사시도.
도 3은 도 2의 A-A'에 따른 단면도.
도 4는 본 발명의 제1실시예에 따른 칩 인덕터의 분해 사시도.
도 5는 본 발명의 제2실시예에 따른 칩 인덕터의 사시도.
도 6는 본 발명의 제2실시예에 따른 칩 인덕터의 분해 사시도.
이하에서는 도면을 참조하여 본 발명의 구체적인 실시예를 상세하게 설명한다. 다만, 본 발명의 사상은 제시되는 실시예에 제한되지 아니하고, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에서 다른 구성요소를 추가, 변경, 삭제 등을 통하여, 퇴보적인 다른 발명이나 본 발명 사상의 범위 내에 포함되는 다른 실시예를 용이하게 제안할 수 있을 것이나, 이 또한 본원 발명의 사상 범위 내에 포함된다고 할 것이다.
또한, 실시예의 도면에 나타나는 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
제1실시예
도 2는 본 발명의 제1실시예에 따른 칩 인덕터(100)의 사시도, 도 3은 도 2의 A-A'에 따른 단면도, 도 4는 본 발명의 제1실시예에 따른 칩 인덕터(100)의 분해 사시도이다.
본 발명의 실시예를 명확하게 설명하기 위해 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기에서, 칩 인덕터(100)의 길이 방향의 치수는 폭 방향의 치수보다 클 수 있다. 또한, 두께 방향은 유전체층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
도 2 내지 도4를 참조하면, 본 발명의 제1실시예에 따른 칩 인덕터(100)는 유전체 본체(110), 상기 유전체 본체(110)의 내부에 형성된 코일 구조(120)를 포함할 수 있다.
여기에서 상기 코일 구조(120)는 복수의 도체 패턴(121, 122, 123) 및 상기 도체 패턴(121, 122, 123)을 연결하는 복수의 비아 전극(124)를 포함할 수 있다.
이에 더하여, 상기 칩 인덕터(100)는, 상기 유전체 본체(110)의 길이 방향의 일 측면에 형성되는 한 쌍의 제1전극(131)과 상기 유전체 본체(110)의 길이 방향의 타 측면에 형성되는 한 쌍의 제2전극(132)를 포함할 수 있다.
이때에, 상기 제1,2전극(131, 132)은 상기 유전체 본체(110)의 하면에 연장되어 형성될 수 있다.
또한, 상기 제1,2전극(131, 132)는 후술하는 제1,2리드부(121a, 122a)와 각각 접촉하여 전기적으로 연결될 수 있다.
이러한 상기 제1,2전극(131, 132)은 전기 전도성이 우수한 도전성 금속 재료로 이루어질 수 있다.
예컨대, 상기 제1,2전극(131, 132)은 은(Ag) 또는 구리(Cu) 중 적어도 하나를 포함하는 재료 또는 이들의 합금으로 이루어질 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 제1,2전극(131, 132)의 외표면에는 필요시 도금층으로서 니켈(Ni)층(미도시) 및 주석(Sn)층(미도시)이 안쪽에서부터 순서대로 형성될 수 있다.
한편, 상기 제1,2전극(131, 132)이 상기 유전체 본체의 길이 방향의 양측면에 각각 한 쌍씩 구비됨으로써, 칩 인덕터(100)를 기판에 실장시킬 때에, 얼라인이 틀어지는 것을 방지할 수 있다. 여기에서 얼라인 틀어짐을 효과적으로 방지하기 위해서는 상기 한 쌍의 제1전극(131) 상호간의 간격 및 상기 한 쌍의 제2전극(132) 상호간의 간격을 최대한 넓게 가져가는 것이 바람직하다.
한편, 상기 유전체 본체(110)의 상면 및 하면에는 상기 유전체 본체(110) 내부에 인쇄된 복수의 도체 패턴(121, 122, 123)을 보호하기 위해 상부 및 하부 커버층(111, 112)이 더 형성될 수 있다.
상기 상부 및 하부 커버층(111, 112)은 페라이트 시트로 형성된 단일 또는 복수 개의 유전체 층을 두께 방향으로 적층하여 형성될 수 있다.
상기 유전체 본체(110)는 복수의 유전체층(113)을 두께 방향으로 적층한 다음 소성하여 형성되며, 이러한 유전체 본체(110)의 형상, 치수 및 유전체 층(113)의 적층 수는 본 실시예에 도시된 것에 한정되는 것은 아니다.
한편, 상기 유전체층(113)은 페라이트 시트일 수 있다.
여기에서, 상기 유전체 본체(110)의 외면 중 상기 제1,2전극(131, 132)이 형성되지 않은 영역에 절연층(미도시)이 형성될 수 있다.
이때에 상기 절연층(미도시)에 의하여 외부의 수분, 이물질 등으로부터 상기 유전체 본체(110)가 오염되는 것을 막을 수 있다.
상기 절연층(미도시)은 실리콘, 에폭시 등의 재료를 도포하여 형성될 수 있으며, 글래스를 코팅하여 형성될 수도 있다.
다른 한편으로, 상기 유전체 본체(110)의 표면 전체에 절연층(미도시)이 형성되고, 상기 절연층(미도시) 상에 상기 제1,2전극(131, 132)이 형성될 수 있다. 다시 말해서, 상기 유전체 본체(110)의 표면 전체를 둘러싸도록 상기 절연층(미도시)을 형성한 다음에 상기 제1,2전극(131, 132)을 형성할 수 있다. 이를 통하여, 상기 제1,2전극(131, 132)을 관통하여 침입하는 이물질 등을 차단할 수 있어 보다 효율적으로 상기 유전체 본체(110)를 보호할 수 있다.
상기 도체 패턴(121, 122, 123)은 각각의 유전체 층(133) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있다.
예컨대, 상기 도체 패턴(121, 122, 123)은 은(Ag), 구리(Cu)를 포함하는 재료 또는 이들의 합금으로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 도체 패턴(121, 122, 123)이 형성된 상기 유전체 층(113)의 총 적층 수는 설계되는 인덕터(100)에서 요구하는 인덕턴스 값 등의 전기적 특성을 고려하여 다양하게 결정될 수 있다.
다른 한편으로, 상기 도체 패턴(121, 122, 123) 중 적어도 2개는 상기 유전체 본체(110)의 길이 방향의 양측면을 통해 각각 인출되는 리드부를 갖는 제1,2연결패턴(121, 122)으로 구성될 수 있다.
다시 말해서, 상기 복수의 도체 패턴(121, 122, 123) 중 최상단에 위치하는 도체 패턴(121)은 상기 유전체 본체(110)의 길이 방향의 일측면을 향해 연장 형성된 제1리드부(121a)를 구비하고, 상기 복수의 도체 패턴(121, 122, 123) 중 최하단에 위치하는 도체 패턴(122)은 상기 유전체 본체(110)의 길이 방향의 타측면을 향해 연장 형성된 제2리드부(122a)를 구비할 수 있다.
상기 제1,2리드부(121a, 122a)는 상기 유전체 본체(110)의 길이방향의 양측면에 형성된 상기 제1,2전극(131, 132)과 접촉되어 각각 전기적으로 연결될 수 있다.
이때에, 상기 제1리드부(121a)는 상기 한 쌍의 제1전극(131) 모두에 전기적으로 접촉되기 위해, 양 갈래로 분기되어 형성될 수 있다. 또한, 상기 제2리드부(122a) 역시 상기 한 쌍의 제2전극(132) 모두에 전기적으로 접촉되기 위해, 양갈래로 분기되어 형성될 수 있다.
비아 전극(124)은 상기 유전체층(113)에 형성된 비아홀에 전기 전도성이 우수한 도전성 페이스트를 충전하여 형성할 수 있다.
상기 도전성 페이스트는 예를 들어 은(Ag), 은-팔라듐(Ag-Pd), 니켈(Ni) 및 구리(Cu) 중 적어도 하나 또는 이들의 합금으로 이루어질 수 있다. 그러나 이에 한정되는 것은 아니다.
다시 정리하면, 상기 비아전극(124)을 통해서 상기 복수의 도체패턴(121, 122, 123)이 전기적으로 접속되어 상기 코일 구조(120)를 형성할 수 있다. 즉, 상기 제1,2리드부(121a, 122a)는 상기 코일 구조(120)의 양단에 형성될 수 있으며, 상기 한 쌍의 제1전극(131)은 상기 코일 구조(120)의 일단에, 상기 한 쌍의 제2전극은 상기 코일 구조(120)의 타단에 각각 연결될 수 있다.
다른 한편으로, 도 3을 참조하면 상기 제1,2전극(131, 132)의 두께 방향의 길이(h1)는 상기 유전체 본체(110)의 하면에서 상기 복수의 도체 패턴(121, 122, 123) 중 최상단에 위치하는 도체 패턴(121)까지의 길이보다 크고, 상기 유전체 본체(110)의 하면에서 상기 유전체 본체(110)의 상면까지의 길이보다 작을 수 있다. 즉, 상기 제1,2전극(131, 132)은 상기 유전체 본체(110)의 상면에는 형성되지 않을 수 있다.
이를 통해서, 전자제품의 소형화에 부응하여 전자제품을 고집적화하는 경우 칩 인덕터(100)에 형성된 제1,2전극(131, 132)과 전자제품 세트를 커버하는 메탈 캔이 접촉하는 것을 방지할 수 있어, 쇼트, 오작동 등의 문제점이 일어나지 않도록 할 수 있다.
또한, 상기 제1,2전극(131, 132)이 칩 인덕터9100)의 상면에는 형성되지 않음으로써, 공간 확보 등의 문제를 해소할 수 있어 제품의 유효 특성 면적을 증가시킬 수 있다.
이에 더하여, 제품의 생산비용 절감효과 또한 가져올 수 있다.
제2실시예
이하에서는 도면을 참조하여 본 발명의 제2실시예에 따른 칩 인덕터(200)에 대하여 설명한다. 다만, 상기에서 설명한 구성요소와 동일한 구성요소에 대해서는 상기에서 사용한 도면부호를 사용하여 도면에 도시하고 자세한 설명은 생략한다.
도 5는 본 발명의 제2실시예에 따른 칩 인덕터(200)의 사시도, 도 6는 본 발명의 제2실시예에 따른 칩 인덕터(200)의 분해 사시도이다.
도 5 및 도6을 참조하면, 본 발명의 제1실시예에 따른 칩 인덕터(200)는 유전체 본체(110), 상기 유전체 본체(110)의 내부에 형성된 코일 구조(220)를 포함할 수 있다.
여기에서 상기 코일 구조(220)는 복수의 도체 패턴(221, 222, 223) 및 상기 도체 패턴(221, 222, 223)을 연결하는 복수의 비아 전극(124)를 포함할 수 있다.
이에 더하여, 상기 칩 인덕터(200)는, 상기 유전체 본체(110)의 폭 방향의 양 측면에 형성되는 각각 형성되는 한 쌍의 제1전극(231) 및 역시 상기 유전체 본체(110)의 폭 방향의 양 측면에 각각 형성되는 한 쌍의 제2전극(232)를 포함할 수 있다.
다시 말해서, 상기 유전체 본체(110)의 폭 방향의 양 측면에는 제1,2전극(231, 232)이 각각 하나씩 형성될 수 있다.
이때에, 상기 제1,2전극(231, 232)은 상기 유전체 본체(110)의 하면에 연장되어 형성될 수 있다.
또한, 상기 제1,2전극(231, 232)는 후술하는 제1,2리드부(221a, 222a)와 각각 접촉하여 전기적으로 연결될 수 있다.
한편, 상기 제1,2전극(231, 232)이 상기 유전체 본체의 폭 방향의 양측면에 각각 한 쌍씩 구비됨으로써, 칩 인덕터(200)를 기판에 실장시킬 때에, 얼라인이 틀어지는 것을 방지할 수 있다. 여기에서 얼라인 틀어짐을 효과적으로 방지하기 위해서는 상기 제1전극(231) 과 상기 제2전극(232) 사이의 간격을 최대한 넓게 가져가는 것이 바람직하다.
상기 도체 패턴(221, 222, 223) 중 적어도 2개는 상기 유전체 본체(110)의 폭 방향의 양 측면을 통해 각각 인출되는 리드부(221a, 221b)를 갖는 제1,2연결패턴(221, 222)으로 구성될 수 있다.
다시 말해서, 상기 복수의 도체 패턴(121, 122, 123) 중 최상단에 위치하는 도체 패턴(221)은 상기 유전체 본체(110)의 폭 방향의 양측면을 향해 양갈래로 갈라져서 연장 형성된 제1리드부(221a)를 구비하고, 상기 복수의 도체 패턴(221, 222, 223)중 최하단에 위치하는 도체 패턴(222) 역시 상기 유전체 본체(110)의 폭 방향의 양측면을 향해 양갈래로 갈라져서 연장 형성된 제2리드부(222a)를 구비할 수 있다.
상기 제1,2리드부(221a, 222a)는 상기 유전체 본체(110)의 폭 방향의 양측면에 형성된 상기 제1,2전극(231, 232)과 접촉되어 각각 전기적으로 연결될 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만, 본 발명의 권리범위는 이에 한정되는 것은 아니고, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100, 200: 칩 인덕터
110: 유전체 본체
113: 유전체층
120: 코일구조
121, 122, 123, 221, 222, 223: 도체 패턴
121a, 221a: 제1리드부
122a, 222a: 제2리드부
124: 비아전극
131: 제1전극
132: 제2전극

Claims (10)

  1. 복수의 유전체층이 적층되어 형성되며, 실장면으로 제공되는 하면과 이에 대응되는 상면, 길이 방향의 양 측면 및 폭 방향의 양 측면을 구비한 유전체 본체;
    상기 자성체층 상에 형성되고, 코일 구조를 가지도록 접속된 복수의 도체 패턴;
    상기 유전체 본체의 길이 방향의 일측면에 형성되는 한 쌍의 제1전극; 및
    상기 유전체 본체의 길이 방향의 타측면에 형성되는 한 쌍의 제2전극;을 포함하는 칩 인덕터.
  2. 제1항에 있어서,
    상기 한 쌍의 제1전극은, 상기 코일 구조의 일단에 각각 연결되고,
    상기 한 쌍의 제2전극은, 상기 코일 구조의 타단에 각각 연결되는 칩 인덕터.
  3. 제2항에 있어서,
    상기 복수의 도체 패턴 중 최상단에 위치하는 도체 패턴은 상기 유전체 본체의 길이 방향의 일측면을 향해 연장 형성된 제1리드부를 구비하고, 상기 복수의 도체 패턴 중 최하단에 위치하는 도체 패턴은 상기 유전체 본체의 길이 방향의 타측면을 향해 연장 형성된 제2리드부를 구비하는 칩 인덕터.
  4. 제3항에 있어서,
    상기 제1,2리드부는, 각각 양 갈래로 분기되어 상기 제1,2전극에 전기적으로 접속되는 칩 인덕터.
  5. 제1항에 있어서,
    상기 제1,2전극의 두께 방향의 길이는, 상기 유전체 본체의 하면에서 상기 복수의 도체 패턴 중 최상단에 위치하는 도체 패턴까지의 길이보다 크고, 상기 유전체 본체의 하면에서 상기 유전체 본체의 상면까지의 길이보다 작은 칩 인덕터.
  6. 제1항에 있어서,
    상기 유전체 본체의 표면 중 상기 제1,2전극이 형성되지 않은 영역에 절연층이 형성된 칩 인덕터.
  7. 제1항에 있어서,
    상기 유전체 본체의 표면 전체에 절연층이 형성되고, 상기 절연층 상에 외부전극이 형성된 칩 인덕터.
  8. 복수의 유전체층이 적층되어 형성되며, 실장면으로 제공되는 하면과 이에 대응되는 상면, 길이 방향의 양 측면 및 폭 방향의 양 측면을 구비한 유전체 본체;
    상기 자성체층 상에 형성되고, 코일 구조를 가지도록 접속된 복수의 도체 패턴; 및
    상기 유전체 본체의 폭 방향의 양 측면에 각각 형성되는 각각 한 쌍의 제1,2전극;을 포함하는 칩 인덕터.
  9. 제8항에 있어서,
    상기 한 쌍의 제1전극은, 상기 코일 구조의 일단에 각각 연결되고,
    상기 한 쌍의 제2전극은, 상기 코일 구조의 타단에 각각 연결되는 칩 인덕터.
  10. 제9항에 있어서,
    상기 복수의 도체 패턴 중 최상단에 위치하는 도체 패턴은 상기 유전체 본체의 폭 방향의 양 측면을 향해 각각 양갈래로 갈라져서 연장 형성된 제1,2리드부를 구비하고, 상기 각각 한 쌍의 제1,2전극은 각각 상기 제1,2리드부와 접촉하여 전기적으로 연결되는 칩 인덕터.
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