KR100876206B1 - 회로 보호 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 회로 보호 소자 및 그 제조 방법에 관한 것이다.
본 발명에 의하면 복수의 시트상에 형성된 자성체층이 적층되어 구성된 자심을 중심으로 코일이 형성된 공통 모드 노이즈 필터와 ESD 보호 물질이 매립된 ESD 보호 소자를 하나의 소자로 적층 형성하여 하나의 복합 소자로 회로 보호 소자를 구현한다.
이렇게 구현된 회로 보호 소자를 전자기기의 입출력 단자와 회로 사이에 배치함으로써 단일 칩 소자를 이용하여 전자기기의 공통 모드 노이즈와 ESD를 동시에 억제할 수 있어 공통 모드 노이즈와 ESD를 보호하기 위해 개별 소자를 사용하는 종래에 비해 단일 칩으로 제조되어 소형화되므로 전자기기의 사이즈 증가를 방지할 수 있고 실장 면적을 획기적으로 감소시킬 수 있으며, 저용량 ESD 보호 소자를 구현하여 입출력 신호의 왜곡을 방지할 수 있어 전자기기의 신뢰성을 향상시킬 수 있다.
공통 모드 노이즈 필터, ESD 보호 소자, 단일 칩, 시트, 적층, 자성체
Description
도 1은 본 발명의 제 1 실시 예에 따른 회로 보호 소자의 결합 사시도.
도 2는 본 발명의 제 1 실시 예에 따른 회로 보호 소자의 분해 사시도.
도 3(a) 내지 도 3(f)는 본 발명의 제 1 실시 예에 따른 회로 보호 소자의 공통 모드 노이즈 필터를 구성하는 복수의 시트 각각의 평면도.
도 4는 본 발명의 제 1 실시 예에 따른 회로 보호 소자의 제조 방법을 설명하기 위한 공정 흐름도.
도 5는 본 발명의 제 1 실시 예에 따른 회로 보호 소자의 등가 회로도.
도 6은 본 발명의 제 2 실시 예에 따른 회로 보호 소자의 결합 사시도.
도 7은 본 발명의 제 2 실시 예에 따른 회로 보호 소자의 분해 사시도.
도 8은 본 발명의 제 2 실시 예에 따른 회로 보호 소자의 등가 회로도.
도 9는 본 발명의 제 3 실시 예에 따른 회로 보호 소자의 분해 사시도.
도 10은 본 발명의 제 4 실시 예에 따른 회로 보호 소자의 분해 사시도.
도 11은 본 발명의 제 4 실시 예에 따른 회로 보호 소자를 구성하는 코일체의 분해 사시도.
도 12는 본 발명의 제 4 실시 예에 따른 회로 보호 소자의 제조 방법을 설명하기 위한 공정 흐름도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 상부 커버층 200 : 공통 모드 노이즈 필터
300 : ESD 보호 소자 400 : 하부 커버층
500 및 600 : 외부 전극
700 : 코일체 800 : 코일 삽입체
본 발명은 회로 보호 소자 및 그 제조 방법에 관한 것으로, 특히 공통 모드 노이즈 필터와 정전기 방전(Electro Static Discharge: 이하, "ESD"라 함) 보호 소자가 적층되어 하나의 복합 소자로 형성된 회로 보호 소자 및 그 제조 방법에 관한 것이다.
최근들어 휴대전화, 가전제품, PC, PDA, LCD, 네비게이션 등과 같은 전자기기가 점차 디지털화되고 고속화되고 있다. 이러한 전자기기들은 외부로부터의 자극에 민감하여 외부로부터 작은 이상 전압과 고주파 노이즈가 전자기기의 내부 회로 에 유입될 경우 회로가 파손되거나 신호가 왜곡되는 경우가 발생하고 있다.
이러한 이상 전압과 노이즈의 원인으로는 회로 내에서 발생하는 스위칭 전압, 전원 전압에 포함된 전원 노이즈, 불필요한 전자기 신호 또는 전자기 잡음 등이 있으며, 이러한 이상 전압과 고주파 노이즈가 회로로 유입되는 것을 방지하기 위한 수단으로서 필터를 사용하고 있다.
일반적인 차동 신호 전송 체계에서는 공통 모드 노이즈를 제거하기 위해 공통 모드 노이즈 필터를 사용하고 있으며, 이와 함께 입출력 단자에서 발생할 수 있는 ESD를 억제하기 위해 다이오드, 바리스터 등의 수동 부품을 별도로 사용하고 있다. 이렇게 ESD에 대응하기 위해 별도의 수동 부품을 입출력 단자에 사용하게 되면, 실장 면적이 넓어지고 제조 원가를 상승시키며, 신호의 왜곡 현상 등이 발생하게 된다.
예를들어, 바리스터를 이용하여 ESD를 억제하기 위해서는 입출력 단자에 바리스터의 일단을 연결하고, 접지 단자에 바리스터의 타단을 연결한다. 그런데, 바리스터는 과도 전압이 인가되지 않는 전자기기의 정상 동작 상태에서는 캐패시터의 역할을 한다. 캐패시터는 높은 주파수에서 캐패시턴스가 변하게 되므로 바리스터 소자를 고주파 또는 고속의 데이터 입출력 단자 등에 사용하게 되면, 신호의 왜곡 현상이 발생하는 등의 문제점이 발생하게 된다.
본 발명의 목적은 공통 모드 노이즈 필터와 ESD 보호 소자를 하나의 복합 소 자로 구현함으로써 상기 문제점을 해결할 수 있는 회로 보호 소자 및 그 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 복수의 시트상에 형성된 자성체층이 적층되어 구성된 자심을 중심으로 상부 및 하부로 나사산 모양의 코일이 형성된 공통 모드 노이즈 필터와 복수의 시트에 ESD 보호 물질이 매립된 ESD 보호 소자를 적층 압착하여 하나의 복합 소자로 구현한 회로 보호 소자 및 그 제조 방법을 제공하는데 있다.
본 발명의 또다른 목적은 복수의 시트가 적층되어 자성체층을 중심으로 내부 전극이 홀을 통해 감긴 형상으로 제작된 코일체가 복수의 시트가 적층되어 코일체 삽입 공간이 마련된 코일 삽입체에 삽입된 공통 모드 노이즈 필터와 ESD 보호 물질이 매립된 ESD 보호 소자를 적층 압착하여 하나의 복합 소자로 구현한 회로 보호 소자 및 그 제조 방법을 제공하는데 있다.
본 발명의 일 양태에 따른 회로 보호 소자는 복수의 시트를 포함하며, 상기 복수의 시트에 자성체 물질이 매립된 적어도 하나의 자성체층이 형성되고, 상기 자성체층을 감싸도록 내부 전극이 복수의 홀을 통해 연결되어 코일을 형성하며, 상기 내부 전극의 일부가 외부로 인출된 공통 모드 노이즈 필터; 및 복수의 시트를 포함하여 상기 공통 모드 노이즈 필터와 적층 결합되며, 상기 복수의 시트에 적어도 하나의 홀이 형성되어 ESD 보호 물질이 매립되고, 상기 ESD 보호 물질과 연결되는 내부 전극이 형성된 ESD 보호 소자를 포함한다.
상기 공통 모드 노이즈 필터와 상기 ESD 보호 소자 사이에 개재된 절연 시트를 더 포함하고, 상기 공통 모드 노이즈 필터 상부 및 상기 ESD 보호 소자 하부에 각각 형성된 상부 및 하부 커버층를 더 포함한다.
상기 공통 모드 노이즈 필터의 상기 외부로 인출된 내부 전극 및 상기 ESD 보호 소자의 상기 내부 전극의 일부와 연결되도록 형성된 제 1 외부 전극; 및 상기 ESD 보호 소자의 상기 내부 전극의 일부와 연결되도록 형성된 제 2 외부 전극을 포함하며, 상기 제 1 외부 전극은 입출력 단자와 회로 사이에 연결되고, 상기 제 2 외부 전극은 접지 단자와 연결된다.
상기 공통 모드 노이즈 필터는 전도성 물질이 매립된 복수의 홀 및 서로 소정 간격 이격되어 상기 복수의 홀을 연결하고 외부로 인출되는 복수의 내부 전극이 형성된 제 1 시트; 자성체 물질이 매립된 자성체층 및 상기 자성체층 주변에 형성되어 상기 전도성 물질이 매립되는 복수의 홀이 각각 형성된 복수의 제 2 시트; 및 서로 소정 간격 이격되어 복수의 내부 전극이 형성된 제 3 시트를 포함하며, 상기 제 1 시트에 형성된 복수의 내부 전극과 상기 제 3 시트에 형성된 복수의 내부 전극이 상기 제 1 시트 및 복수의 제 2 시트에 형성된 복수의 홀에 의해 서로 연결되어 상기 복수의 자성체층을 감싸도록 코일이 형성된다.
상기 제 1 시트에 형성된 복수의 홀은 상기 복수의 제 2 시트에 각각 형성된 복수의 홀과 대응되는 위치에 형성되며, 상기 복수의 제 2 시트에 각각 형성된 복수의 홀은 상기 자성체층의 일면 및 타면을 따라 복수열로 형성된다.
상기 제 1 시트, 복수의 제 2 시트 및 제 3 시트의 외곽에 형성된 자성체층 을 더 포함한다.
상기 공통 모드 노이즈 필터는 복수의 시트가 적층되어 구성되며, 상기 복수의 시트의 동일 영역에 각각 자성체층이 형성되며, 상기 자성체층을 중심으로 복수의 홀을 통해 서로 연결된 내부 전극이 코일을 이루는 코일체; 및 소정 영역에 코일체 삽입 공간이 형성된 코일 삽입체를 포함한다.
상기 코일 삽입체의 최상부 상에 외부로 인출되도록 형성된 내부 전극을 더 포함하며, 상기 코일체의 상기 내부 전극의 일부는 외부로 인출되어 상기 코일 삽입체의 상기 내부 전극과 연결된다.
상기 코일체를 이루는 상기 복수의 시트 외곽에 형성된 자성체층을 더 포함한다.
상기 ESD 보호 소자는 서로 이격되어 형성되며 상기 ESD 보호 물질이 매립된 복수의 제 1 홀과 상기 복수의 제 1 홀 각각으로부터 외부로 인출되어 형성된 복수의 제 1 내부 전극을 포함하는 제 1 시트; 상기 복수의 제 1 홀과 대응되는 위치에 형성되며, 상기 ESD 보호 물질이 매립된 복수의 제 2 홀과 상기 복수의 제 2 홀을 지나 외부로 인출되도록 형성된 제 2 내부 전극을 포함하는 제 2 시트; 및 상기 복수의 제 1 홀 및 제 2 홀과 대응되는 위치로부터 외부로 인출되어 형성된 복수의 제 3 내부 전극을 포함하는 제 3 시트를 포함한다.
상기 제 2 시트는 적어도 하나 이상이다.
상기 ESD 보호 물질은 유기물에 RuO2, Pt, Pd, Ag, Au, Ni, Cr, W 등에서 선 택된 적어도 하나의 전도성 물질을 혼합한 물질로 형성한다.
상기 ESD 보호 물질은 상기 혼합 물질에 바리스터 물질 또는 절연성 세라믹 물질을 더 혼합하여 형성한다.
상기 공통 모드 노이즈 필터 및 상기 ESD 보호 소자는 동일한 물질의 시트를 적층하여 형성된다.
상기 ESD 보호 소자는 캐패시턴스가 1㎊ 이하이다.
상기 상부 및 하부 커버층, 상기 공통 모드 노이즈 필터 및 상기 ESD 보호 소자는 비자성체 시트로 형성된다.
상기 상부 및 하부 커버층은 자성체 시트로 형성되고, 상기 공통 모드 노이즈 필터 및 상기 ESD 보호 소자는 비자성체 시트로 형성된다.
본 발명의 일 양태에 따른 회로 보호 소자의 제조 방법은 복수의 비자성체 시트를 마련하는 단계; 상기 복수의 비자성체 시트에 선택적으로 복수의 홀 및 홈을 형성하는 단계; 상기 홈에 선택적으로 자성체 물질을 매립하는 단계; 상기 복수의 홀에 선택적으로 전도성 물질 또는 ESD 보호 물질을 매립하는 단계; 상기 복수의 비자성체 시트상에 내부 전극을 선택적으로 형성하는 단계; 상기 비자성체 시트를 적층 및 압착한 후 절단하는 단계; 및 상기 적층물을 소성한 후 상기 내부 전극과 연결되도록 외부 전극을 형성하는 단계를 포함한다.
본 발명의 다른 양태에 따른 회로 보호 소자의 제조 방법은 복수의 비자성체 시트를 마련하는 단계; 선택된 상기 복수의 비자성체 시트의 동일 영역에 각각 자성체층을 형성하고, 상기 자성체층을 중심으로 복수의 홀을 통해 서로 연결된 내부 전극이 코일을 이루고 상기 내부 전극의 일부가 외부로 인출되는 코일체를 형성하는 단계; 선택된 상기 복수의 비자성체 시트의 소정 영역에 상기 코일체 삽입 공간을 형성하여 코일 삽입체를 형성하는 단계; 상기 코일체를 상기 코일 삽입체에 삽입한 후 상기 코일체의 외부로 인출된 상기 내부 전극과 연결되도록 상기 코일 삽입체 상에 내부 전극을 형성하는 단계; 선택된 상기 복수의 비자성체 시트의 소정 영역에 홀을 형성한 후 ESD 보호 물질을 매립하고, 외부로 인출되는 내부 전극을 형성하는 단계; 상기 코일체, 코일 삽입체 및 상기 ESD 보호 물질이 매립된 시트를 적층 및 압착한 후 절단하는 단계; 및 상기 적층물을 소성한 후 상기 내부 전극과 연결되도록 외부 전극을 형성하는 단계를 포함한다.
상기 코일체는 상기 복수의 비자성체 시트에 복수의 홀 및 홈을 형성하는 단계; 상기 홈에 자성체 물질을 매립하는 단계; 상기 복수의 홀에 전도성 물질을 매립한 후 내부 전극을 선택적으로 형성하는 단계; 및 상기 비자성체 시트를 적층 및 압착한 후 절단하는 단계에 의해 형성된다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 1 및 도 2는 본 발명의 제 1 실시 예에 따른 회로 보호 소자의 결합 사시도 및 분해 사시도이고, 도 3(a) 내지 도 3(f)는 회로 보호 소자의 공통 모드 노이 즈 필터를 구성하는 복수의 시트 각각의 평면도이다.
도 1 및 도 2를 참조하면, 본 발명의 제 1 실시 예에 따른 회로 보호 소자는 복수의 절연 시트가 적층되어 상부 커버층(100), 공통 모드 노이즈 필터(200), ESD 보호 소자(300) 및 하부 커버층(400)을 포함한다. 그리고, 공통 모드 노이즈 필터(200)의 내부 전극 및 ESD 보호 소자(300)의 내부 전극 일부와 연결되는 외부 전극(500a, 500b, 500c 및 500d)과 ESD 보호 소자(300)의 내부 전극의 일부와 연결되는 외부 전극(600a 및 600b)을 더 포함할 수 있다. 또한, 상부 커버층(100), 공통 모드 노이즈 필터(200), ESD 보호 소자(300) 및 하부 커버층(400)을 구성하는 복수의 시트는 비자성체 시트로 형성될 수 있고, 상부 커버층(100) 및 하부 커버층(400)을 구성하는 복수의 시트는 자성체 시트로 형성될 수 있다.
공통 모드 노이즈 필터(100)는 전도성 물질로 형성된 내부 전극, 홈에 자성체 물질이 매립된 자성체층 및 전도성 물질이 매립된 홀이 선택적으로 각각 형성된 시트들(210, 220, 230, 240, 250 및 260)가 적층되어 구성되는데, 도 2 및 도 3을 참조하여 그 상세한 구성을 설명하면 다음과 같다.
시트(210)는 비자성체 시트로 구성되어 시트(220) 상부를 커버하여 시트(220) 상부의 내부 전극 및 홀을 보호하는 커버 시트로서의 역할을 한다.
시트(220)는 비자성체 시트로 구성되며, 외부로 인출되는 복수의 내부 전극(221a 내지 221d; 221)과 복수의 홀(222a 내지 222k; 222) 및 복수의 홀을 선택적으로 연결하는 복수의 내부 전극(223a 내지 223d; 223)이 형성된다. 복수의 홀(222a 내지 222k)는 시트(220)의 중앙 영역에 2열로 서로 마주보도록 소정 간격 이격되어 형성되는데, 예를들어 제 1 열로 여섯개의 홀(222a 내지 222e)과 이와 마주보도록 제 2 열로 다섯개의 홀(222g 내지 222k)이 형성된다. 더욱 상세하게는 제 1 열의 홀(222a)를 제외한 제 1 열의 나머지 홀들(222b 내지 222e) 및 제 2 열의 홀들(222f 내지 222k)은 서로 마주보도록 형성된다. 또한, 제 1 열을 이루는 홀들(222a 내지 222e) 및 제 2 열을 이루는 홀들(222f 내지 222k)는 등간격으로 형성될 수 있고, 서로 접촉되지 않도록 비등간격으로 형성될 수 있다. 물론, 서로 마주보도록 대칭적으로 복수의 홀(222a 내지 222k)이 형성되었지만, 이에 한정되지 않고 지그재그 방식으로 형성되는 것 또한 가능하다. 복수의 내부 전극(221a 내지 221d)은 시트(220)의 일 장변으로 두 내부 전극(221a 및 221b)이 노출되고, 시트(220)의 타 장변으로 두 내부 전극(221c 및 22ad)이 노출되어 형성된다. 즉, 내부 전극(221a)은 홀(222b)로부터 시트(220)의 일 장변으로 노출되도록 형성되고, 내부 전극(221b)은 홀(222a)로부터 시트(220)의 일 장변으로 노출되며 내부 전극(221a)과 소정 간격 이격되어 형성된다. 또한, 내부 전극(221c)은 홀(222e)로부터 시트(220)의 타 장변으로 노출되도록 형성되며 내부 전극(221a)과 마주보도록 형성되고, 내부 전극(221d)은 홀(222k)로부터 시트(220)의 타 장변으로 노출되도록 형성되며 내부 전극(221b)과 마주보도록 형성된다. 그리고, 복수의 내부 전극(223a 내지 223d)은 제 1 열의 홀들(222c 내지 222f)과 제 2 열의 홀들(222g 내지 222j)를 각각 연결하는데, 내부 전극(223a)은 홀들(222c 및 222g)을 연결하고, 내부 전극(223b)은 홀들(222d 및 222h)을 연결하며, 내부 전극(223c)은 홀들(222e 및 222i)를 연결하고, 내부 전극(223d)는 홀들(222f 및 222j)을 연결한다. 한편, 복수의 내부 전극(221a 내지 221d)과 복수의 내부 전극(223a 내지 223d)은 각각 전도성 페이스트에 의해 형성되며, 복수의 홀(222a 내지 222k)은 각각 전도성 페이스트에 의해 매립된다.
시트(230)상에는 복수의 홀(232a 내지 232k; 232)과 자성체층(234)이 형성된다. 복수의 홀(232a 내지 232k)는 시트(220)상에 형성된 복수의 홀(222a 내지 222k)과 대응되도록 형성되며, 도전성 페이스트에 의해 매립된다. 또한, 자성체층(234)은 서로 마주보도록 2열로 형성된 복수의 홀(222a 내지 222k) 사이에 형성되며, 자성체층(223)은 시트(230)의 해당 부분을 제거한 후 자성체 페이스트를 매립하여 형성하거나 자성체 시트를 매립하여 형성할 수 있다. 자성체 페이스트는 페이라트, Ni계, Ni-Zn계, Ni-Zn-Cu계 등을 포함할 수 있고, 자성체 시트는 이러한 물질을 이용하여 제작된 시트를 포함한다.
시트(240)상에도 시트(230)과 동일 패턴으로 복수의 홀(242a 내지 242k; 242)과 자성체층(244)이 형성되고, 시트(250)상에도 시트(230)와 동일 패턴으로 복수의 홀(252a 내지 252k; 252)과 자성체층(254)이 형성된다. 따라서, 이들에 대한 설명은 생략하기로 한다. 또한, 본 실시 예에서는 자성체층이 형성된 시트가 세장으로 구성된 것으로 설명하였으나, 이에 국한되지 않고 4장 이상의 시트로 구성될 수 있다.
시트(260)상에는 복수의 내부 전극(263a 내지 263e; 263)가 서로 소정 간격 형성되는데, 시트들(220, 230, 240 및 250) 각각의 제 1 열에 형성된 복수의 홀들 과 대응되는 위치로부터 제 2 열에 형성된 복수의 홀들과 대응되는 위치로 연장되도록 좌하방향으로 사선 모양으로 형성된다. 즉, 시트(250)에 형성된 복수의 홀(252a 내지 252k)과 대응하여 설명하면, 내부 전극(263a)은 홀(252a)과 대응되는 위치로부터 홀(252g)과 대응하는 위치까지 연장 형성되며, 내부 전극(263b)은 홀(252b)과 대응되는 위치로부터 홀(252h)과 대응하는 위치까지 연장 형성되고, 내부 전극(263c)은 홀(252c)과 대응되는 위치로부터 홀(252i)과 대응하는 위치까지 연장 형성된다. 또한, 내부 전극(263d)은 홀(252d)과 대응되는 위치로부터 홀(252j)과 대응하는 위치까지 연장 형성되며, 내부 전극(263e)은 홀(252e)과 대응되는 위치로부터 홀(252k)과 대응하는 위치까지 연장 형성된다. 그리고, 이들 복수의 내부 전극(261a 내지 261e)은 전도성 페이스트에 의해 형성된다.
한편, 상기 시트(220)상에 형성된 복수의 내부 전극(221a 내지 221d), 복수의 내부 전극(223a 내지 223d) 및 시트(260)상에 형성된 복수의 내부 전극(263a 내지 263e)은 각각 각각 전도성 페이스트를 이용하여 스크린 인쇄법(screen printing)으로 형성하는데, 이외에도 스퍼터링(sputtering), 증발법 및 졸겔 코팅법 등을 이용하여 형성할 수 있다. 또한, 상기 시트(220, 230, 240 및 250)상에 형성된 복수의 홀들은 각각 전도성 페이스트에 의해 매립된다. 따라서, 단변 방향으로 형성된 자성체층(233, 243 및 253)을 중심으로 상부 및 하부로 나사산 모양의 코일이 감긴 형상으로 공통 모드 노이즈 필터가 형성된다.
ESD 보호 소자(200)는 내부 전극 및 홀이 각각 선택적으로 형성된 복수의 시 트(310, 320, 330, 340, 350 및 360)가 적층되어 구성된다.
시트(310)의 하면에는 복수의 내부 전극(311 및 312)이 형성된다. 복수의 내부 전극(311 및 312)은 시트(310)의 하면 중앙부로부터 일 장변에서 노출되도록 직선 형태로 형성되며, 서로 이격되어 형성된다.
시트(320)상에는 복수의 홀(323 및 324)이 형성되는데, 복수의 홀(323 및 324)은 시트(310)의 중앙부로부터 형성된 복수의 내부 전극(311 및 312)과 대응되는 위치에 형성된다. 즉, 복수의 홀(323 및 324)은 시트(320)의 중앙부에 서로 이격되어 형성된다. 또한, 복수의 홀(323 및 324)은 각각 ESD 보호 물질에 의해 매립된다.
시트(330)의 상면 및 하면에는 각각 내부 전극(331 및 332)이 형성된다. 내부 전극들(331 및 332)은 시트(330)의 상면 및 하면에서 서로 대응되는 위치에 형성되며, 시트(320)의 홀들(323 및 324)이 형성된 위치와 대응되는 위치를 가로질러 시트(330)의 일 단변 및 타 장변의 중앙부에서 노출되도록 직선 형태로 형성된다.
시트(340)상에는 복수의 홀(343 및 344)이 형성되는데, 복수의 홀(343 및 344)은 시트(320)에 형성된 복수의 홀(323 및 324)과 각각 대응되는 위치에 형성된다. 또한, 복수의 홀(343 및 344)은 각각 ESD 보호 물질에 의해 매립된다.
시트(350)상에는 복수의 내부 전극(351 및 352)이 형성된다. 복수의 내부 전극(351 및 352)은 내부 전극(321 및 322)이 노출된 시트(310)의 일 장변과 반대쪽의 시트(350)의 타 장변으로 연장되어 형성되는데, 내부 전극(351)은 홀들(323 및 343)과 대응되는 시트(350)의 소정 영역으로부터 시트(350)의 타 장변에서 노출되 도록 직선 형태로 형성된다. 또한, 내부 전극(352)은 홀들(324 및 344)과 대응되는 시트(350)의 소정 영역으로부터 시트(350)의 타 장변에서 노출되도록 직선 형태로 형성되어 내부 전극(351)과 소정 간격 이격된다.
한편, 상기 내부 전극들(311, 312, 321, 331 및 332)은 각각 전도성 페이스트를 이용하여 스크린 인쇄법(screen printing)으로 형성하는데, 그외에도 스퍼터링(sputtering) 증발법 및 졸겔 코팅법 등을 이용하여 형성할 수 있다. 또한, 홀들(313, 314, 322 및 323)은 ESD 보호 물질을 이용하여 매립한다. 여기서, ESD 보호 물질은 PVA(Polyvinyl Alcohol) 또는 PVB(Polyvinyl Butyral) 등의 유기물에 RuO2, Pt, Pd, Ag, Au, Ni, Cr, W 등에서 선택된 적어도 하나의 전도성 물질을 혼합한 물질로 형성할 수 있다. 또한, ESD 보호 물질은 상기 혼합 물질에 ZnO 등의 바리스터 물질 또는 Al2O3 등의 절연성 세라믹 물질을 더 혼합하여 형성할 수도 있다.
이와 같이 형성된 ESD 보호 물질은 전도성 물질과 절연성 물질이 소정의 비율로 혼합된 상태로 존재하게 된다. 즉, 절연성 물질 사이에 전도성 입자가 존재하게 되며, 내부 전극에 소정 전압 이하의 전압이 인가되는 경우에는 절연 상태를 유지하고, 내부 전극에 소정 전압 이상의 전압이 인가되는 경우에는 전도성 입자 사이에 방전이 일어나게 되어 해당 내부 전극 사이의 전압 차이를 줄이게 된다.
한편, 공통 모드 노이즈 필터(200)의 내부 전극(221a)과 ESD 보호 소자(300)의 내부 전극(351)이 외부 전극(500a)과 접속되고, 공통 모드 노이즈 필터(200)의 내부 전극(221b)과 ESD 보호 소자(300)의 내부 전극(352)이 외부 전극(500b)과 접 속된다. 또한, 공통 모드 노이즈 필터(200)의 내부 전극(221c)과 ESD 보호 소자(300)의 내부 전극(311)이 외부 전극(500c)과 접속되고, 공통 모드 노이즈 필터(200)의 내부 전극(221d)과 ESD 보호 소자(300)의 내부 전극(312)이 외부 전극(500d)과 접속된다. 그리고, ESD 보호 소자(300)의 내부 전극들(331 및 332)의 일측 및 타측은 각각 외부 전극(600a 및 600b)과 접속된다.
상기와 같은 본 발명의 제 1 실시예에 따른 복수의 시트상에 형성된 자성체층이 적층되어 구성된 자심을 중심으로 상부 및 하부로 나사산 모양의 코일이 형성된 공통 모드 노이즈 필터와 ESD 보호 소자가 복합된 회로 보호 소자는 전자기기에 사용되는 1 채널의 입출력 단자와 시스템 사이에 외부 전극(500)이 접속되고, 접지 단자 사이에 외부 전극(600)이 접속되어 도 4의 등가 회로와 같이 공통 모드 노이즈를 제거할 뿐만 아니라 입출력 단자로 유입되는 정전기를 접지 단자로 흘려줄 수 있다. 즉, 자심 둘레를 회전하는 코일을 포함하는 공통 모드 노이즈 필터가 입출력 단자와 시스템 사이에 배치되어 공통 모드 노이즈를 억제하고, ESD 보호 소자가 입출력 단자와 시스템 사이에서 접지 단자와 연결되어 회로 보호 소자의 양단 사이에 원하지 않는 소정 전압 이상의 전압이 인가되면, ESD 보호 물질의 전도성 입자 사이에 방전이 일어나게 되어 접지 단자로 전류를 흘려주어 해당 회로 보호 소자의 양단 사이의 전압 차이를 줄이게 된다. 이때, 회로 보호 소자의 양단은 도통 상태가 되는 것이 아니기 때문에, 입력 신호는 왜곡 없이 그대로 입출력 단자에 전달된다. 즉, 회로 보호 소자는 정전기 발생시에도 해당 정전기는 해당 회로 보호 소자 를 통하여 접지로 빠져나가게 되어 회로를 보호하는 동시에 시스템이 주고받는 신호는 그대로 유지된다.
이와 같은 구성의 회로 보호 소자는 ESD 보호 물질이 매립되는 ESD 보호 소자의 관통홀의 폭이 수∼수백㎛로 좁기 때문에, ESD 보호 소자의 캐패시턴스를 예를들어 10㎊ 이하, 바람직하게는 1㎊로 매우 낮게 조절할 수 있다. 따라서, 회로 보호 소자는 고주파를 사용하는 입출력 단자에서 캐패시턴스가 변하거나 그로 인한 신호 왜곡 현상이 발생하지 않는다.
상기와 같은 본 발명의 제 1 실시 예에 따른 공통 모드 노이즈 필터와 ESD 보호 소자가 적층되어 형성된 회로 보호 소자의 제조 방법을 도 5의 공정 순서도를 이용하여 설명하면 다음과 같다.
S110 : 비자성체 물질이 혼합된 예를들어 직사각형 형상의 시트를 복수 마련한다. 이를 위해 Al2O3, 글래스 프리트 등을 포함하는 조성에 B2O3-SiO2계 유리, Al2O3-SiO2계 유리, 기타 세라믹 물질 가운데 페라이트와 열팽창률이 유사한 비자성체 재료를 혼합하여 알코올류 등의 용매로 24시간 볼밀(Ball Mill)하여 원료 분말을 준비하고, 첨가제로 유기 바인더(binder)를 원료 분말 대비 약 6wt% 정도 측량한 후 톨루엔/알코올(toluene/alcohol)계 솔벤트(solvent)에 용해시켜 투입하고, 소형 볼 밀(ball mill)로 약 24시간 동안 밀링(milling) 및 혼합하여 슬러리(slurry)를 제조한 후 이러한 슬러리를 닥터 블레이드(Doctor blade) 등의 방법 으로 원하는 두께의 시트를 제조한다.
S120 : 선택된 복수의 시트의 소정 영역에 복수의 홀을 형성하고, 소정 폭 및 길이의 홈을 형성한다. 즉, 공통 모드 노이즈 필터(200)로 이용되는 복수의 시트(220, 230, 240 및 250)에 두 열로 대칭적인 복수의 홀을 형성하고, 복수의 시트(230, 240 및 250)의 대칭적으로 형성된 복수의 홀 사이에 홈을 형성한다. 또한, ESD 보호 소자(300)의 시트(320 및 340)에 홀들(323, 324, 343 및 344)을 형성한다. 이러한 복수의 홀 및 홈은 레이저 펀칭 또는 기계적 펀칭 방법 등에 의해 형성되며, 수∼수백㎛ 정도의 크기로 형성한다.
S130 : 그리고, 공통 모드 노이즈 필터(200)로 이용되는 시트(220, 230 및 240)의 중앙 부근에 각각 형성된 홈들에 자성체 페이스트를 매립하거나 자성체 시트를 매립하여 자성체층(233, 243 및 253)을 형성한다. 여기서, 자성체 시트는 원료 분말을 제조하는 단계 S110에서 비자성체 물질 대신에 페이라트, Ni계, Ni-Zn계, Ni-Zn-Cu계 등의 자성체 물질을 혼합하고 이후 과정을 진행함으로써 제조되며, 홈에 대응하는 크기로 절단한 후 홈을 매립하게 된다.
S140 : 공통 모드 노이즈 필터(200)로 이용되는 복수의 시트(220, 230, 240 및 250)에 형성된 복수의 홀을 Pd, Ag/Pd, Ag 등의 전도성 페이스트로 매립한다. 또한, ESD 보호 소자(300)로 이용되는 시트들(330 및 340)에 형성된 홀들(323, 324, 343 및 344)을 ESD 보호 물질로 매립한다. ESD 보호 물질은 PVA(Polyvinyl Alcohol) 또는 PVB(Polyvinyl Butyral) 등의 유기물에 RuO2, Pt, Pd, Ag, Au, Ni, Cr, W 등에서 선택된 적어도 하나 이상의 전도성 물질을 혼합한 물질로 형성할 수 있다. 한편, ESD 보호 물질은 상기 혼합 물질에 ZnO 등의 배리스터 물질 또는 Al2O3 등의 절연성 세라믹 물질을 더 혼합하여 형성할 수도 있다.
S150 : 공통 모드 노이즈 필터(200) 및 ESD 보호 소자(300)를 구현하기 위해 선택된 시트상에 내부 전극을 형성한다. 즉, 시트들(220 및 260) 및 시트들(310, 330 및 350)상에 스크린 프린팅(screen printing) 등의 방법으로 Pd, Ag/Pd, Ag 등의 전도성 페이스트(paste)를 인쇄하여 공통 모드 노이즈 필터(200) 및 ESD 보호 소자(300)를 구현하기 위한 내부 전극을 형성한다.
S160 : 상부 커버층(100), 시트들(210, 220, 230, 240, 250 및 260), 시트들(310, 320, 330, 340 및 350) 및 하부 커버층(200)를 적층한 후 이들 적층 시트를 200∼700 kgf/㎠의 압력으로 압착하고, 적층물을 원하는 단위 칩 크기로 절단하여 직육면체의 적층물을 제조한다. 이때, 상부 커버층(100)과 시트(210) 사이, 그리고 시트(350)과 하부 커버층(400) 사이에 더미 시트가 더 삽입될 수 있다. 또한, 상부 커버층(100) 및 하부 커버층(400)은 복수의 비자성체 시트를 적층하여 구성할 수 있다.
S170 : 계속하여 이러한 시트 적층물을 소성로에서 230∼350℃의 온도로 20시간∼40시간 동안 하소(Burn-out)하여 바인더 성분을 제거하고, 700∼900℃의 온도로 20∼40시간 동안 소성한다. 여기서, 본 발명에 따른 회로 보호 소자는 상부 커버층, 공통 모드 노이즈 필터를 이루는 시트들, ESD 보호 소자를 이루는 시트들 및 하부 커버층이 동일한 시트를 사용하기 때문에 동시 소성이 가능하고, 이에 따라 제조 공정을 단순화할 수 있다.
S180 : 소성로에서 소성된 시트 적층물의 외부면에 외부 전극들(500 및 600)을 형성하고, 이를 600∼800℃의 온도로 30분∼2시간 동안 소성하여 본 발명의 제 1 실시예에 따른 회로 보호 소자를 완성한다. 여기서, 외부 전극(500)은 공통 모드 노이즈 필터(200)의 내부 전극들(221a, 221b, 231a, 231b, 241a 및 241b)과 ESD 보호 소자(300)의 내부 전극들(311, 312, 351 및 352)과 접속되도록 형성하고, 외부 전극(600)은 ESD 보호 소자(300)의 내부 전극들(331 및 332)과 접속되도록 형성한다.
도 6 및 도 7은 본 발명의 제 2 실시 예에 따른 2 채널의 입출력 단자와 시스템 사이에 접속되는 회로 보호 소자의 결합 사시도 및 분해 사시도이다. 본 발명의 제 3 실시 예에 따른 회로 보호 소자는 공통 모드 노이즈 필터(200)가 두개의 자심에 나사산 모양으로 각각 코일이 감긴 형상으로 형성되는데, 시트(220)에 4열로 배열된 홀(222 및 226)들이 형성되어 2열의 홀들을 우하향 사선 형상으로 연결하는 내부 전극(223 및 227)과 외부로 인출되는 내부 전극(221 및 225)이 형성되고, 시트들(230, 240 및 250)에 4열로 배열된 홀들(232 및 236)이 형성되어 2열의 홀들 사이에 두개의 자성체층(234 및 237)이 형성되며, 시트(260)에 2열로 배열된 복수의 내부 전극(263 및 269)이 형성되고, 외부 전극(500a, 500b, 500c, 500d, 500e, 500f, 500g 및 500h; 500)이 8개 형성된다. 또한, ESD 보호 소자(300)의 시트들(310 및 350)의 하면에 4개의 내부 전극이 형성되고, 시트들(320 및 340)에 4개의 홀이 형성되며, 시트(330)의 상면 및 하면에 내부 전극이 형성된다.
상기와 같은 본 발명의 제 2 실시예에 따른 공통 모드 노이즈 필터 및 ESD 보호 소자가 복합된 회로 보호 소자는 도 8에 도시된 바와 같이 전자기기에 사용되는 2 채널의 입출력 단자와 시스템 사이에 외부 전극(500)이 접속되고, 접지 단자 사이에 외부 전극(600)이 접속되어 공통 모드 노이즈를 제거할 뿐만 아니라 입출력 단자로 유입되는 정전기를 접지 단자로 흘려줄 수 있다. 또한, 채널 수가 증가되더라도 하나의 회로 보호 소자를 이용하여 많은 채널을 통해 들어오는 공통 모드 노이즈 및 ESD를 방지할 수 있으므로 회로 보호 소자의 수를 줄일 수 있고, 그에 따라 전자기기의 사이즈를 줄일 수 있다.
도 9는 본 발명의 제 3 실시 예에 따른 회로 보호 소자의 분해 사시도이다. 본 발명의 제 3 실시 예에 따른 회로 보호 소자는 도 2에 도시된 본 발명의 제 1 실시 예에 따른 회로 보호 소자의 공통 모드 노이즈 필터(200)의 커버 시트(210)를 제외한 나머지 시트들(220 내지 260)의 네 변에 자성체층(220a 내지 220d, 230a 내지 230d, 240a 내지 240d, 250a 내지 250d, 260a 내지 260d)이 서로 연결되지 않도록 형성된 것이 상이하다. 이렇게 공통 모드 노이즈 필터(200)의 시트(220 내지 260) 네변에 자성체층을 형성하게 되면 자속의 누설을 방지할 수 있다.
한편, 공통 모드 노이즈 필터(200)의 시트(220 내지 260)의 네 변에 형성하는 자성체층은 제 1 실시 예에 따른 회로 보호 소자 뿐만 아니라 제 2 실시 예에 따른 회로 보호 소자의 공통 모드 노이즈 필터의 시트에도 당연히 적용할 수 있다.
도 10 및 도 11은 본 발명의 제 4 실시 예에 따른 회로 보호 소자의 분해 사시도 및 코일체의 분해 사시도이다. 또한, 본 발명의 제 4 실시 예에 따른 회로 보호 소자의 결합 사시도는 도 1과 동일하다.
도 1 및 도 10을 참조하면, 본 발명의 제 4 실시 예에 따른 회로 보호 소자는 복수의 절연 시트가 적층되어 상부 커버층(100), 공통 모드 노이즈 필터(200), ESD 보호 소자(300) 및 하부 커버층(400)을 포함한다. 그리고, 공통 모드 노이즈 필터(200)의 내부 전극 및 ESD 보호 소자(300)의 내부 전극 일부와 연결되는 외부 전극(500a, 500b, 500c 및 500d)과 ESD 보호 소자(300)의 내부 전극의 일부와 연결되는 외부 전극(600a 및 600b)을 더 포함할 수 있다. 또한, 상부 커버층(100), 공통 모드 노이즈 필터(200), ESD 보호 소자(300) 및 하부 커버층(400)을 구성하는 복수의 시트는 비자성체 시트로 형성될 수 있고, 상부 커버층(100) 및 하부 커버층(400)을 구성하는 복수의 시트는 자성체 시트로 형성될 수 있다.
공통 모드 노이즈 필터(200)는 커버 시트(210), 복수의 시트가 적층되어 자심에 코일이 감긴 예를들어 직육면체 구조의 코일체(700) 및 복수의 시트가 적층되어 코일체(700)가 삽입되는 공간이 형성된 삽입체(800)를 포함한다.
커버 시트(210)는 비자성체 시트로 구성되어 코일체(700)가 삽입되는 삽입체(800)를 보호하는 역할을 한다.
코일체(700)는 복수의 시트(710 내지 790)가 적층되어 구성되며, 복수의 시트(710 내지 790) 각각의 중앙에 형성된 홈에 자성체 물질이 매립된 자성체층을 중심으로 전도성 물질로 형성된 내부 전극이 홀들에 의해 연결되어 코일을 형성하는 예를들어 직육면체 구조를 갖는다. 여기서, 자성체층 및 시트의 아랫면으로부터 반시계 방향으로 편의상 제 1 변, 제 2 변, 제 3 변 및 제 4 변이라 칭하겠다.
시트(710)상에는 자성체층(711), 전도성 페이스트가 매립된 홀(712) 및 내부 전극(714)이 형성된다. 자성체층(711)은 바람직하게는 시트(710)의 중앙부에 형성되는데, 시트(710)의 중앙부에 상하부를 관통하는 예를들어 정사각형 모양의 소정 크기의 홈이 형성되고, 홈에 자성체 페이스트 또는 자성체 시트를 매립하여 자성체층(711)을 형성한다. 자성체 페이스트는 페이라트, Ni계, Ni-Zn계, Ni-Zn-Cu계 등을 포함할 수 있고, 자성체 시트는 이러한 물질을 이용하여 제작된 시트를 포함한다. 홀(712)은 자성체층(711)과 소정 간격 이격되어 형성되는데, 예를들어 자성체층(711)의 제 1 변의 중앙과 소정 간격 이격되어 형성되며, 전도성 페이스트에 의해 매립된다. 또한, 홀(712)로부터 자성체층(711)과 일정 간격을 유지하며 자성체층(711)의 제 1 변, 제 2 변 및 제 3 변을 따라 회전하여 내부 전극(714)이 형성되며, 내부 전극(714)은 자성체층(711)의 제 3 변을 따라 연장되어 시트(710)의 제 4 변에 노출되도록 형성된다.
시트(720)상에는 자성체층(721), 전도성 페이스트가 매립된 홀들(722 및 723) 및 내부 전극(724)이 형성된다. 자성체층(721)은 시트(710)상에 형성된 자성체층(711)과 대응하는 위치, 즉 시트(720)의 중앙부에 형성된다. 시트(710)상에 형 성된 홀(712)과 대응되는 위치, 즉 자성체층(721)의 제 1 변의 중앙과 소정 간격 이격되어 홀(722)이 형성되고, 홀(722)과 소정 간격 이격되어 홀(723)이 형성된다. 홀(723)은 자성체층(721)의 예를들어 제 1 변과 제 2 변이 이루는 꼭지점과 소정 간격 이격되어 형성된다. 홀들(722 및 723)은 전도성 페이스트에 의해 매립된다. 또한, 홀(723)로부터 자성체층(721)과 소정 간격 이격되어 자성체층(721)의 제 2 변, 제 3 변 및 제 4 변을 따라 회전하여 내부 전극(724)이 형성되며, 내부 전극(724)은 자성체층(721)의 제 3 변과 제 4 변이 이루는 꼭지점과 대응하는 부분으로부터 시트(720)의 제 3 변으로 노출되도록 형성된다.
시트(730)상에는 자성체층(731), 전도성 페이스트가 매립된 홀들(732 및 733) 및 내부 전극(734)이 형성된다. 자성체층(731)은 시트(730)의 중앙부에 형성된다. 시트(720)상에 형성된 홀(723)과 대응되는 위치, 즉 자성체층(731)의 제 1 변과 제 2 변이 이루는 꼭지점과 소정 간격 이격되어 홀(732)이 형성되고, 홀(732)과 소정 간격 이격되어 홀(733)이 형성된다. 홀(733)은 자성체층(731)의 제 2 변의 중앙과 소정 간격 이격되어 형성된다. 홀들(732 및 733)은 전도성 페이스트에 의해 매립된다. 또한, 홀(733)로부터 자성체층(731)과 소정 간격 이격되어 자성체층(731)의 제 2 변의 일부로부터 제 3 변 및 제 4 변을 따라 제 1 변의 일부까지 회전하여 내부 전극(724)이 형성되며, 내부 전극(734)은 자성체층(731)의 제 1 변의 중앙과 대응되는 부분까지 형성된다. 즉, 내부 전극(734)은 시트(720)의 홀(722)과 대응되는 부분까지 형성된다.
시트(740)상에는 자성체층(741), 전도성 페이스트가 매립된 홀들(742 및 743) 및 내부 전극(744)이 형성된다. 자성체층(741)은 시트(740)의 중앙부에 형성된다. 시트(730)상에 형성된 홀(733)과 대응되는 위치, 즉 자성체층(741)의 제 2 변의 중앙과 소정 간격 이격되어 홀(742)이 형성되고, 홀(742)과 소정 간격 이격되어 홀(743)이 형성된다. 홀(743)은 자성체층(741)의 제 2 변과 제 3 변이 이루는 꼭지점과 소정 간격 이격되어 형성된다. 홀들(742 및 743)은 전도성 페이스트에 의해 매립된다. 또한, 홀(743)로부터 자성체층(741)과 소정 간격 이격되어 자성체층(741)의 제 3 변, 제 4 변 및 제 1 변을 따라 회전하여 내부 전극(724)이 형성되며, 내부 전극(744)은 자성체층(741)의 제 1 변과 제 2 변이 이루는 꼭지점과 대응되는 부분까지 형성된다. 즉, 내부 전극(744)은 시트(730)의 홀(732)과 대응되는 부분까지 형성된다.
시트(750)상에는 자성체층(751), 전도성 페이스트가 매립된 홀들(752 및 753) 및 내부 전극(754)이 형성된다. 자성체층(751)은 시트(750)의 중앙부에 형성된다. 시트(740)상에 형성된 홀(743)과 대응되는 위치, 즉 자성체층(751)의 제 2 변과 제 3 변이 이루는 꼭지점과 소정 간격 이격되어 홀(752)이 형성되고, 홀(752)과 소정 간격 이격되어 홀(753)이 형성된다. 홀(753)은 자성체층(751)의 제 3 변의 중앙과 소정 간격 이격되어 형성된다. 홀들(752 및 753)은 전도성 페이스트에 의해 매립된다. 또한, 홀(753)로부터 자성체층(751)과 소정 간격 이격되어 자성체층(751)의 제 3 변의 일부로부터 제 4 변 및 제 1 변을 따라 제 2 변의 일부까지 회전하여 내부 전극(754)이 형성된다. 즉, 내부 전극(754)은 홀(753)로부터 시트(740)의 홀(742)과 대응되는 제 2 변의 일부분까지 형성된다.
시트(760)상에는 자성체층(761), 전도성 페이스트가 매립된 홀들(762 및 763) 및 내부 전극(764)이 형성된다. 자성체층(761)은 시트(760)의 중앙부에 형성된다. 시트(750)상에 형성된 홀(753)과 대응되는 위치, 즉 자성체층(761)의 제 3 변의 중앙과 소정 간격 이격되어 홀(762)이 형성되고, 홀(762)과 소정 간격 이격되어 홀(763)이 형성된다. 홀(763)은 자성체층(761)의 제 3 변과 제 4 변이 이루는 꼭지점과 소정 간격 이격되어 형성된다. 홀들(762 및 763)은 전도성 페이스트에 의해 매립된다. 또한, 홀(763)로부터 자성체층(761)과 소정 간격 이격되어 자성체층(761)의 제 4 변, 제 1 변 및 제 3 변을 따라 회전하여 내부 전극(724)이 형성된다. 즉, 내부 전극(764)은 홀(763)로부터 시트(750)의 홀(752)과 대응되는 시트(760)의 제 2 변과 제 3 변이 이루는 꼭지점까지 형성된다.
시트(770)상에는 자성체층(771), 전도성 페이스트가 매립된 홀들(772 및 773) 및 내부 전극(774)이 형성된다. 자성체층(771)은 시트(770)의 중앙부에 형성된다. 시트(760)상에 형성된 홀(763)과 대응되는 위치, 즉 자성체층(771)의 제 3 변과 제 4 변이 이루는 꼭지점과 소정 간격 이격되어 홀(772)이 형성되고, 홀(772)과 소정 간격 이격되어 홀(773)이 형성된다. 홀(773)은 자성체층(771)의 제 4 변의 중앙과 소정 간격 이격되어 형성된다. 홀들(772 및 773)은 전도성 페이스트에 의해 매립된다. 또한, 홀(773)로부터 자성체층(771)과 소정 간격 이격되어 자성체층(771)의 제 4 변의 일부로부터 제 1 변 및 제 2 변을 따라 제 3 변의 일부까지 회전하여 내부 전극(774)이 형성된다. 즉, 내부 전극(774)은 홀(773)로부터 시트(760)의 홀(762)과 대응되는 제 3 변의 중앙까지 형성된다.
시트(780)상에는 자성체층(781), 전도성 페이스트가 매립된 홀(782) 및 내부 전극(784)이 형성된다. 자성체층(781)은 시트(780)의 중앙부에 형성된다. 시트(770)상에 형성된 홀(763)과 대응되는 위치, 즉 자성체층(781)의 제 4 변의 중앙과 소정 간격 이격되어 홀(782)이 형성되고, 홀(782)은 전도성 페이스트에 의해 매립된다. 또한, 시트(770)의 홀(772)와 대응되는 영역, 즉 자성체층(781)의 제 3 변 및 제 4 변이 이루는 꼭지점과 소정 간격 이격되어 자성체층(781)의 제 3 변, 제 2 변 및 제 1 변을 따라 회전하여 내부 전극(784)이 형성되고, 내부 전극(784)은 제 1 변을 따라 연장되어 시트(780)의 제 4 변으로 노출되도록 형성된다.
시트(790)상의 중앙부에 자성체층(791)이 형성된다. 또한, 내부 전극(794)은시트(780)의 홀(782)과 대응되는 영역, 즉 자성체층(791)의 제 4 변의 중앙으로부터 자성체층(791)의 제 3 변과 제 4 변이 이루는 꼭지점까지 자성체층(791)을 따라 형성되고, 이로부터 시트(490)의 제 4 변으로 노출되도록 형성된다.
한편, 상기 시트들(710 내지 790)상에 각각 형성된 복수의 내부 전극(714 내지 794)은 각각 전도성 페이스트를 이용하여 스크린 인쇄법(screen printing)으로 형성하는데, 이외에도 스퍼터링(sputtering), 증발법 및 졸겔 코팅법 등을 이용하여 형성할 수 있다. 따라서, 상기 시트들(710 내지 790)이 적층되므로 동일 위치에 형성된 자성체층들(711 내지 791)이 자심이 되고, 자심을 둘레를 홀들을 통해 내부 전극이 감긴 형상의 코일 패턴이 형성된다. 즉, 외부로 노출된 내부 전극(714)이 홀(712) 및 홀(722)을 통해 내부 전극(734)과 연결되고, 내부 전극(734)은 다시 홀(733) 및 홀(742)을 통해 시트(750)의 내부 전극(754)과 연결되며, 내부 전 극(754)은 다시 홀(753) 및 홀(762)을 통해 내부 전극(774)과 연결되고, 내부 전극(774)은 다시 홀(773) 및 홀(782)을 통해 외부로 인출된 내부 전극(794)과 연결된다. 또한, 외부로 노출된 내부 전극(724)은 홀(723) 및 홀(732)을 통해 내부 전극(744)와 연결되고, 내부 전극(744)은 다시 홀(743) 및 홀(752)를 통해 내부 전극(764)와 연결되며, 내부 전극(764)은 다시 홀(763) 및 홀(772)를 통해 외부로 인출된 내부 전극(784)와 연결된다.
코일 삽입체(800)는 복수의 시트가 적층되어 구성되어 중앙부에 코일체(700)가 삽입되는 공간이 마련된다. 즉, 중앙부에 코일체(700) 크기의 홈이 형성된 시트가 복수 적층되어 코일 삽입체(900)를 구성한다. 따라서, 코일 삽입체(800)는 코일체(700)의 폭과 동일한 두께로 형성되는 것이 바람직하다. 또한, 코일 삽입체(800)의 최상층 시트상에는 복수의 내부 전극(811 내지 814)이 형성된다. 내부 전극(811)은 코일체(700)의 내부 전극(714)과 연결되고, 내부 전극(812)은 코일체(700)의 내부 전극(724)와 연결되며, 내부 전극(813)은 코일체(700)의 내부 전극(794)와 연결된다. 또한, 내부 전극(814)은 코일체(700)의 내부 전극(784)와 연결된다. 따라서, 코일체(700)는 내부 전극(714, 724, 784 및 794)이 노출된 시트들의 제 4 변이 위로 향하도록 하여 코일 삽입체(800)의 삽입 공간(820)에 삽입된다. 한편, 코일 삽입체(800)를 구성하는 복수의 시트중 최하단에 마련되는 시트는 삽입 공간이 형성되지 않을수도 있다.
ESD 보호 소자(200)는 내부 전극 및 홀이 각각 선택적으로 형성된 복수의 시 트(310, 320, 330, 340, 350 및 360)가 적층되어 구성된다.
시트(310)의 하면에는 복수의 내부 전극(311 및 312)이 형성된다. 복수의 내부 전극(311 및 312)은 시트(310)의 하면 중앙부로부터 일 장변에서 노출되도록 직선 형태로 형성되며, 서로 이격되어 형성된다.
시트(320)상에는 복수의 홀(323 및 324)이 형성되는데, 복수의 홀(323 및 324)은 시트(310)의 중앙부로부터 형성된 복수의 내부 전극(311 및 312)과 대응되는 위치에 형성된다. 즉, 복수의 홀(323 및 324)은 시트(320)의 중앙부에 서로 이격되어 형성된다. 또한, 복수의 홀(323 및 324)은 각각 ESD 보호 물질에 의해 매립된다.
시트(330)의 상면 및 하면에는 각각 내부 전극(331 및 332)이 형성된다. 내부 전극들(331 및 332)은 시트(330)의 상면 및 하면에서 서로 대응되는 위치에 형성되며, 시트(320)의 홀들(323 및 324)이 형성된 위치와 대응되는 위치를 가로질러 시트(330)의 일 단변 및 타 장변의 중앙부에서 노출되도록 직선 형태로 형성된다.
시트(340)상에는 복수의 홀(343 및 344)이 형성되는데, 복수의 홀(343 및 344)은 시트(320)에 형성된 복수의 홀(323 및 324)과 각각 대응되는 위치에 형성된다. 또한, 복수의 홀(343 및 344)은 각각 ESD 보호 물질에 의해 매립된다.
시트(350)상에는 복수의 내부 전극(351 및 352)이 형성된다. 복수의 내부 전극(351 및 352)은 내부 전극(321 및 322)이 노출된 시트(310)의 일 장변과 반대쪽의 시트(350)의 타 장변으로 연장되어 형성되는데, 내부 전극(351)은 홀들(323 및 343)과 대응되는 시트(350)의 소정 영역으로부터 시트(350)의 타 장변에서 노출되 도록 직선 형태로 형성된다. 또한, 내부 전극(352)은 홀들(324 및 344)과 대응되는 시트(350)의 소정 영역으로부터 시트(350)의 타 장변에서 노출되도록 직선 형태로 형성되어 내부 전극(351)과 소정 간격 이격된다.
한편, 상기 내부 전극들(311, 312, 331, 332, 351 및 352)은 각각 전도성 페이스트를 이용하여 스크린 인쇄법(screen printing)으로 형성하는데, 그외에도 스퍼터링(sputtering) 증발법 및 졸겔 코팅법 등을 이용하여 형성할 수 있다. 또한, 홀들(313, 314, 323 및 324)은 ESD 보호 물질을 이용하여 매립한다. 여기서, ESD 보호 물질은 PVA(Polyvinyl Alcohol) 또는 PVB(Polyvinyl Butyral) 등의 유기물에 RuO2, Pt, Pd, Ag, Au, Ni, Cr, W 등에서 선택된 적어도 하나의 전도성 물질을 혼합한 물질로 형성할 수 있다. 또한, ESD 보호 물질은 상기 혼합 물질에 ZnO 등의 바리스터 물질 또는 Al2O3 등의 절연성 세라믹 물질을 더 혼합하여 형성할 수도 있다.
이와 같이 형성된 ESD 보호 물질은 전도성 물질과 절연성 물질이 소정의 비율로 혼합된 상태로 존재하게 된다. 즉, 절연성 물질 사이에 전도성 입자가 존재하게 되며, 내부 전극에 소정 전압 이하의 전압이 인가되는 경우에는 절연 상태를 유지하고, 내부 전극에 소정 전압 이상의 전압이 인가되는 경우에는 전도성 입자 사이에 방전이 일어나게 되어 해당 내부 전극 사이의 전압 차이를 줄이게 된다.
한편, 공통 모드 노이즈 필터(200)의 코일 삽입체(800)의 내부 전극(813)과 ESD 보호 소자(300)의 내부 전극(351)이 외부 전극(500a)과 접속되고, 공통 모드 노이즈 필터(200)의 코일 삽입체(800)의 내부 전극(814)과 ESD 보호 소자(300)의 내부 전극(352)이 외부 전극(500b)과 접속된다. 또한, 공통 모드 노이즈 필터(200)의 코일 삽입체(800)의 내부 전극(811)과 ESD 보호 소자(300)의 내부 전극(311)이 외부 전극(500c)과 접속되고, 공통 모드 노이즈 필터(200)의 코일 삽입체(800)의 내부 전극(812)과 ESD 보호 소자(300)의 내부 전극(312)이 외부 전극(500d)과 접속된다. 그리고, ESD 보호 소자(300)의 내부 전극들(331 및 332)의 일측 및 타측은 외부 전극(600a 및 600b)과 접속된다.
상기와 같은 본 발명의 제 4 실시예에 따른 자성체층을 중심으로 내부 전극이 홀을 통해 감긴 형상으로 제작된 코일체가 코일체 삽입 공간이 마련된 코일 삽입체에 삽입된 공통 모드 노이즈 필터와 ESD 보호 소자와 단일 칩으로 적층하여 제작된 회로 보호 소자는 전자기기에 사용되는 1 채널의 입출력 단자와 시스템 사이에 외부 전극(500)이 접속되고, 접지 단자 사이에 외부 전극(600)이 접속되어 도 4의 등가 회로와 같이 공통 모드 노이즈를 제거할 뿐만 아니라 입출력 단자로 유입되는 정전기를 접지 단자로 흘려줄 수 있다. 즉, 자심 둘레를 회전하는 코일을 포함하는 공통 모드 노이즈 필터가 인덕터로 작용하여 공통 모드 노이즈를 효율적으로 억제하고, 회로 보호 소자의 양단 사이에 원하지 않는 소정 전압 이상의 전압이 인가되면, ESD 보호 물질의 전도성 입자 사이에 방전이 일어나게 되어 접지 단자로 전류를 흘려주어 해당 회로 보호 소자의 양단 사이의 전압 차이를 줄이게 된다. 이때, 회로 보호 소자의 양단은 도통 상태가 되는 것이 아니기 때문에, 입력 신호는 왜곡 없이 그대로 입출력 단자에 전달된다. 즉, 회로 보호 소자는 정전기 발생시에 도 해당 정전기는 해당 회로 보호 소자를 통하여 접지로 빠져나가게 되어 회로를 보호하는 동시에 시스템이 주고받는 신호는 그대로 유지된다.
이와 같은 구성의 회로 보호 소자는 ESD 보호 물질이 매립되는 ESD 보호 소자의 관통홀의 폭이 수∼수백㎛로 좁기 때문에, ESD 보호 소자의 캐패시턴스를 예를들어 10㎊ 이하, 바람직하게는 1㎊로 매우 낮게 조절할 수 있다. 따라서, 회로 보호 소자는 고주파를 사용하는 입출력 단자에서 캐패시턴스가 변하거나 그로 인한 신호 왜곡 현상이 발생하지 않는다.
상기와 같은 본 발명의 제 4 실시 예에 따른 공통 모드 노이즈 필터와 ESD 보호 소자가 적층되어 형성된 회로 보호 소자의 제조 방법을 도 12의 공정 순서도를 이용하여 설명하면 다음과 같다.
비자성체 물질이 혼합된 예를들어 직사각형 형상의 시트를 각각 복수 마련한다(S210). 비자성체 시트는 도 4를 이용하여 설명된 단계 S110과 동일한 방법을 이용하여 마련할 수 있다. 그리고, 공통 모드 노이즈 필터를 구성하는 코일체 및 코일 삽입체와 ESD 보호 소자를 각각 형성하는데, 이들 각각의 상세 공정 흐름을 설명하면 다음과 같다.
선택된 복수의 비자성체 시트에 복수의 홀 및 홈을 각각 형성한다(S221, S222 및 S223). 즉, 코일체를 형성하기 위해 선택된 복수의 비자성체 시트상에 홀 및 홈을 복수 형성하고, 코일 삽입체를 형성하기 위해 선택된 복수의 비자성체 시트상에 코일체 크기의 홈을 복수 형성한다. 또한, ESD 보호 소자를 형성하기 위해 선택된 복수의 비자성체 시트상에 복수의 홀을 형성한다. 더욱 상세하게, 코일체를 형성하기 위해 선택된 복수의 비자성체 시트상의 동일 위치에 홈을 형성하고, 홈과 소정 간격 이격되어 선택적으로 복수의 홀을 형성한다. 이때, 하나의 비자성체 시트상에는 복수의 홈 및 홀이 서로 이격되어 형성될 수 있으며, 이들 홈과 홀은 동시에 형성될 수 있다. 또한, 코일 삽입체를 형성하기 위해 선택된 복수의 비자성체 시트의 소정 영역에 형성하고자 하는 코일체 크기의 코일 삽입 공간을 형성한다. 이때, 코일 삽입 공간은 하나의 비자성체 시트상에 복수로 형성될 수 있다. 그리고, ESD 보호 소자를 형성하기 위해 선택된 복수의 비자성체 시트상에 선택적으로 복수의 홀을 형성한다. 이때, 하나의 비자성체 시트상에 형성되는 홀들은 서로 이격되어 복수로 형성될 수 있다. 한편, 이러한 복수의 홀 및 홈은 레이저 펀칭 또는 기계적 펀칭 방법 등에 의해 형성할 수 있다.
코일체를 형성하기 위해 선택된 복수의 비자성체 시트에 각각 형성된 홈들을 자성체 페이스트로 매립하거나 홈 크기로 절단한 자성체 시트를 이용하여 홈들을 매립함으로써 자성체층을 형성한다(S231). 여기서, 자성체 페이스트는 페이라트, Ni계, Ni-Zn계, Ni-Zn-Cu계 등을 포함할 수 있다. 또한, 자성체 시트는 비자성체 시트 제작시 비자성체 물질 대신에 페이라트, Ni계, Ni-Zn계, Ni-Zn-Cu계 등의 자성체 물질을 혼합함으로써 마련할 수 있다.
코일체를 형성하기 위해 선택된 복수의 비자성체 시트에 각각 형성된 복수의 홀을 전도성 페이스트를 이용하여 매립하고(S241), ESD 보호 소자를 형성하기 위해 선택된 복수의 비자성체 시트에 각각 형성된 복수의 홀을 ESD 보호 물질을 이용하 여 매립한다(S243). 여기서, 전도성 페이스트는 Pd, Ag/Pd, Ag 등을 포함하며, ESD 보호 물질은 PVA(Polyvinyl Alcohol) 또는 PVB(Polyvinyl Butyral) 등의 유기물에 RuO2, Pt, Pd, Ag, Au, Ni, Cr, W 등에서 선택된 적어도 하나 이상의 전도성 물질을 혼합한 물질로 형성할 수 있다. 한편, ESD 보호 물질은 상기 혼합 물질에 ZnO 등의 배리스터 물질 또는 Al2O3 등의 절연성 세라믹 물질을 더 혼합하여 형성할 수도 있다.
코일체를 형성하기 위해 선택된 복수의 비자성체 시트상에 각각 내부 전극을 형성하고(S251), ESD 보호 소자를 형성하기 위해 선택된 복수의 비자성체 시트상에 내부 전극을 형성한다(S253). 이들 내부 전극들은 스크린 프린팅(screen printing) 등의 방법으로 Pd, Ag/Pd, Ag 등의 전도성 페이스트(paste)를 인쇄하여 형성한다.
코일체를 형성하기 위해 선택된 복수의 비자성체 시트를 각각 적층한 후 압착하고(S261), 코일 삽입체를 형성하기 위해 선택된 복수의 비자성체 시트를 각각 적층한 후 압착한다(S262). 이때, 코일 삽입체를 형성하기 위해 적층된 복수의 비자성체 시트는 최하단의 시트로 홈이 형성되지 않은 시트를 이용하여 이후 코일체를 코일 삽입체에 체결한 후 코일체의 하부가 외부로 노출되지 않도록 하는 한편 코일체가 안착될 수 있도록 한다.
그리고, 코일체를 형성하기 위해 적층 및 압착된 비자성체 시트를 소정 크기로 절단한다(S271). 이에 따라 자심을 이루는 자성체층을 중심으로 내부 전극이 홀들을 통해 연결되어 코일이 감긴 코일체가 형성된다.
코일체의 외부로 인출되는 내부 전극이 코일 삽입체의 내부 전극과 연결되도록 코일체의 방향을 조절한 후 코일체를 코일 삽입체의 삽입 공간에 삽입 체결한다(S280).
코일체의 외부로 인출된 내부 전극과 연결되도록 코일 삽입체의 최상부 시트에 내부 전극을 형성한다(S290). 여기서, 내부 전극은 코일체의 외부로 인출된 내부 전극과 연결되도록 코일체까지 연장되어 형성되며, 코일 삽입체의 일면 및 타면으로 연장되도록 형성한다.
코일체를 코일 삽입체를 구성하는 복수의 시트의 코일 삽입 공간과 대응하도록 하고 ESD 보호 소자를 형성하기 위해 선택된 복수의 시트, 그리고 상부 커버층과 하부 커버층으로 이용되는 복수의 시트를 적층한 후 이들을 소정의 압력으로 압착하고, 적층물을 원하는 단위 칩 크기로 절단하여 직육면체의 적층물을 제조한다(S300). 이때, 상부 커버층과 공통 모드 노이즈 필터 사이에 더미 시트가 더 삽입될 수 있으며, ESD 보호 소자와 하부 커버층 사이에 사이에 더미 시트가 더 삽입될 수 있다.
이러한 시트 적층물을 소성로에서 예를들어 230∼350℃의 온도로 예를들어 20시간∼40시간 동안 하소(Burn-out)하여 바인더 성분을 제거하고, 예를들어 700∼900℃의 온도로 예를들어 20∼40시간 동안 소성한다(S310). 여기서, 본 발명에 따른 회로 보호 소자는 상부 커버층, 공통 모드 노이즈 필터를 이루는 시트들, ESD 보호 소자를 이루는 시트들 및 하부 커버층이 동일한 시트를 사용하기 때문에 동시 소성이 가능하고, 이에 따라 제조 공정을 단순화할 수 있다.
소성로에서 소성된 시트 적층물의 외부면에 외부 전극들을 형성하고(S320), 이를 예를들어 600∼800℃의 온도로 예를들어 30분∼2시간 동안 소성하여 본 발명의 제 6 실시예에 따른 회로 보호 소자를 완성한다.
한편, 상기와 같이 제작된 본 발명의 제 4 실시 예에 따른 회로 보호 소자는 도 7을 이용하여 설명된 본 발명의 제 2 실시 예를 적용하여 2 채널 이상의 입출력 단자와 시스템 사이에 접속될 수도 있다. 이 경우 코일 삽입체(800)에 코일 삽입 공간(820)이 적어도 둘 이상 형성되며, 적어도 둘 이상의 코일체(700)가 코일 삽입 공간(820)에 각각 삽입된다. 즉, 도 7에 도시된 본 발명의 제 2 실시 예와 마찬가지로 공통 모드 노이즈 필터(200)는 적어도 두개 이상의 코일체(700)가 적어도 두개 이상의 코일 삽입 공간(820)이 마련된 코일 삽입체(800)에 삽입되고, 코일체(700)의 외부로 인출된 내부 전극과 연결되도록 코일 삽입체(800)에 내부 전극들이 형성된다. 또한, 이들이 적층 결합되어 도 6에 도시된 바와 같이 8개의 외부 전극이 형성된다. 이 경우 채널 수가 증가되더라도 하나의 회로 보호 소자를 이용하여 많은 채널을 통해 들어오는 공통 모드 노이즈 및 ESD를 방지할 수 있으므로 회로 보호 소자의 수를 줄일 수 있고, 그에 따라 전자기기의 사이즈를 줄일 수 있다.
또한, 도 9를 이용하여 설명된 본 발명의 제 3 실시 예를 적용하여 본 발명의 제 4 실시 예에 따른 코일체를 이루는 복수의 시트의 네변에 자성체층이 서로 연결되지 않도록 형성할 수 있다. 이렇게 코일체(700)를 이루는 복수의 시트(710 내지 790) 네변에 자성체층을 형성하게 되면 자속의 누설을 방지할 수 있다.
한편, 공통 모드 노이즈 필터(200)의 코일체를 구성하는 복수의 시트의 네변에 형성하는 자성체층은 다채널 회로 보호 소자 및 ESD 보호 소자(300)의 외부 전극(600)과 연결되는 내부 전극(321)이 형성된 시트(320)가 복수개로 구성되는 경우에도 적용될 수 있음은 물론이다.
상술한 바와 같이 본 발명에 의하면 복수의 시트상에 형성된 자성체층이 적층되어 구성된 자심을 중심으로 상부 및 하부로 나사산 모양의 코일이 형성된 공통 모드 노이즈 필터와 ESD 보호 물질이 매립된 ESD 보호 소자를 하나의 소자로 적층 형성하거나 복수의 시트가 적층되어 자성체층을 중심으로 내부 전극이 홀을 통해 감긴 형상으로 제작된 코일체가 복수의 시트가 적층되어 코일체 삽입 공간이 마련된 코일 삽입체에 삽입된 공통 모드 노이즈 필터와 ESD 보호 물질이 매립된 ESD 보호 소자를 하나의 소자로 적층 형성하여 하나의 복합 소자로 회로 보호 소자를 구현한다.
이렇게 구현된 회로 보호 소자를 전자기기의 입출력 단자와 회로 사이에 배치함으로써 단일 칩 소자를 이용하여 전자기기의 공통 모드 노이즈와 ESD를 동시에 억제할 수 있다. 따라서, 공통 모드 노이즈와 ESD를 보호하기 위해 개별 소자를 사용하는 종래에 비해 단일 칩으로 제조되어 소형화되므로 전자기기의 사이즈 증가를 방지할 수 있고 실장 면적을 획기적으로 감소시킬 수 있으며, 저용량 ESD 보호 소자를 구현하여 입출력 신호의 왜곡을 방지할 수 있어 전자기기의 신뢰성을 향상시킬 수 있다.
Claims (24)
- 복수의 시트를 포함하며, 상기 복수의 시트에 자성체 물질이 매립된 적어도 하나의 자성체층이 형성되고, 상기 자성체층을 감싸도록 내부 전극이 복수의 홀을 통해 연결되어 코일을 형성하며, 상기 내부 전극의 일부가 외부로 인출된 공통 모드 노이즈 필터; 및복수의 시트를 포함하며, 상기 복수의 시트에 적어도 하나의 홀이 형성되어 ESD 보호 물질이 매립되고, 상기 ESD 보호 물질과 연결되는 내부 전극이 형성된 ESD 보호 소자를 포함하고,상기 공통 모드 노이즈 필터와 상기 ESD 보호 소자는 상하 적층 형성된 회로 보호 소자.
- 제 1 항에 있어서, 상기 공통 모드 노이즈 필터와 상기 ESD 보호 소자 사이에 개재된 절연 시트를 더 포함하고, 상기 공통 모드 노이즈 필터 상부 및 상기 ESD 보호 소자 하부에 각각 형성된 상부 및 하부 커버층를 더 포함하는 회로 보호 소자.
- 제 1 항에 있어서, 상기 공통 모드 노이즈 필터의 상기 외부로 인출된 내부 전극 및 상기 ESD 보호 소자의 상기 내부 전극의 일부와 연결되도록 형성된 제 1 외부 전극; 및상기 ESD 보호 소자의 상기 내부 전극의 일부와 연결되도록 형성된 제 2 외부 전극을 포함하며,상기 제 1 외부 전극은 입출력 단자와 회로 사이에 연결되고, 상기 제 2 외부 전극은 접지 단자와 연결된 회로 보호 소자.
- 제 1 항에 있어서, 상기 공통 모드 노이즈 필터는 전도성 물질이 매립된 복수의 홀 및 서로 소정 간격 이격되어 상기 복수의 홀을 연결하고 외부로 인출되는 복수의 내부 전극이 형성된 제 1 시트;자성체 물질이 매립된 자성체층 및 상기 자성체층 주변에 형성되어 상기 전도성 물질이 매립되는 복수의 홀이 각각 형성된 복수의 제 2 시트; 및서로 소정 간격 이격되어 복수의 내부 전극이 형성된 제 3 시트를 포함하며,상기 제 1 시트에 형성된 복수의 내부 전극과 상기 제 3 시트에 형성된 복수의 내부 전극이 상기 제 1 시트 및 복수의 제 2 시트에 형성된 복수의 홀에 의해 서로 연결되어 상기 복수의 자성체층을 감싸도록 코일이 형성된 회로 보호 소자.
- 제 4 항에 있어서, 상기 제 1 시트에 형성된 복수의 홀은 상기 복수의 제 2 시트에 각각 형성된 복수의 홀과 대응되는 위치에 형성되며, 상기 복수의 제 2 시 트에 각각 형성된 복수의 홀은 상기 자성체층의 일면 및 타면을 따라 복수열로 형성된 회로 보호 소자.
- 제 4 항에 있어서, 상기 제 1 시트, 복수의 제 2 시트 및 제 3 시트의 외곽에 형성된 자성체층을 더 포함하는 회로 보호 소자.
- 제 1 항에 있어서, 상기 공통 모드 노이즈 필터는 복수의 시트가 적층되어 구성되며, 상기 복수의 시트의 동일 영역에 각각 자성체층이 형성되며, 상기 자성체층을 중심으로 복수의 홀을 통해 서로 연결된 내부 전극이 코일을 이루는 코일체; 및소정 영역에 코일체 삽입 공간이 형성된 코일 삽입체를 포함하는 회로 보호 소자.
- 제 7 항에 있어서, 상기 코일 삽입체의 최상부 상에 외부로 인출되도록 형성된 내부 전극을 더 포함하며, 상기 코일체의 상기 내부 전극의 일부는 외부로 인출되어 상기 코일 삽입체의 상기 내부 전극과 연결되는 회로 보호 소자.
- 제 7 항에 있어서, 상기 코일체를 이루는 상기 복수의 시트 외곽에 형성된 자성체층을 더 포함하는 회로 보호 소자.
- 제 1 항에 있어서, 상기 ESD 보호 소자는 소정 영역으로부터 외부로 인출되어 형성되며 서로 이격된 복수의 제 1 내부 전극을 포함하는 제 1 시트;소정 영역에 서로 이격되어 형성되며, 상기 ESD 보호 물질이 매립된 복수의 제 1 홀을 포함하는 제 2 시트;상기 복수의 제 1 홀과 대응되는 부분을 지나도록 상부 및 하부에 각각 형성된 제 2 및 제 3 내부 전극을 포함하는 제 3 시트;상기 복수의 제 1 홀과 대응되는 위치에 형성되며, 상기 ESD 보호 물질이 매립된 복수의 제 2 홀을 포함하는 제 4 시트; 및상기 복수의 제 1 홀 및 제 2 홀과 대응되는 위치로부터 외부로 인출되어 형성된 복수의 제 4 내부 전극을 포함하는 제 5 시트를 포함하는 회로 보호 소자.
- 제 1 항에 있어서, 상기 ESD 보호 물질은 유기물에 RuO2, Pt, Pd, Ag, Au, Ni, Cr, W 등에서 선택된 적어도 하나의 전도성 물질을 혼합한 물질로 형성하는 회 로 보호 소자.
- 제 11 항에 있어서, 상기 ESD 보호 물질은 상기 혼합 물질에 바리스터 물질 또는 절연성 세라믹 물질을 더 혼합하여 형성하는 회로 보호 소자.
- 제 1 항에 있어서, 상기 공통 모드 노이즈 필터 및 상기 ESD 보호 소자는 동일한 물질의 시트를 적층하여 형성된 회로 보호 소자.
- 제 1 항에 있어서, 상기 ESD 보호 소자는 캐패시턴스가 1㎊ 이하인 회로 보호 소자.
- 제 2 항에 있어서, 상기 상부 및 하부 커버층, 상기 공통 모드 노이즈 필터 및 상기 ESD 보호 소자는 비자성체 시트로 형성된 회로 보호 소자.
- 제 2 항에 있어서, 상기 상부 및 하부 커버층은 자성체 시트로 형성되고, 상기 공통 모드 노이즈 필터 및 상기 ESD 보호 소자는 비자성체 시트로 형성된 회로 보호 소자.
- 복수의 비자성체 시트를 마련하는 단계;상기 복수의 비자성체 시트에 선택적으로 복수의 홀 및 홈을 형성하는 단계;상기 홈에 선택적으로 자성체 물질을 매립하는 단계;상기 복수의 홀에 선택적으로 전도성 물질 또는 ESD 보호 물질을 매립하는 단계;상기 복수의 비자성체 시트상에 내부 전극을 선택적으로 형성하는 단계;상기 비자성체 시트를 적층 및 압착한 후 절단하는 단계; 및상기 적층 및 절단된 비자성체 시트를 소성한 후 서로 대향하는 제 1 측면 및 제 2 측면에 상기 내부 전극과 일부 연결되도록 제 1 외부 전극을 형성하고, 상기 제 1 및 제 2 측면과 교차되고 서로 대향되는 제 3 측면 및 제 4 측면에 상기 내부 전극과 일부 연결되도록 제 2 외부 전극을 형성하는 단계를 포함하는 회로 보호 소자의 제조 방법.
- 복수의 비자성체 시트를 마련하는 단계;선택된 상기 복수의 비자성체 시트의 동일 영역에 각각 자성체층을 형성하고, 상기 자성체층을 중심으로 복수의 홀을 통해 서로 연결된 내부 전극이 코일을 이루고 상기 내부 전극의 일부가 외부로 인출되는 코일체를 형성하는 단계;선택된 상기 복수의 비자성체 시트의 소정 영역에 상기 코일체 삽입 공간을 형성하여 코일 삽입체를 형성하는 단계;상기 코일체를 상기 코일 삽입체에 삽입한 후 상기 코일체의 외부로 인출된 상기 내부 전극과 연결되도록 상기 코일 삽입체 상에 내부 전극을 형성하는 단계;선택된 상기 복수의 비자성체 시트의 소정 영역에 홀을 형성한 후 ESD 보호 물질을 매립하고, 외부로 인출되는 내부 전극을 형성하는 단계;상기 코일체, 코일 삽입체 및 상기 ESD 보호 물질이 매립된 시트를 적층 및 압착한 후 절단하는 단계; 및상기 적층 및 절단된 시트를 소성한 후 서로 대향하는 제 1 측면 및 제 2 측면에 상기 내부 전극과 일부 연결되도록 제 1 외부 전극을 형성하고, 상기 제 1 및 제 2 측면과 교차되고 서로 대향되는 제 3 측면 및 제 4 측면에 상기 내부 전극과 일부 연결되도록 제 2 외부 전극을 형성하는 단계를 포함하는 회로 보호 소자의 제조 방법.
- 제 18 항에 있어서, 상기 코일체는 상기 복수의 비자성체 시트에 복수의 홀 및 홈을 형성하는 단계;상기 홈에 자성체 물질을 매립하는 단계;상기 복수의 홀에 전도성 물질을 매립한 후 내부 전극을 선택적으로 형성하는 단계; 및상기 비자성체 시트를 적층 및 압착한 후 절단하는 단계에 의해 형성되는 회로 보호 소자의 제조 방법.
- 적층된 복수의 비자성체 시트;상기 복수의 비자성체 시트중에서 적어도 하나의 비자성체 시트의 소정 영역에 자성체 물질이 매립되어 각각 형성된 적어도 하나의 자성체층;상기 자성체층이 형성된 상기 적어도 하나의 비자성체 시트에 상기 자성체층과 이격되어 각각 형성되며, 전도성 물질이 매립된 복수의 홀; 및상기 자성체층이 형성된 상기 적어도 하나의 비자성체 시트 상부 및 하부의 비자성체 시트에 형성되며, 상기 전도성 물질이 매립된 홀을 통해 상기 자성체층을 상하로 감싸도록 형성된 코일 패턴; 및상기 자성체층이 형성된 상기 적어도 하나의 비자성체 시트 상부의 비자성체 시트에 형성되며, 상기 코일 패턴의 일부와 연결되어 외부로 인출된 내부 전극을 포함하는 회로 보호 소자.
- 전도성 물질이 매립된 복수의 홀 및 서로 소정 간격 이격되어 상기 복수의 홀을 연결하고 외부로 인출되는 복수의 내부 전극이 형성된 제 1 비자성체 시트;자성체 물질이 매립된 자성체층 및 상기 자성체층과 이격되어 전도성 물질이 매립되는 복수의 홀이 각각 형성된 복수의 제 2 비자성체 시트; 및서로 소정 간격 이격되어 복수의 내부 전극이 형성된 제 3 비자성체 시트를 포함하며,상기 제 1 비자성체 시트에 형성된 복수의 내부 전극과 상기 제 3 비자성체 시트에 형성된 복수의 내부 전극이 상기 제 1 비자성체 시트 및 복수의 제 2 비자성체 시트에 형성된 복수의 홀에 의해 서로 연결되어 상기 복수의 자성체층을 감싸도록 코일이 형성된 회로 보호 소자.
- 제 21 항에 있어서, 상기 제 1 시트, 복수의 제 2 시트 및 제 3 시트의 외곽에 형성된 자성체층을 더 포함하는 회로 보호 소자.
- 복수의 비자성체 시트가 적층되어 구성되며, 상기 복수의 비자성체 시트의 동일 영역에 각각 자성체층이 형성되며, 상기 자성체층을 중심으로 복수의 홀을 통해 서로 연결된 제 1 내부 전극이 상기 자성체층을 회전하며 감싸는 코일을 이루는 코일체; 및소정 영역에 코일체 삽입 공간이 형성되며, 상기 코일체의 상기 제 1 내부 전극과 일부 연결되어 외부로 인출되는 제 2 내부 전극이 형성된 코일 삽입체를 포함하는 회로 보호 소자.
- 제 23 항에 있어서, 상기 코일체를 이루는 상기 복수의 비자성체 시트 외곽에 형성된 자성체층을 더 포함하는 회로 보호 소자.
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Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101359544B1 (ko) * | 2012-06-01 | 2014-02-11 | 필코씨앤디(주) | 패키징용 부품 및 그 제조방법 |
| KR20160131951A (ko) | 2015-05-07 | 2016-11-16 | 주식회사 모다이노칩 | 감전 방지 소자 및 이를 구비하는 전자기기 |
| WO2017200250A1 (ko) * | 2016-05-16 | 2017-11-23 | 주식회사 모다이노칩 | 회로 보호 소자 |
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| KR20180065008A (ko) | 2018-02-05 | 2018-06-15 | 주식회사 모다이노칩 | 복합 보호 소자 및 이를 구비하는 전자기기 |
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| US10020105B2 (en) | 2015-11-11 | 2018-07-10 | Innochips Technology Co., Ltd. | Circuit protection device having noise filters |
| KR20180088611A (ko) | 2016-03-07 | 2018-08-06 | 주식회사 모다이노칩 | 회로 보호 소자 |
| KR20180101048A (ko) | 2017-03-03 | 2018-09-12 | 주식회사 모다이노칩 | 적층형 소자 |
| US10313801B2 (en) | 2015-02-24 | 2019-06-04 | Moda-Innochips Co., Ltd. | Sound output device comprises a dual speaker including a dynamic speaker and a piezoelectric speaker |
| KR20190064436A (ko) | 2017-11-30 | 2019-06-10 | 주식회사 모다이노칩 | 적층형 필터 |
| TWI674038B (zh) * | 2016-10-07 | 2019-10-01 | 南韓商摩達伊諾琴股份有限公司 | 複合保護構件以及包含該構件的電子裝置 |
| KR20190140576A (ko) | 2018-06-12 | 2019-12-20 | 주식회사 모다이노칩 | 적층형 소자 |
| US10716196B2 (en) | 2016-05-30 | 2020-07-14 | Moda-Innochips Co., Ltd. | Contactor |
| KR102227327B1 (ko) | 2020-02-10 | 2021-03-12 | 주식회사 모다이노칩 | 복합 소자 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101771733B1 (ko) | 2012-08-29 | 2017-08-25 | 삼성전기주식회사 | Ｅｓｄ 보호패턴이 내장된 공통 모드 필터 |
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| KR101352631B1 (ko) * | 2013-11-28 | 2014-01-17 | 김선기 | 고주파수용 적층형 공통모드 필터 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005044834A (ja) | 2003-07-22 | 2005-02-17 | Mitsubishi Materials Corp | 積層型コモンモードチョークコイル及びその製造方法 |
| JP2005229219A (ja) | 2004-02-10 | 2005-08-25 | Tdk Corp | 積層型フィルタ及び積層型フィルタアレイ |
-
2007
- 2007-04-11 KR KR1020070035674A patent/KR100876206B1/ko active IP Right Grant
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005044834A (ja) | 2003-07-22 | 2005-02-17 | Mitsubishi Materials Corp | 積層型コモンモードチョークコイル及びその製造方法 |
| JP2005229219A (ja) | 2004-02-10 | 2005-08-25 | Tdk Corp | 積層型フィルタ及び積層型フィルタアレイ |
Cited By (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101359544B1 (ko) * | 2012-06-01 | 2014-02-11 | 필코씨앤디(주) | 패키징용 부품 및 그 제조방법 |
| US10313801B2 (en) | 2015-02-24 | 2019-06-04 | Moda-Innochips Co., Ltd. | Sound output device comprises a dual speaker including a dynamic speaker and a piezoelectric speaker |
| KR20160131948A (ko) | 2015-05-07 | 2016-11-16 | 주식회사 모다이노칩 | 감전 방지 소자 및 이를 구비하는 전자기기 |
| KR20160131951A (ko) | 2015-05-07 | 2016-11-16 | 주식회사 모다이노칩 | 감전 방지 소자 및 이를 구비하는 전자기기 |
| KR20160131881A (ko) | 2015-05-07 | 2016-11-16 | 주식회사 모다이노칩 | 감전 방지 소자 및 이를 구비하는 전자기기 |
| KR20160131880A (ko) | 2015-05-07 | 2016-11-16 | 주식회사 모다이노칩 | 감전 방지 소자 및 이를 구비하는 전자기기 |
| KR20160131844A (ko) | 2015-05-07 | 2016-11-16 | 주식회사 모다이노칩 | 적층체 소자 |
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| KR20160131852A (ko) | 2015-05-07 | 2016-11-16 | 주식회사 모다이노칩 | 감전 방지 소자 |
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| US10020105B2 (en) | 2015-11-11 | 2018-07-10 | Innochips Technology Co., Ltd. | Circuit protection device having noise filters |
| KR20180088611A (ko) | 2016-03-07 | 2018-08-06 | 주식회사 모다이노칩 | 회로 보호 소자 |
| US11081271B2 (en) | 2016-05-16 | 2021-08-03 | Moda-Innochips Co., Ltd. | Element for protecting circuit |
| WO2017200250A1 (ko) * | 2016-05-16 | 2017-11-23 | 주식회사 모다이노칩 | 회로 보호 소자 |
| US10716196B2 (en) | 2016-05-30 | 2020-07-14 | Moda-Innochips Co., Ltd. | Contactor |
| TWI674038B (zh) * | 2016-10-07 | 2019-10-01 | 南韓商摩達伊諾琴股份有限公司 | 複合保護構件以及包含該構件的電子裝置 |
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