KR100845948B1 - 회로 보호 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 회로 보호 소자 및 그 제조 방법에 관한 것이다.
본 발명에 따른 회로 보호 소자는 코일 패턴, 내부 전극, 전도성 물질이 매립된 홀 및 자성체 물질이 매립된 홀이 선택적으로 형성된 복수의 시트를 포함하는 공통 모드 노이즈 필터; 내부 전극 및 ESD 보호 물질이 매립된 홀이 선택적으로 형성된 복수의 시트를 포함하는 ESD 보호 소자를 포함한다.
본 발명에 의하면 솔레노이드 타입의 공통 모드 노이즈 필터와 ESD 보호 소자를 하나의 소자로 적층 형성하고, 이를 이용하여 전자기기의 공통 모드 노이즈와 ESD를 동시에 억제할 수 있다. 따라서, 공통 모드 노이즈와 ESD를 보호하기 위해 개별 소자를 사용하는 종래에 비해 구성이 간단해지므로 전자기기의 사이즈 증가를 방지할 수 있고, 입출력 신호의 왜곡을 방지할 수 있어 전자기기의 신뢰성을 향상시킬 수 있다.
솔레노이드 타입, 공통 모드 노이즈 필터, ESD 보호 소자, 단일 칩, 적층, 시트
Description
도 1은 본 발명의 제 1 실시 예에 따른 회로 보호 소자의 결합 사시도.
도 2는 본 발명의 제 1 실시 예에 따른 회로 보호 소자의 분해 사시도.
도 3은 본 발명의 제 1 실시 예에 따른 회로 보호 소자의 등가 회로도.
도 4는 본 발명의 제 1 실시 예에 따른 회로 보호 소자의 제조 방법을 설명하기 위한 공정 흐름도.
도 5는 본 발명의 제 2 실시 예에 따른 회로 보호 소자의 결합 사시도.
도 6은 본 발명의 제 2 실시 예에 따른 회로 보호 소자의 분해 사시도.
도 7은 본 발명의 제 2 실시 예에 따른 회로 보호 소자의 등가 회로도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 상부 커버층 200 : 공통 모드 노이즈 필터
300 : ESD 보호 소자 400 : 하부 커버층
500 : 제 1 외부 전극 600 : 제 2 외부 전극
본 발명은 회로 보호 소자 및 그 제조 방법에 관한 것으로, 특히 솔레노이드(solenoid) 타입의 공통 모드 노이즈 필터와 정전기 방전(Electro Static Discharge: 이하, "ESD"라 함) 보호 소자가 적층되어 하나의 복합 소자로 형성된 회로 보호 소자 및 그 제조 방법에 관한 것이다.
최근들어 휴대전화, 가전제품, PC, PDA, LCD, 네비게이션 등과 같은 전자기기가 점차 디지털화되고 고속화되고 있다. 이러한 전자기기들은 외부로부터의 자극에 민감하여 외부로부터 작은 이상 전압과 고주파 노이즈가 전자기기의 내부 회로에 유입될 경우 회로가 파손되거나 신호가 왜곡되는 경우가 발생하고 있다.
이러한 이상 전압과 노이즈의 원인으로는 회로 내에서 발생하는 스위칭 전압, 전원 전압에 포함된 전원 노이즈, 불필요한 전자기 신호 또는 전자기 잡음 등이 있으며, 이러한 이상 전압과 고주파 노이즈가 회로로 유입되는 것을 방지하기 위한 수단으로서 필터를 사용하고 있다.
일반적인 차동 신호 전송 체계에서는 공통 모드 노이즈를 제거하기 위한 공통 모드 노이즈 필터와 함께 입출력 단자에서 발생할 수 있는 ESD를 억제하기 위해 다이오드, 바리스터 등의 수동 부품을 별도로 사용해야 한다. 이렇게 ESD에 대응하기 위해 별도의 수동 부품을 입출력 단자에 사용하게 되면, 실장 면적이 넓어지고 제조 원가를 상승시키며, 신호의 왜곡 현상 등이 발생하게 된다.
예를들어, 바리스터를 이용하여 ESD를 억제하기 위해서는 입출력 단자에 바리스터의 일단을 연결하고, 접지 단자에 바리스터의 타단을 연결함으로써 전자기기 내부의 전자부품을 보호한다. 그런데, 바리스터는 과도 전압이 인가되지 않는 전자기기의 정상 동작 상태에서는 캐패시터의 역할을 한다. 캐패시터는 높은 주파수에서 캐패시턴스 값이 변하게 되므로 바리스터 소자를 고주파 또는 고속의 데이터 입출력 단자 등에 사용하게 되면, 신호의 왜곡 현상이 발생하는 등의 문제점이 발생하게 된다.
본 발명의 목적은 공통 모드 노이즈 필터와 ESD 보호 소자를 하나의 복합 소자로 구현함으로써 상기 문제점을 해결할 수 있는 회로 보호 소자 및 그 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 복수의 시트의 중앙에 자성체 물질이 매립된 홀을 형성하고 그 주변에 코일 패턴을 형성한 공통 모드 노이즈 필터와 홀에 ESD 보호 물질을 매립하여 형성한 ESD 보호 소자를 적층 및 압착하여 복합 소자를 구현함으로써 상기 문제점을 해결할 수 있는 회로 보호 소자 및 그 제조 방법을 제공하는데 있다.
본 발명의 일 양태에 따른 회로 보호 소자는 코일 패턴, 내부 전극, 전도성 물질이 매립된 홀 및 자성체 물질이 매립된 홀이 선택적으로 형성된 복수의 시트를 포함하는 공통 모드 노이즈 필터; 내부 전극 및 ESD 보호 물질이 매립된 홀이 선택적으로 형성된 복수의 시트를 포함하는 ESD 보호 소자를 포함한다.
상기 공통 모드 노이즈 필터와 상기 ESD 보호 소자 사이에 개재된 절연 시트를 더 포함하고, 상기 공통 모드 노이즈 필터 상부 및 상기 ESD 보호 소자 하부에 각각 형성된 상부 및 하부 커버층를 더 포함한다.
상기 공통 모드 노이즈 필터의 상기 내부 전극 및 상기 ESD 보호 소자의 상기 내부 전극의 일부와 연결되도록 형성된 제 1 외부 전극; 및 상기 ESD 보호 소자의 상기 내부 전극의 일부와 연결되도록 형성된 제 2 외부 전극을 더 포함하며, 상기 제 1 외부 전극은 입출력 단자와 회로 사이에 연결되고, 상기 제 2 외부 전극은 접지 단자와 연결된다.
상기 공통 모드 노이즈 필터는 상부에 자성체 물질이 매립된 제 1 홀이 형성된 제 1 시트; 상부에 제 1 코일 패턴, 제 1 내부 전극, 전도성 물질이 매립된 제 1 홀 및 자성체 물질이 매립된 제 2 홀이 형성된 제 2 시트; 상부에 제 2 코일 패턴, 제 2 내부 전극, 전도성 물질이 매립된 제 2 홀 및 제 3 홀, 자성체 물질이 매립된 제 3 홀이 형성된 제 3 시트; 및 상부에 제 3 및 제 4 내부 전극이 형성된 제 3 시트를 포함하며, 상기 전도성 물질이 매립된 제 1 및 제 2 홀을 통해 상기 제 1 코일 패턴이 상기 제 3 내부 전극과 연결되고, 상기 전도성 물질이 매립된 제 3 홀을 통해 상기 제 2 코일 패턴이 상기 제 4 내부 전극과 연결된다.
상기 공통 모드 노이즈 필터는 적어도 하나의 자성체 물질이 매립된 제 1 홀 이 형성된 제 1 시트; 외부로 인출되는 적어도 하나의 제 1 내부 전극으로부터 소정 영역에 전도성 물질이 매립되어 형성된 적어도 하나의 제 1 홀까지 적어도 하나의 제 1 코일 패턴이 적어도 하나의 자성체 물질이 매립된 제 2 홀을 중심으로 각각 형성된 제 2 시트; 외부로 인출되는 적어도 하나의 제 2 내부 전극으로부터 소정 영역에 전도성 물질이 매립되어 형성된 적어도 하나의 제 2 홀까지 적어도 하나의 제 2 코일 패턴이 적어도 하나의 자성체 물질이 매립된 제 3 홀을 중심으로 각각 형성되며, 상기 적어도 하나의 제 2 홀과 이격되어 전도성 물질이 매립되어 적어도 하나의 제 3 홀이 형성된 제 3 시트; 및 상기 적어도 하나의 전도성 물질이 매립된 제 1 홀 및 제 3 홀을 통해 상기 제 1 코일 패턴과 연결되어 외부로 인출되는 적어도 하나의 제 3 내부 전극이 형성되고, 상기 적어도 하나의 전도성 물질이 매립된 제 2 홀을 통해 상기 적어도 하나의 제 2 코일 패턴과 연결되어 외부로 인출되는 적어도 하나의 제 4 내부 전극이 형성된 제 3 시트를 포함한다.
상기 제 1 및 제 2 코일 패턴은 상기 자성체 물질이 매립된 제 1 내지 제 4 홀을 중심으로 나선 형태로 형성된다.
상기 ESD 보호 소자는 소정 영역으로부터 외부로 인출되어 형성되며 서로 이격된 복수의 제 1 내부 전극을 포함하는 제 1 시트; 소정 영역에 서로 이격되어 형성되며, 상기 ESD 보호 물질이 매립된 복수의 제 1 홀을 포함하는 제 2 시트; 상기 복수의 제 1 홀과 대응되는 부분을 지나도록 상부 및 하부에 각각 형성된 제 2 및 제 3 내부 전극을 포함하는 제 3 시트; 상기 복수의 제 1 홀과 대응되는 위치에 형성되며, 상기 ESD 보호 물질이 매립된 복수의 제 2 홀을 포함하는 제 4 시트; 및 상기 복수의 제 1 홀 및 제 2 홀과 대응되는 위치로부터 외부로 인출되어 형성된 복수의 제 4 내부 전극을 포함하는 제 5 시트를 포함한다.
상기 상부 및 하부 커버층, 상기 공통 모드 노이즈 필터 및 상기 ESD 보호 소자는 비자성체 시트로 형성된다.
상기 ESD 보호 물질은 유기물에 RuO2, Pt, Pd, Ag, Au, Ni, Cr, W 등에서 선택된 적어도 하나의 전도성 물질을 혼합한 물질로 형성한다.
상기 ESD 보호 물질은 상기 혼합 물질에 바리스터 물질 또는 절연성 세라믹 물질을 더 혼합하여 형성한다.
또한, 본 발명의 다른 양태에 따른 회로 보호 소자는 자성체 물질을 둘러싸는 코일 패턴과, 상기 코일 패턴과 연결되는 내부 전극을 포함하는 공통 모드 노이즈 필터; 및 상기 공통 모드 노이즈 필더와 적층 결합되며 홀내에 매립된 ESD 보호 물질과, 상기 ESD 보호 물질과 연결되는 내부 전극을 포함하는 ESD 보호 소자를 포함한다.
상기 공통 모드 노이즈 필터 및 상기 ESD 보호 소자는 동일한 물질의 시트를 적층하여 형성된다.
상기 자성체 물질은 상기 시트를 관통하는 홀에 매립되어 형성된다.
상기 ESD 보호 소자는 캐패시턴스가 1㎊ 이하이다.
그리고, 본 발명의 다른 양태에 따른 회로 보호 소자의 제조 방법은 복수의 비자성체 시트를 마련하는 단계; 상기 복수의 비자성체 시트에 선택적으로 홀을 형성하는 단계; 상기 복수의 비자성체 시트의 홀에 선택적으로 자성체 물질, 전도성 물질 또는 ESD 보호 물질을 매립하는 단계; 상기 복수의 비자성체 시트상에 내부 전극 또는 코일 패턴을 선택적으로 형성하는 단계; 상기 비자성체 시트를 적층 및 압착한 후 절단하는 단계; 및 상기 적층물을 소성한 후 상기 내부 전극과 연결되도록 외부 전극을 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 1 및 도 2는 본 발명의 제 1 실시 예에 따른 회로 보호 소자의 결합 사시도 및 분해 사시도이다.
도 1 및 도 2를 참조하면, 본 발명의 제 1 실시 예에 따른 회로 보호 소자는 복수의 절연 시트가 적층되어 위로부터 상부 커버층(100), 공통 모드 노이즈 필터(200)와, ESD 보호 소자(300) 및 하부 커버층(400)을 포함한다. 그리고, 공통 모드 노이즈 필터(200)의 내부 전극 및 ESD 보호 소자(300)의 내부 전극 일부와 연결되는 외부 전극(500a, 500b, 500c 및 500d)과 ESD 보호 소자(300)의 내부 전극의 일부와 연결되는 외부 전극(600a 및 600b)을 더 포함한다. 한편, 상부 커버층(100) 및 하부 커버층(400)은 각각 복수의 시트를 적층하여 구성할 수 있으며, 이들과 공통 모드 노이즈 필터(200) 및 ESD 보호 소자(300)를 구성하는 복수의 시트는 비자 성체 시트로 형성된다.
공통 모드 노이즈 필터(100)는 내부 전극, 코일 패턴, 자성체가 매립된 홀 및 전도성 물질이 매립된 홀이 선택적으로 각각 형성된 시트들(210, 220, 230 및 240)이 적층되어 구성된다.
시트(210)상에는 소정 영역, 바람직하게는 중앙 영역에 홀(210a)이 형성되고, 홀(210a)은 자성체 페이스트에 의해 매립된다. 자성체 페이스트는 페이라트, Ni계, Ni-Zn계, Ni-Zn-Cu계 등을 포함한다.
시트(220)상에는 내부 전극(221), 코일 패턴(222), 홀(220a) 및 홀(223)이 형성된다. 홀(220a)은 시트(210)의 홀(210a)과 대응되는 시트(220)의 중앙 영역에 형성되어 페이라트, Ni계, Ni-Zn계, Ni-Zn-Cu계 등의 자성체 페이스트에 의해 매립된다. 홀(223)은 홀(220a)과 일측으로 소정 간격 이격되어 형성되며, 전도성 페이스트에 의해 매립된다. 내부 전극(221)은 코일 패턴(222)으로부터 연장되어 형성되며, 시트(220)의 일 장변의 소정 영역에서 노출되도록 형성된다. 또한, 코일 패턴(222)은 내부 전극(221)으로부터 홀(223)까지 나선 형상으로 형성된다.
시트(230)상에는 내부 전극(231), 코일 패턴(232), 복수의 홀(230a, 233 및 234)이 형성된다. 홀(230a)은 시트들(210 및 220)에 각각 형성된 홀(210a 및 220a)과 대응되는 시트(230)의 중앙 영역에 형성되며, 페이라트, Ni계, Ni-Zn계, Ni-Zn-Cu계 등의 자성체 페이스트에 의해 매립된다. 홀(233)은 시트(220)의 홀(223)과 대응되는 시트(230)의 소정 영역에 형성되며, 전도성 페이스트에 의해 매립된다. 그 리고, 홀(234)은 홀(230a)을 중심으로 홀(233)과 반대 위치에 형성되며, 전도성 페이스트에 의해 매립된다. 또한, 내부 전극(231)은 코일 패턴(232)으로부터 연장되어 형성되며, 시트(230)의 일 장변의 소정 영역에서 일부 노출되어 형성되고, 시트(220)상에 형성된 내부 전극(221)과 소정 거리 이격되도록 형성된다. 그리고, 코일 패턴(232)은 내부 전극(231)으로부터 홀(234)까지 나선 형상으로 형성된다.
시트(240)상에는 복수의 내부 전극(241 및 242) 및 홀(240a)이 형성된다. 홀(240a)은 시트들(210, 220 및 230)에 각각 형성된 홀들(210a, 220a 및 230a)과 대응되는 시트(230)의 중앙 영역에 형성되며, 페이라트, Ni계, Ni-Zn계, Ni-Zn-Cu계 등의 자성체 페이스트에 의해 매립된다. 또한, 복수의 내부 전극(241 및 242)은 시트들(220 및 230) 각각에 형성된 내부 전극(221 및 231)이 노출된 일 장변과 반대쪽의 시트(240)의 타 장변으로 연장되어 형성되는데, 내부 전극(241)은 홀들(223 및 233)과 대응되는 시트(240)의 소정 영역으로부터 시트(240)의 타 장변에서 노출되도록 직선 형태로 형성된다. 그리고, 내부 전극(242)은 홀(234)과 대응되는 시트(240)의 소정 영역으로부터 시트(230)의 타 장변에서 노출되도록 직선 형태로 형성된다.
한편, 상기 시트들(210, 220, 230 및 240)은 각각 비자성체 시트로 형성된다. 또한, 내부 전극들(221, 231, 241 및 242) 및 코일 패턴들(222 및 232)은 각각 전도성 페이스트를 이용하여 스크린 인쇄법(screen printing)으로 형성하는데, 이외에도 스퍼터링(sputtering), 증발법 및 졸겔 코팅법 등을 이용하여 형성할 수 있다. 또한, 홀들(210a, 220a, 230a 및 240a)은 각각 자성체 페이스트에 의해 매립되 고, 홀들(223, 233 및 234)은 각각 전도성 페이스트에 의해 매립되어 홀들(223 및 233)을 통해 코일 패턴(222)과 내부 전극(241)이 연결되고, 홀(234)을 통해 코일 패턴(232)과 내부 전극(242)이 연결된다. 따라서, 홀들(210a, 220a, 230a 및 240a)내에 매립된 자성체 페이스트로 이루어진 자심을 중심으로 도전성 패턴으로 이루어진 코일이 감긴 솔레노이드(solenoid) 타입의 공통 모드 노이즈 필터가 형성된다.
ESD 보호 소자(200)는 내부 전극 및 홀이 각각 선택적으로 형성된 복수의 시트(310, 320, 330, 340, 350 및 360)가 적층되어 구성된다.
시트(310)의 하면에는 복수의 내부 전극(311 및 312)이 형성된다. 복수의 내부 전극(311 및 312)은 시트(310)의 하면 중앙부로부터 일 장변에서 노출되도록 직선 형태로 형성되며, 서로 이격되어 형성된다.
시트(320)상에는 복수의 홀(323 및 324)이 형성되는데, 복수의 홀(323 및 324)은 시트(310)의 중앙부로부터 형성된 복수의 내부 전극(311 및 312)과 대응되는 위치에 형성된다. 즉, 복수의 홀(323 및 324)은 시트(320)의 중앙부에 서로 이격되어 형성된다. 또한, 복수의 홀(323 및 324)은 각각 ESD 보호 물질에 의해 매립된다.
시트(330)의 상면 및 하면에는 각각 내부 전극(331 및 332)이 형성된다. 내부 전극들(331 및 332)은 시트(330)의 상면 및 하면에서 서로 대응되는 위치에 형성되며, 시트(320)의 홀들(323 및 324)이 형성된 위치와 대응되는 위치를 가로질러 시트(330)의 일 단변 및 타 장변의 중앙부에서 노출되도록 직선 형태로 형성된다.
시트(340)상에는 복수의 홀(343 및 344)이 형성되는데, 복수의 홀(343 및 344)은 시트(320)에 형성된 복수의 홀(323 및 324)과 각각 대응되는 위치에 형성된다. 또한, 복수의 홀(343 및 344)은 각각 ESD 보호 물질에 의해 매립된다.
시트(350)상에는 복수의 내부 전극(351 및 352)이 형성된다. 복수의 내부 전극(351 및 352)은 내부 전극(321 및 322)이 노출된 시트(310)의 일 장변과 반대쪽의 시트(350)의 타 장변으로 연장되어 형성되는데, 내부 전극(351)은 홀들(323 및 343)과 대응되는 시트(350)의 소정 영역으로부터 시트(350)의 타 장변에서 노출되도록 직선 형태로 형성된다. 또한, 내부 전극(352)은 홀들(324 및 344)과 대응되는 시트(350)의 소정 영역으로부터 시트(350)의 타 장변에서 노출되도록 직선 형태로 형성되어 내부 전극(351)과 소정 간격 이격된다.
한편, 상기 복수의 내부 전극(311, 312, 331, 332, 351 및 352)은 각각 전도성 페이스트를 이용하여 스크린 인쇄법(screen printing)으로 형성할 수 있으며, 그외에도 스퍼터링(sputtering), 증발법 및 졸겔 코팅법 등을 이용하여 형성할 수 있다. 또한, 복수의 홀(323, 324, 343 및 344)은 ESD 보호 물질을 이용하여 매립한다. 여기서, ESD 보호 물질은 PVA(Polyvinyl Alcohol) 또는 PVB(Polyvinyl Butyral) 등의 유기물에 RuO2, Pt, Pd, Ag, Au, Ni, Cr, W 등에서 선택된 적어도 하나의 도전성 물질을 혼합한 물질로 형성할 수 있다. 또한, ESD 보호 물질은 상기 혼합 물질에 ZnO 등의 바리스터 물질 또는 Al2O3 등의 절연성 세라믹 물질을 더 혼합하여 형성할 수도 있다.
이와 같이 형성된 ESD 보호 물질은 전도성 물질과 절연성 물질이 소정의 비율로 혼합된 상태로 존재하게 된다. 즉, 절연성 물질 사이에 전도성 입자가 존재하게 되며, 내부 전극에 소정 전압 이하의 전압이 인가되는 경우에는 절연 상태를 유지하고, 내부 전극에 소정 전압 이상의 전압이 인가되는 경우에는 전도성 입자 사이에 방전이 일어나게 되어 해당 내부 전극 사이의 전압 차이를 줄이게 된다.
한편, 공통 모드 노이즈 필터(200)의 내부 전극(221)과 ESD 보호 소자(300)의 내부 전극(351)이 외부 전극(500a)과 접속되고, 공통 모드 노이즈 필터(200)의 내부 전극(231)과 ESD 보호 소자(300)의 내부 전극(352)이 외부 전극(500b)과 접속된다. 또한, 공통 모드 노이즈 필터(200)의 내부 전극(241)과 ESD 보호 소자(300)의 내부 전극(311)이 외부 전극(500c)과 접속되고, 공통 모드 노이즈 필터(200)의 내부 전극(232)과 ESD 보호 소자(300)의 내부 전극(312)이 외부 전극(500d)과 접속된다. 그리고, ESD 보호 소자(300)의 내부 전극들(331 및 332)의 일측 및 타측은 각각 외부 전극(600a 및 600b)과 접속된다.
상기와 같은 본 발명의 제 1 실시 예에 따른 적층된 복수의 시트에 수직으로 형성된 홀에 매립된 자성체 페이스트로 이루어진 자심에 도전성 패턴으로 이루어진 코일이 감긴 형상의 솔레노이드 타입의 공통 모드 노이즈 필터와 ESD 보호 소자가 복합된 회로 보호 소자는 전자기기에 사용되는 1 채널의 입출력 단자와 시스템 사이에 외부 전극(500)이 접속되고, 접지 단자 사이에 외부 전극(600)이 접속되어 도 3의 등가 회로와 같이 공통 모드 노이즈를 제거할 뿐만 아니라 입출력 단자로 유입 되는 정전기를 접지 단자로 흘려줄 수 있다. 즉, 자심 둘레를 회전하는 코일을 포함하는 적층형 공통 모드 노이즈 필터가 전원과 시스템 사이에 배치되어 공통 모드 노이즈를 효율적으로 억제하고, ESD 보호 소자가 입출력 단자와 시스템 사이에서 접지 단자와 연결되어 회로 보호 소자의 양단 사이에 원하지 않는 소정 전압 이상의 전압이 인가되면, ESD 보호 물질의 전도성 입자 사이에 방전이 일어나게 되어 접지 단자로 전류를 흘려주고, 해당 회로 보호 소자의 양단 사이의 전압 차이를 줄이게 된다. 이때, 회로 보호 소자의 양단은 도통 상태가 되는 것이 아니기 때문에, 입력 신호는 왜곡 없이 그대로 입출력 단자에 전달된다. 즉, 회로 보호 소자는 정전기 발생시에도 해당 정전기는 해당 회로 보호 소자를 통하여 접지로 빠져나가게 되어 회로를 보호하는 동시에 시스템이 주고받는 신호는 그대로 유지된다.
이와 같은 구성의 회로 보호 소자는 ESD 보호 물질이 매립되는 ESD 보호 소자의 관통홀의 폭이 수∼수백㎛로 좁기 때문에, ESD 보호 소자의 캐패시턴스를 예를들어 10㎊ 이하, 더욱 바람직하게는 1㎊ 이하로 매우 낮게 조절할 수 있다. 따라서, 회로 보호 소자는 고주파를 사용하는 입출력 단자에서 캐패시턴스가 변하거나 그로 인한 신호 왜곡 현상이 발생하지 않는다.
상기와 같은 본 발명의 제 1 실시 예에 따른 공통 모드 노이즈 필터와 ESD 보호 소자가 적층되어 형성된 회로 보호 소자의 제조 방법을 도 4를 이용하여 설명하면 다음과 같다.
S110 : 비자성체 물질이 혼합된 직사각형 형상의 시트를 복수 마련한다. 이 를 위해 Al2O3, 글래스 프리트 등을 포함하는 조성에 B2O3-SiO2계 유리, Al2O3-SiO2계 유리, 기타 세라믹 물질 가운데 페라이트와 열팽창률이 유사한 재료를 혼합하여 알코올류 등의 용매로 24시간 볼밀(Ball Mill)하여 원료 분말을 준비하고, 첨가제로 유기 바인더(binder)를 원료 분말 대비 약 6wt% 정도 측량한 후 톨루엔/알코올(toluene/alcohol)계 솔벤트(solvent)에 용해시켜 투입하고, 소형 볼 밀(ball mill)로 약 24시간 동안 밀링(milling) 및 혼합하여 슬러리(slurry)를 제조한 후 이러한 슬러리를 닥터 블레이드(Doctor blade) 등의 방법으로 원하는 두께의 시트를 제조한다.
S120 : 선택된 시트의 소정 영역에 홀을 형성한다. 즉, 공통 모드 노이즈 필터(200)로 이용되는 시트들(210, 220, 230 및 240)의 소정 영역에 복수의 홀을 각각 형성한다. 즉, 시트(210 및 240)의 중앙부에 홀(210a 및 240a)을 각각 형성하고, 시트(220)의 중앙부 및 이로부터 일측으로 이격된 위치에 홀들(220a 및 223)을 형성하며, 시트(220)의 중앙부 및 이로부터 일측 및 타측으로 이격된 위치에 홀들(230a, 233 및 234)을 형성한다. 또한, ESD 보호 소자(300)의 시트(320 및 340)에 홀들(323, 324, 343 및 344)을 형성한다. 이러한 홀들은 레이저 펀칭 또는 기계적 펀칭 방법 등에 의해 형성되며, 수∼수백 ㎛ 정도의 크기로 형성한다.
S130 : 그리고, 공통 모드 노이즈 필터(200)로 이용되는 시트(210, 220, 230 및 240)의 중앙부에 각각 형성된 홀들(210a, 220a, 230a 및 240a)을 자성체 페이스트로 매립하고, 시트(220 및 230)에 형성된 홀들(223, 233 및 234)을 Pd, Ag/Pd, Ag 등의 전도성 페이스트로 매립한다. 또한, ESD 보호 소자(300)로 이용되는 시트들(330 및 340)에 형성된 홀들(323, 324, 343 및 344)을 ESD 보호 물질로 매립한다. ESD 보호 물질은 PVA(Polyvinyl Alcohol) 또는 PVB(Polyvinyl Butyral) 등의 유기물에 RuO2, Pt, Pd, Ag, Au, Ni, Cr, W 등에서 선택된 적어도 하나 이상의 전도성 물질을 혼합한 물질로 형성할 수 있다. 한편, ESD 보호 물질은 상기 혼합 물질에 ZnO 등의 배리스터 물질 또는 Al2O3 등의 절연성 세라믹 물질을 더 혼합하여 형성할 수도 있다.
S140 : 공통 모드 노이즈 필터(200)를 구현하기 위해 시트상에 원하는 내부 전극 및 코일 패턴을 형성하고, ESD 보호 소자(300)를 구현하기 위해 시트상에 내부 전극을 형성한다. 즉, 홀이 형성되고 각각 전도성 페이스트 및 ESD 보호 물질이 매립된 복수의 시트상에 스크린 프린팅(screen printing) 등의 방법으로 Pd, Ag/Pd, Ag 등의 전도성 페이스트(paste)를 인쇄하여 공통 모드 노이즈 필터(200)를 구현하기 위한 내부 전극 및 코일 패턴을 형성하고, ESD 보호 소자(300)를 구현하기 위한 내부 전극을 형성한다.
S150 : 상부 커버층(100)으로 이용되는 복수의 시트와 소정의 내부 전극, 코일 패턴 및 홀 등이 형성된 시트들(210, 220, 230 및 240), 그리고 시트들(310, 320, 330, 340, 350 및 360)를 적층한 후 이들 적층 시트를 200∼700 kgf/㎠의 압력으로 압착하고, 적층물을 원하는 단위 칩 크기로 절단하여 직육면체의 적층물을 제조한다. 이때, 상부 커버층(100)과 시트(210) 사이, 그리고 시트(360)과 하부 커 버층(400) 사이에 더미 시트가 더 삽입될 수 있다.
S160 : 계속하여 이러한 시트 적층물을 소성로에서 230∼350℃의 온도로 20시간∼40시간 동안 하소(Burn-out)하여 바인더 성분을 제거하고, 700∼900℃의 온도로 20∼40시간 동안 소성한다. 여기서, 본 발명에 따른 회로 보호 소자는 공통 모드 노이즈 필터를 이루는 시트들로부터 ESD 보호 소자를 이루는 시트들이 동일한 시트를 사용하기 때문에 동시 소성이 가능하고, 이에 따라 제조 공정을 단순화할 수 있다.
S170 : 소성로에서 소성된 시트 적층물의 외부면에 외부 전극들(500 및 600)을 형성하고, 이를 600∼800℃의 온도로 30분∼2시간 동안 소성하여 본 발명의 제 1 실시예에 따른 회로 보호 소자를 완성한다. 여기서, 외부 전극(500)은 공통 모드 노이즈 필터(200)의 내부 전극들(211, 221, 231 및 232)과 ESD 보호 소자(300)의 내부 전극(311, 312, 351 및 352)과 접속되도록 형성하고, 외부 전극(600)은 ESD 보호 소자(300)의 내부 전극들(331 및 332)과 접속되도록 형성한다.
도 5 및 도 6은 본 발명의 제 2 실시 예에 따른 회로 보호 소자의 결합 사시도 및 분해 사시도이다. 본 발명의 제 2 실시 예에 따른 회로 보호 소자는 1 채널의 입출력 단자와 시스템 사이에 접속되는 제 1 실시 예에 따른 회로 보호 소자와 비교하여 2 채널의 입출력 단자와 시스템 사이에 접속되는 것으로, 공통 모드 노이즈 필터(200)를 구성하는 시트 하나에 내부 전극, 코일 패턴, 자성체 페이스트가 매립된 홀 및 전도성 페이스트가 매립된 홀이 각각 두개 형성되고, 외부 전극((500a, 500b, 500c, 500d, 500e, 500f, 500g 및 500h; 500)이 8개 형성된 것이 상이하다.
공통 모드 노이즈 필터(100)는 내부 전극, 코일 패턴, 자성체 페이스트가 매립된 홀 및 전도성 페이스트가 매립된 홀이 선택적으로 각각 형성된 복수의 시트(210, 220, 230 및 240)가 적층되어 구성된다.
시트(210)상에는 소정 영역, 바람직하게는 중앙 영역에 홀들(210a 및 210b)이 서로 이격되어 형성되고, 홀들(210a 및 210b)이 자성체 페이스트에 의해 매립된다. 자성체 페이스트는 페이라트, Ni계, Ni-Zn계, Ni-Zn-Cu계 등을 포함한다.
시트(220)상에는 복수의 내부 전극(211 및 216), 복수의 코일 패턴(212 및 217) 및 복수의 홀(220a, 220b, 213 및 218)이 형성된다. 홀들(220a 및 220b)은 시트(210)상에 형성된 홀들(210a 및 210b)과 대응되는 시트(220) 상의 중앙 영역에 형성되어 자성체 페이스트에 의해 매립된다. 홀들(213 및 218)은 각각 홀들(220a 및 220b)과 소정 간격 이격되어 형성되고, 전도성 페이스트에 의해 매립된다. 내부 전극(221 및 226)은 각각 코일 패턴(222 및 227)으로부터 연장되어 형성되며, 시트(220)의 일 장변의 소정 영역에서 노출되고, 서로 소정 간격 이격되도록 형성된다. 또한, 코일 패턴들(222 및 227)은 각각 내부 전극들(221 및 226)로부터 홀(223 및 228)까지 나선 형상으로 형성되며, 서로 중첩되지 않도록 이격되어 형성된다.
시트(230)상에는 복수의 내부 전극(231 및 236), 복수의 코일 패턴(232 및 237) 및 복수의 홀(230a, 230b, 233, 234, 238 및 239)이 형성된다. 홀들(230a 및 230b)은 시트(210 및 220)상에 각각 형성된 홀들(210a 및 210b, 220a 및 220b)과 대응되는 시트(230) 상의 중앙 영역에 형성되어 자성체 페이스트에 의해 매립된다. 홀들(233 및 234)는 홀(230a)과 소정 간격 이격되며, 홀(230a)을 중심으로 대칭적으로 형성되어 전도성 페이스트에 의해 매립된다. 또한, 홀들(238 및 239)은 홀(230b)과 소정 간격 이격되며, 홀(230b)을 중심으로 대칭적으로 형성되어 전도성 페이스트에 의해 매립된다. 물론 홀들(230a, 230b, 233, 234, 238 및 239)은 서로 소정 간격 이격되어 형성된다. 내부 전극(231 및 236)은 각각 코일 패턴(232 및 237)으로부터 연장되어 형성되며, 시트(230)의 일 장변의 소정 영역에서 노출되고, 서로 소정 간격 이격되도록 형성된다. 또한, 코일 패턴들(232 및 237)은 각각 내부 전극들(231 및 236)로부터 각각 홀(234 및 239)까지 나선 형상으로 형성되며, 서로 중첩되지 않도록 이격되어 형성된다.
시트(240)상에는 복수의 내부 전극(241, 242, 243 및 244) 및 복수의 홀(240a 및 240b)이 형성된다. 홀들(240a 및 240b)은 시트들(210, 220 및 230)에 각각 형성된 홀들(210a 및 210b, 220a 및 20b, 230a 및 230b)과 각각 대응되는 시트(230)의 중앙 영역에 형성되며, 페이라트, Ni계, Ni-Zn계, Ni-Zn-Cu계 등의 자성체 페이스트에 의해 매립된다. 또한, 복수의 내부 전극(241, 242, 243 및 244)은 시트들(220 및 230) 각각에 형성된 내부 전극들(221 및 226, 231 및 236)이 노출된 일 장변과 반대쪽의 시트(240)의 타 장변으로 연장되어 형성되는데, 내부 전극(241)은 홀들(223 및 233)과 대응되는 시트(240)의 소정 영역으로부터 시트(240)의 타 장변에서 노출되도록 직선 형태로 형성된다. 그리고, 내부 전극(242)은 홀(234)과 대응되는 시트(240)의 소정 영역으로부터 시트(240)의 타 장변에서 노출되도록 형성되고, 내부 전극(243)은 홀들(228 및 238)과 대응되는 시트(240)의 소 정 영역으로부터 시트(240)의 타 장변에서 노출되도록 직선 형태로 형성된다. 또한, 내부 전극(244)은 홀(239)과 대응되는 시트(240)의 소정 영역으로부터 시트(240)의 타 장변에서 노출되도록 형성된다.
한편, 복수의 내부 전극(211, 216, 221, 226, 231, 232, 233 및 234) 및 복수의 코일 패턴(212, 217, 223 및 227)은 각각 전도성 페이스트를 이용하여 형성하는데, 스퍼터링(sputtering), 스크린 인쇄법(screen printing), 증발법 및 졸겔 코팅법 등을 이용하여 형성한다. 또한, 홀들(210a 및 210b, 220a 및 220b, 230a 및 230b, 240a 및 240b)은 각각 자성체 페이스트에 의해 매립되고, 홀들(223 및 228, 233 및 234, 238 및 239)은 각각 전도성 페이스트에 의해 매립되어 홀들(223 및 233)을 통해 코일 패턴(222)과 내부 전극(241)이 연결되고, 홀(234)을 통해 코일 패턴(232)과 내부 전극(242)이 연결된다. 또한, 홀들(228 및 238)을 통해 코일 패턴(227)과 내부 전극(243)이 연결되고, 홀(239)을 통해 코일 패턴(237)과 내부 전극(244)이 연결된다. 따라서, 두개의 자성체 기둥을 중심으로 코일이 각각 감긴 듀얼 솔레노이드(solenoid) 타입의 공통 모드 노이즈 필터가 형성된다.
ESD 보호 소자(200)는 내부 전극 및 홀이 각각 선택적으로 형성된 복수의 시트(310, 320, 330, 340 및 350)가 적층되어 구성된다.
시트(310)의 하면에는 복수의 내부 전극(311, 312, 313 및 314)이 형성된다. 내부 전극들(311, 312, 313 및 314)은 시트(310)의 하면 중앙부로부터 일 장변에서 노출되도록 직선 형태로 형성되며, 서로 이격되어 형성된다.
시트(320)상에는 복수의 홀(325, 326, 327 및 328)이 형성되는데, 복수의 홀(325, 326, 327 및 328)은 시트(310)의 중앙부로부터 형성된 복수의 내부 전극(311, 312, 313 및 314)과 대응되는 위치에 형성된다. 즉, 복수의 홀(325, 326, 327 및 328)은 시트(320)의 중앙부에 서로 이격되어 형성된다. 또한, 복수의 홀(325, 326, 327 및 328)은 각각 ESD 보호 물질에 의해 매립된다.
시트(330)의 상면 및 하면에는 각각 내부 전극(331 및 332)이 형성된다. 내부 전극(331 및 332)은 시트(330)의 상면 및 하면에서 서로 대응되는 위치에 형성되며, 시트(320)의 복수의 홀(325, 326, 327 및 328)이 형성된 위치와 대응되는 위치를 가로질러 시트(330)의 일 단변 및 타 장변의 중앙부에서 노출되도록 직선 형태로 형성된다.
시트(340)상에는 복수의 홀(345, 346, 347 및 348)이 형성되는데, 복수의 홀(345, 346, 347 및 348)은 각각 시트(320)에 형성된 복수의 홀(325, 326, 327 및 328)과 대응되는 위치에 형성된다. 또한, 복수의 홀(345, 346, 347 및 348)은 각각 ESD 보호 물질에 의해 매립된다.
시트(350)상에는 복수의 내부 전극(351, 352, 353 및 354)이 형성된다. 복수의 내부 전극(351, 352, 353 및 354)은 복수의 내부 전극(311, 312, 313 및 314)이 노출된 시트(310)의 일 장변과 반대쪽의 시트(350)의 타 장변으로 연장되어 형성된다.
한편, 복수의 홀(325, 326, 327, 328, 345, 346, 347 및 348)은 ESD 보호 물질을 이용하여 매립한다. 여기서, ESD 보호 물질은 PVA(Polyvinyl Alcohol) 또는 PVB(Polyvinyl Butyral) 등의 유기물에 RuO2, Pt, Pd, Ag, Au, Ni, Cr, W 등에서 선택된 적어도 하나의 전도성 물질을 혼합한 물질로 형성할 수 있다. 또한, ESD 보호 물질은 상기 혼합 물질에 ZnO 등의 바리스터 물질 또는 Al2O3 등의 절연성 세라믹 물질을 더 혼합하여 형성할 수도 있다.
또한, 상부 커버층(100)과 하부 커버층(400), 그리고 공통 모드 노이즈 필터(200)를 구성하는 복수의 시트(210, 220, 230 및 240) 및 ESD 보호 소자(300)를 구성하는 복수의 시트(310, 320, 330, 340 및 350)는 각각 비자성체 시트로 형성된다.
상기 실시 예는 단일 칩 내에 2개의 복합 소자를 구현하였으나, 이에 한정되지 않으며 소자의 개수는 3개 이상으로 증가시킬 수 있다.
상기와 같은 본 발명의 제 3 실시예에 따른 적층된 복수의 시트에 수직으로 형성된 홀에 매립된 자성체 페이스트로 이루어진 자심에 도전성 패턴으로 이루어진 코일이 감긴 형상의 공통 모드 노이즈 필터 및 ESD 보호 소자가 복합된 회로 보호 소자는 전자기기에 사용되는 2 채널의 입출력 단자와 시스템 사이에 외부 전극(500)이 접속되고, 접지 단자 사이에 외부 전극(600)이 접속되어 도 7의 등가 회로와 같이 공통 모드 노이즈를 제거할 뿐만 아니라 입출력 단자로 유입되는 정전기를 접지 단자로 흘려줄 수 있다. 이때, 회로 보호 소자의 양단은 도통 상태가 되는 것이 아니기 때문에, 입력 신호는 왜곡 없이 그대로 입출력 단자에 전달된다. 즉, 회로 보호 소자는 정전기 발생시에도, 해당 정전기는 해당 회로 보호 소자를 통하여 접지로 빠져나가게 되어 회로를 보호하는 동시에 시스템이 주고받는 신호는 그대로 유지된다.
이와 같은 구성의 회로 보호 소자는 ESD 보호 물질이 매립되는 ESD 보호 소자의 관통홀의 폭이 수∼수백㎛로 좁기 때문에, ESD 보호 소자의 캐패시턴스를 예를들어 10㎊ 이하, 바람직하게는 1㎊ 이하로 매우 낮게 조절할 수 있다. 따라서, 회로 보호 소자는 고주파를 사용하는 입출력 단자에서 캐패시턴스가 변하거나 그로 인한 신호 왜곡 현상이 발생하지 않는다.
또한, 채널 수가 증가되더라도 하나의 회로 보호 소자를 이용하여 많은 채널을 통해 들어오는 공통 모드 노이즈 및 ESD를 방지할 수 있으므로 회로 보호 소자의 수를 줄일 수 있고, 그에 따라 전자기기의 사이즈를 줄일 수 있다.
상술한 바와 같이 본 발명에 의하면 솔레노이드 타입의 공통 모드 노이즈 필터와 ESD 보호 소자를 하나의 소자로 적층 형성하고, 이를 전자기기의 입출력 단자와 회로 사이에 배치함으로써 단일 칩 소자를 이용하여 전자기기의 공통 모드 노이즈와 ESD를 동시에 억제할 수 있다. 따라서, 공통 모드 노이즈와 ESD를 보호하기 위해 개별 소자를 사용하는 종래에 비해 단일 칩으로 제조되어 소형화되므로 구성이 간단해지므로 전자기기의 사이즈 증가를 방지할 수 있고 실장 면적을 획기적으로 줄일 수 있으며, 저용량 ESD 보호 소자를 구현하여 입출력 신호의 왜곡을 방지 할 수 있어 전자기기의 신뢰성을 향상시킬 수 있다.
Claims (18)
- 코일 패턴, 내부 전극, 전도성 물질이 매립된 홀 및 자성체 물질이 매립된 홀이 선택적으로 형성된 복수의 시트를 포함하는 공통 모드 노이즈 필터; 및내부 전극 및 ESD 보호 물질이 매립된 홀이 선택적으로 형성된 복수의 시트를 포함하는 ESD 보호 소자를 포함하는 회로 보호 소자.상기 공통 모드 노이즈 필터와 상기 ESD 보호 소자는 상하 적층 결합된 회로 보호 소자.
- 제 1 항에 있어서, 상기 공통 모드 노이즈 필터 상부 및 상기 ESD 보호 소자 하부에 각각 형성된 상부 및 하부 커버층를 더 포함하는 회로 보호 소자.
- 제 1 항에 있어서, 상기 공통 모드 노이즈 필터의 상기 내부 전극 및 상기 ESD 보호 소자의 상기 내부 전극의 일부와 연결되도록 형성된 제 1 외부 전극; 및상기 ESD 보호 소자의 상기 내부 전극의 일부와 연결되도록 형성된 제 2 외부 전극을 포함하며,상기 제 1 외부 전극은 입출력 단자와 회로 사이에 연결되고, 상기 제 2 외부 전극은 접지 단자와 연결된 회로 보호 소자.
- 제 1 항에 있어서, 상기 공통 모드 노이즈 필터는 상부에 자성체 물질이 매립된 제 1 홀이 형성된 제 1 시트;상부에 제 1 코일 패턴, 제 1 내부 전극, 전도성 물질이 매립된 제 1 홀 및 자성체 물질이 매립된 제 2 홀이 형성된 제 2 시트;상부에 제 2 코일 패턴, 제 2 내부 전극, 전도성 물질이 매립된 제 2 홀 및 제 3 홀, 자성체 물질이 매립된 제 3 홀이 형성된 제 3 시트; 및상부에 제 3 및 제 4 내부 전극 및 자성체 물질이 매립된 제 4 홀이 형성된 제 4 시트를 포함하며,상기 전도성 물질이 매립된 제 1 및 제 2 홀을 통해 상기 제 1 코일 패턴이 상기 제 3 내부 전극과 연결되고, 상기 전도성 물질이 매립된 제 3 홀을 통해 상기 제 2 코일 패턴이 상기 제 4 내부 전극과 연결되는 회로 보호 소자.
- 제 1 항에 있어서, 상기 공통 모드 노이즈 필터는 적어도 하나의 자성체 물질이 매립된 제 1 홀이 형성된 제 1 시트;외부로 인출되는 적어도 하나의 제 1 내부 전극으로부터 소정 영역에 전도성 물질이 매립되어 형성된 적어도 하나의 제 1 홀까지 적어도 하나의 제 1 코일 패턴이 적어도 하나의 자성체 물질이 매립된 제 2 홀을 중심으로 각각 형성된 제 2 시트;외부로 인출되는 적어도 하나의 제 2 내부 전극으로부터 소정 영역에 전도성 물질이 매립되어 형성된 적어도 하나의 제 2 홀까지 적어도 하나의 제 2 코일 패턴이 적어도 하나의 자성체 물질이 매립된 제 3 홀을 중심으로 각각 형성되며, 상기 적어도 하나의 제 2 홀과 이격되어 전도성 물질이 매립되어 적어도 하나의 제 3 홀이 형성된 제 3 시트; 및적어도 하나의 자성체 물질이 매립된 제 4 홀이 형성되며, 상기 적어도 하나의 전도성 물질이 매립된 제 1 홀 및 제 3 홀을 통해 상기 제 1 코일 패턴과 연결되어 외부로 인출되는 적어도 하나의 제 3 내부 전극이 형성되고, 상기 적어도 하나의 전도성 물질이 매립된 제 2 홀을 통해 상기 적어도 하나의 제 2 코일 패턴과 연결되어 외부로 인출되는 적어도 하나의 제 4 내부 전극이 형성된 제 4 시트를 포함하는 회로 보호 소자.
- 제 4 항 또는 제 5 항에 있어서, 상기 제 1 및 제 2 코일 패턴은 상기 자성체 물질이 매립된 제 1 내지 제 4 홀을 중심으로 나선 형태로 형성된 회로 보호 소자.
- 제 1 항에 있어서, 상기 ESD 보호 소자는 소정 영역으로부터 외부로 인출되어 형성되며 서로 이격된 복수의 제 1 내부 전극을 포함하는 제 1 시트;소정 영역에 서로 이격되어 형성되며, 상기 ESD 보호 물질이 매립된 복수의 제 1 홀을 포함하는 제 2 시트;상기 복수의 제 1 홀과 대응되는 부분을 지나도록 상부 및 하부에 각각 형성 된 제 2 및 제 3 내부 전극을 포함하는 제 3 시트;상기 복수의 제 1 홀과 대응되는 위치에 형성되며, 상기 ESD 보호 물질이 매립된 복수의 제 2 홀을 포함하는 제 4 시트; 및상기 복수의 제 1 홀 및 제 2 홀과 대응되는 위치로부터 외부로 인출되어 형성된 복수의 제 4 내부 전극을 포함하는 제 5 시트를 포함하는 회로 보호 소자.
- 제 2 항에 있어서, 상기 상부 및 하부 커버층, 상기 공통 모드 노이즈 필터 및 상기 ESD 보호 소자는 비자성체 시트로 형성된 회로 보호 소자.
- 제 1 항에 있어서, 상기 ESD 보호 물질은 유기물에 RuO2, Pt, Pd, Ag, Au, Ni, Cr, W 등에서 선택된 적어도 하나의 전도성 물질을 혼합한 물질로 형성하는 회로 보호 소자.
- 제 9 항에 있어서, 상기 ESD 보호 물질은 상기 혼합 물질에 바리스터 물질 또는 절연성 세라믹 물질을 더 혼합하여 형성하는 회로 보호 소자.
- 자성체 물질을 둘러싸는 코일 패턴과, 상기 코일 패턴과 연결되는 내부 전극을 포함하는 공통 모드 노이즈 필터; 및상기 공통 모드 노이즈 필더와 적층 결합되며 홀내에 매립된 ESD 보호 물질과, 상기 ESD 보호 물질과 연결되는 내부 전극을 포함하는 ESD 보호 소자를 포함하며,상기 공통 모드 노이즈 필터의 상기 내부 전극은 서로 대향하는 제 1 방향 및 제 2 방향으로 연장되고,상기 ESD 보호 소자의 상기 내부 전극은 상기 제 1 및 제 2 방향 및 상기 제 1 및 제 2 방향과 교차되고 서로 대향되는 제 3 방향 및 제 4 방향으로 연장된 회로 보호 소자.
- 제 11 항에 있어서, 상기 공통 모드 노이즈 필터 및 상기 ESD 보호 소자는 동일한 물질의 시트를 적층하여 형성된 회로 보호 소자.
- 제 12 항에 있어서, 상기 시트를 관통하도록 홀이 형성되고, 상기 홀이 매립되도록 상기 자성체 물질이 형성된 회로 보호 소자.
- 제 11 항에 있어서, 상기 ESD 보호 소자는 캐패시턴스가 1㎊ 이하인 회로 보호 소자.
- 복수의 비자성체 시트를 마련하는 단계;상기 복수의 비자성체 시트에 선택적으로 홀을 형성하는 단계;상기 복수의 비자성체 시트의 홀에 선택적으로 자성체 물질, 전도성 물질 또는 ESD 보호 물질을 매립하는 단계;상기 복수의 비자성체 시트상에 내부 전극 또는 코일 패턴을 선택적으로 형성하는 단계;상기 비자성체 시트를 적층 및 압착한 후 절단하는 단계; 및상기 적층 및 절단된 자성체 시트를 소성한 후 서로 대향하는 제 1 측면 및 제 2 측면에 상기 내부 전극과 일부 연결되도록 제 1 외부 전극을 형성하고, 상기 제 1 및 제 2 측면과 교차되고 서로 대향되는 제 3 측면 및 제 4 측면에 상기 내부 전극과 일부 연결되도록 제 2 외부 전극을 형성하는 단계를 포함하는 회로 보호 소자의 제조 방법.
- 적층된 복수의 시트;상기 복수의 시트의 소정 영역에 형성되어 자성체 물질이 매립된 홀;상기 복수의 시트중 선택된 적어도 둘 이상의 시트에 형성되며, 상기 자성체 물질이 매립된 홀과 이격되어 형성되고 전도성 물질이 매립된 홀;상기 전도성 물질이 매립된 홀로부터 상기 자성체 물질이 매립된 홀을 중심으로 나선형으로 형성된 코일 패턴; 및상기 코일 패턴 및 상기 전도성 물질이 매립된 홀과 연결되어 외부로 인출되는 내부 전극을 포함하는 회로 보호 소자.
- 제 16 항에 있어서, 상기 전도성 물질이 매립된 홀은 하나의 시트에 하나 또는 둘 형성되고, 상기 하나의 시트에 형성된 두개의 전도성 물질이 매립된 홀은 일 홀이 상층 시트에 형성된 상기 코일 패턴과 연결되고, 타 홀이 하층 시트에 형성된 상기 내부 전극과 연결되는 회로 보호 소자.
- 적어도 하나의 자성체 물질이 매립된 제 1 홀이 형성된 제 1 시트;외부로 인출되는 적어도 하나의 제 1 내부 전극으로부터 소정 영역에 전도성 물질이 매립되어 형성된 적어도 하나의 제 1 홀까지 적어도 하나의 제 1 코일 패턴이 적어도 하나의 자성체 물질이 매립된 제 2 홀을 중심으로 각각 형성된 제 2 시트;외부로 인출되는 적어도 하나의 제 2 내부 전극으로부터 소정 영역에 전도성 물질이 매립되어 형성된 적어도 하나의 제 2 홀까지 적어도 하나의 제 2 코일 패턴이 적어도 하나의 자성체 물질이 매립된 제 3 홀을 중심으로 각각 형성되며, 상기 적어도 하나의 제 2 홀과 이격되어 전도성 물질이 매립되어 적어도 하나의 제 3 홀이 형성된 제 3 시트; 및적어도 하나의 자성체 물질이 매립된 제 4 홀이 형성되며, 상기 적어도 하나의 전도성 물질이 매립된 제 1 홀 및 제 3 홀을 통해 상기 제 1 코일 패턴과 연결되어 외부로 인출되는 적어도 하나의 제 3 내부 전극이 형성되고, 상기 적어도 하나의 전도성 물질이 매립된 제 2 홀을 통해 상기 적어도 하나의 제 2 코일 패턴과 연결되어 외부로 인출되는 적어도 하나의 제 4 내부 전극이 형성된 제 4 시트를 포함하는 회로 보호 소자.
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101066456B1 (ko) * | 2009-03-09 | 2011-09-23 | 주식회사 이노칩테크놀로지 | 회로 보호 소자 |
| KR20160040423A (ko) * | 2014-10-03 | 2016-04-14 | 가부시키가이샤 무라타 세이사쿠쇼 | 전자 부품 |
| WO2016080624A1 (ko) * | 2014-11-20 | 2016-05-26 | 주식회사 아모텍 | 감전보호소자 및 이를 구비한 휴대용 전자장치 |
| WO2016080623A1 (ko) * | 2014-11-20 | 2016-05-26 | 주식회사 아모텍 | 감전보호소자 및 이를 구비한 휴대용 전자장치 |
| US9478976B2 (en) | 2013-05-24 | 2016-10-25 | Innochips Technology Co., Ltd. | Circuit protection device |
| WO2019112329A1 (ko) * | 2017-12-07 | 2019-06-13 | 주식회사 아모텍 | 다이오드 복합소자 및 그의 제조 방법 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130117397A (ko) * | 2012-04-17 | 2013-10-28 | 주식회사 이노칩테크놀로지 | 회로 보호 소자 |
| US9293913B2 (en) * | 2013-08-01 | 2016-03-22 | Tdk Corporation | ESD protection component and method for manufacturing ESD protection component |
| JP6209966B2 (ja) * | 2013-12-26 | 2017-10-11 | Tdk株式会社 | 静電気保護部品 |
| JP6414529B2 (ja) * | 2015-09-25 | 2018-10-31 | 株式会社村田製作所 | 電子部品 |
| KR20170104366A (ko) * | 2016-03-07 | 2017-09-15 | 주식회사 모다이노칩 | 회로 보호 소자 |
| KR102122026B1 (ko) * | 2017-11-30 | 2020-06-11 | 주식회사 모다이노칩 | 적층형 필터 |
| KR102084066B1 (ko) * | 2018-06-12 | 2020-03-04 | 주식회사 모다이노칩 | 적층형 소자 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030007453A (ko) * | 2000-03-08 | 2003-01-23 | 마쯔시다덴기산교 가부시키가이샤 | 노이즈 필터 및 노이즈 필터를 이용한 전자 기기 |
| JP2005026268A (ja) | 2003-06-30 | 2005-01-27 | Sumida Corporation | 積層コモンモードフィルタ |
| JP2005044834A (ja) | 2003-07-22 | 2005-02-17 | Mitsubishi Materials Corp | 積層型コモンモードチョークコイル及びその製造方法 |
| JP2005229434A (ja) | 2004-02-13 | 2005-08-25 | Tdk Corp | 積層型フィルタ及び積層型フィルタアレイ |
| KR20060029258A (ko) * | 2006-03-08 | 2006-04-05 | (주) 래트론 | 이종소재를 이용한 적층형 칩 공통모드 바리스터 필터복합소자 및 그 제조방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5945902A (en) * | 1997-09-22 | 1999-08-31 | Zefv Lipkes | Core and coil structure and method of making the same |
-
2007
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-
2008
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030007453A (ko) * | 2000-03-08 | 2003-01-23 | 마쯔시다덴기산교 가부시키가이샤 | 노이즈 필터 및 노이즈 필터를 이용한 전자 기기 |
| JP2005026268A (ja) | 2003-06-30 | 2005-01-27 | Sumida Corporation | 積層コモンモードフィルタ |
| JP2005044834A (ja) | 2003-07-22 | 2005-02-17 | Mitsubishi Materials Corp | 積層型コモンモードチョークコイル及びその製造方法 |
| JP2005229434A (ja) | 2004-02-13 | 2005-08-25 | Tdk Corp | 積層型フィルタ及び積層型フィルタアレイ |
| KR20060029258A (ko) * | 2006-03-08 | 2006-04-05 | (주) 래트론 | 이종소재를 이용한 적층형 칩 공통모드 바리스터 필터복합소자 및 그 제조방법 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101066456B1 (ko) * | 2009-03-09 | 2011-09-23 | 주식회사 이노칩테크놀로지 | 회로 보호 소자 |
| US9478976B2 (en) | 2013-05-24 | 2016-10-25 | Innochips Technology Co., Ltd. | Circuit protection device |
| KR20160040423A (ko) * | 2014-10-03 | 2016-04-14 | 가부시키가이샤 무라타 세이사쿠쇼 | 전자 부품 |
| KR101667888B1 (ko) | 2014-10-03 | 2016-10-19 | 가부시키가이샤 무라타 세이사쿠쇼 | 전자 부품 |
| WO2016080624A1 (ko) * | 2014-11-20 | 2016-05-26 | 주식회사 아모텍 | 감전보호소자 및 이를 구비한 휴대용 전자장치 |
| WO2016080623A1 (ko) * | 2014-11-20 | 2016-05-26 | 주식회사 아모텍 | 감전보호소자 및 이를 구비한 휴대용 전자장치 |
| US10222838B2 (en) | 2014-11-20 | 2019-03-05 | Amotech Co., Ltd. | Electric shock device and portable electronic device including the same |
| WO2019112329A1 (ko) * | 2017-12-07 | 2019-06-13 | 주식회사 아모텍 | 다이오드 복합소자 및 그의 제조 방법 |
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