KR101066456B1 - 회로 보호 소자 - Google Patents

Abstract

본 발명은 회로 보호 소자에 관한 것으로, 상부 및 하부 커버 시트와, 상기 커버 시트들 사이에 형성되며 서로 이격된 적어도 둘 이상의 내부 전극들과, 상기 내부 전극들 사이에 마련된 유전체층을 포함한다.

본 발명에 의하면 500V 이상의 과전압을 바이패스시킬 수 있어 종래보다 피크 전압을 줄일 수 있고, 그에 따라 피크 전압으로부터 회로를 완전하게 보호할 수 있다.

ESD, 회로 보호, 도전층, 유전체층, 피크 전압

Description

회로 보호 소자{Circuit protection device}

본 발명은 회로 보호 소자에 관한 것으로, 특히 도전층과 유전체층을 포함하는 회로 보호 패턴을 이용한 적층형 회로 보호 소자에 관한 것이다.

일반적으로 휴대폰 등의 전자기기는 ㎓ 이상의 고주파를 사용하는 송수신 라인을 가지고 있다. 이때, 송수신 라인에서 순간적인 정전기가 유입되어 내부의 전자 부품이 손상되는 경우가 발생하게 되며, 이에 대한 대책이 필요하게 되었다.

종래에는 송수신 라인로부터 유입되는 정전기를 방지하기 위해 송수신 라인과 접지 단자 사이에 배리스터 소자를 연결하였다. 그러나, 배리스터 소자는 과전압이 인가되지 않는 상태에서는 캐패시터의 역할을 한다. 캐패시터는 높은 주파수에서 캐패시턴스 값이 변하게 되므로 배리스터 소자를 고주파 또는 고속의 데이터 송수신 라인 등에서 사용하게 되면 신호의 왜곡 현상이 발생하는 등의 문제점이 발생하게 된다.

이러한 배리스터의 문제점을 해결하기 위해 RuO₂, Pt, Pd, Ag, Au 등의 정전기 방호 물질을 이용한 정전기 방호 소자를 신호 단자와 시스템 사이에 연결하여 정전기에 의한 과전압을 접지 단자로 바이패스시켜 시스템의 회로를 보호하였다.

그런데, 정전기 방호 소자에 의해 정전기에 의한 과전압이 바이패스된 후에도 소정의 피크 전압이 시스템에 인가되는데, 피크 전압이 낮을수록 시스템의 보호 성능이 우수한 것으로 평가된다. 그러나, 정전기 방호 물질을 이용하는 정전기 방호 소자는 약 1000V의 피크 전압이 시스템에 인가된다. 즉, 1000V 이상의 과전압은 바이패스시킬 수 있으나, 정상 전압과 1000V 사이이 전압은 바이패스되지 못하고 시스템으로 인가된다. 이렇게 시스템에 인가되는 피크 전압이 높기 때문에 시스템내의 회로를 완전하게 보호할 수 없게 된다.

본 발명은 시스템으로 인가되는 피크 전압을 줄여 보다 완전하게 회로를 보호할 수 있는 회로 보호 소자를 제공한다.

본 발명은 적어도 하나의 도전층과 유전체층을 포함하는 회로 보호 패턴을 내부 전극 사이에 마련하여 피크 전압을 줄일 수 있는 회로 보호 소자를 제공한다.

본 발명은 정전기에 의한 과전압이 반복적으로 인가되더라도 수명 및 특성 유지 시간을 향상시킬 수 있는 회로 보호 소자를 제공한다.

본 발명의 일 양태에 따른 회로 보호 소자는 시트; 상기 시트에 형성되며 서로 이격된 적어도 둘 이상의 내부 전극들; 및 상기 내부 전극들 사이에 마련된 유전체층을 포함한다.

상기 내부 전극들은 동일 평면 상에서 이격되거나, 상하로 이격된다.

상기 유전체층은 100 내지 20000의 유전율을 갖고, 상기 유전체층은 Na, Mg, Si, Ca, Ti, Mn, Fe, Cu, An, Ba, Pb중 적어도 어느 하나의 원소를 포함하는 산화물을 포함한다.

상기 유전체층과 상기 내부 전극들 사이에 마련된 적어도 하나의 도전층을 더 포함한다.

상기 내부 전극들과 상기 유전체층 사이에 마련된 적어도 하나의 시트를 더 포함하며, 상기 시트 내의 홀에 상기 도전층이 형성된다.

상기 유전체층은 상기 시트보다 유전율이 높다.

상기 도전층은 금속 또는 그 혼합물을 포함한다.

상기 도전층과 상기 유전체층 사이에 마련된 버퍼층을 더 포함한다.

상기 버퍼층은 상기 도전층의 비저항과 상기 유전체층의 비저항 사이의 비저항을 갖는다.

상기 내부 전극들과 상기 유전체층 사이에 마련된 방전 글래스 시트를 더 포함하며, 상기 방전 글래스 시트는 Fe₂O₃, H₃BO₃, CaCO₃ 중 적어도 어느 하나를 포함하여 제작된다.

상기 내부 전극들은 상기 방전 글래스 시트 상에 형성된다.

본 발명의 또다른 양태에 따른 회로 보호 소자는 적어도 하나의 홀이 각각 형성된 복수의 시트; 상기 복수의 시트중 선택된 두 시트 사이에 마련된 회로 보호 패턴; 및 상기 회로 보호 패턴 상을 지나도록 상기 선택된 두 시트 상에 형성된 내부 전극을 포함하며, 상기 회로 보호 패턴은 상기 선택된 두 시트의 적어도 하나의 홀에 각각 매립된 도전층과, 상기 도전층 사이에 마련된 유전체층을 포함한다.

상기 회로 보호 소자는 500V 이상의 과전압을 바이패스시킨다.

본 발명에 따른 회로 보호 소자는 내부 전극 사이에 적어도 하나의 도전층과 유전체층이 적층된 회로 보호 패턴을 마련하여 500V 이상의 과전압을 바이패스시킬 수 있도록 한다. 따라서, 종래보다 시스템으로 인가되는 피크 전압을 줄일 수 있어 피크 전압으로부터 회로를 거의 완전하게 보호할 수 있다.

또한, 회로 보호 패턴의 상측 및 하측에 방전 글래스 시트를 더 마련함으로써 정전기에 의한 과전압이 반복적으로 인가되어 발생되는 누설 전류의 증가를 방지할 수 있고, 그에 따라 회로 보호 소자의 수명 및 특성 유지 시간을 향상시킬 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 여러 층 및 각 영역을 명확하게 표현하기 위하여 두께를 확대하여 표현하였으며 도면상에서 동일 부호는 동일한 요소를 지칭하도록 하였다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 “상부에” 또는 “위에” 있다고 표현되는 경우는 각 부분이 다른 부분의 “바로 상부” 또는 “바로 위에” 있는 경우뿐만 아니라 각 부분과 다른 부분의 사이에 또 다른 부분이 있는 경우도 포함한다.

도 1은 본 발명의 제 1 실시 예에 따른 회로 보호 소자의 결합 사시도이고, 도 2는 분해 사시도이며, 도 3은 연결 상태를 나타낸 개략도이다.

도 1 및 도 2를 참조하면, 본 발명의 제 1 실시 예에 따른 회로 보호 소자(10)는 복수의 절연 시트가 적층되며, 위로부터 상부 커버층(100), 시트(210) 및 하부 커버층(300)을 포함한다. 또한, 적층체의 일측면 및 타측면에 각각 형성된 제 1 및 제 2 외부 전극(410 및 420)을 더 포함한다. 여기서, 상부 커버층(100) 및 하부 커버층(300)은 생략될 수 있고, 각각 복수의 시트를 적층하여 구성할 수도 있다. 또한, 시트(210)는 상면 및 하면에 각각 제 1 및 제 2 내부 전극(211 및 221)이 형성되고, 시트(210)내에는 홀(212)이 형성된다. 또한, 제 1 및 제 2 내부 전극(211 및 221) 사이에 회로 보호 패턴(230)이 마련되는데, 회로 보호 패턴(230)은 홀(212)에 매립된 도전층(231)과, 도전층(231)과 제 2 내부 전극(221) 사이에 마련된 유전체층(232)을 포함한다.

시트(210)는 서로 마주보는 두개의 단변과 이들과 인접하여 서로 마주보는 두개의 장변을 포함하는 직사각형 형상으로 마련된다. 또한, 시트(210)는 캐패시턴스 값을 억제할 수 있도록 유전율이 4∼10으로 조절된 세라믹 시트를 이용하는 것이 바람직하다. 시트(210)는 바람직하게는 중앙부에 홀(212)이 형성되고, 홀(212)에는 도전성 물질이 매립되어 도전층(231)이 형성된다. 도전성 물질은 금속 또는 그 혼합물이 이용될 수 있는데, 예를들어 Ti, Zn, Zr, Al, Bi, Ag, Pd, La, Co, Ni, Sr 또는 그 혼합물이 이용될 수 있다. 이러한 도전성 물질은 PVA(Polyvinyl Alcohol) 또는 PVB(Polyvinyl Butyral) 등의 유기물에 혼합되어 홀(212)에 매립될 수 있다.

유전체층(232)은 홀(212)에 매립된 도전층(231) 상에 마련된다. 예를들어, 유전체층(232)은 도전층(231)과 제 2 내부 전극(221) 사이에 마련된다. 유전체층(232)은 시트(210)보다 높은 유전율을 갖는 물질, 예를들어 100∼20000의 유전율을 갖는 물질을 이용할 수 있으며, 바람직하게는 15000∼20000의 유전율을 갖는 물질을 이용할 수 있다. 이러한 유전체층(232)으로는 Na, Mg, Si, Ca, Ti, Mn, Fe, Cu, An, Ba, Pb 등이 적어도 하나의 원소를 함유하는 산화물이 이용될 수 있다. 유전체층(232)은 스크린 인쇄법 등의 방법으로 형성할 수 있고, 도전층(231)보다 같거나 크게 형성하는 것이 바람직하다.

시트(210)의 상면에 제 1 내부 전극(211)이 형성되는데, 제 1 내부 전극(211)은 시트(210)의 일 단변의 적어도 일부에 노출되고, 도전층(231)과 연결되도록 도전층(231)의 상면까지 연장 형성된다. 그리고, 시트(210)의 하면에 제 2 내부 전극(221)이 형성되며, 제 2 내부 전극(221)은 시트(210)의 타 단변의 적어도 일부에 노출되고 유전체층(232)과 연결되도록 유전체층(232)의 상면까지 연장 형성된다. 즉, 제 1 및 제 2 내부 전극(211 및 221)은 각각 서로 마주보는 두 단변에서 노출되도록 각각 형성된다. 여기서, 도전층(231) 및 유전체층(232)과 중첩되는 제 1 및 제 2 내부 전극(211 및 221)의 일부분은 홀(212)보다 같거나 크게 형성될 수 있다. 또한, 제 1 및 제 2 내부 전극(211 및 221)은 시트(210)의 일 단변 또는 타 단변 뿐만 아니라 일 단변 및 타 단변과 인접한 양 장변의 일부에 노출되도록 형성될 수도 있다. 제 1 및 제 2 내부 전극(211 및 221)은 각각 제 1 및 제 2 외부 전 극(410 및 420)과 연결된다. 이러한 제 1 및 제 2 내부 전극(211 및 221)은 Pd, Ag/Pd, Ag 등의 도전성 페이스트(paste)를 스크린 인쇄법, 스퍼터링, 증발법 또는 졸겔 코팅법 등을 이용하여 형성한다.

상기 제 1 및 제 2 내부 전극(211 및 221)은 시트(210)의 상면 및 하면에 각각 형성되는 것으로 설명하였으나, 상부 커버층(100)의 하면 및 하부 커버층(300)의 상면에 각각 형성할 수도 있다.

상기한 바와 같은 본 발명의 제 1 실시 예에 따른 회로 보호 소자(10)는 제 1 및 제 2 내부 전극(211 및 221) 사이에 도전층(231)과 유전체층(232)을 포함하는 회로 보호 패턴(230)을 포함한다. 이러한 회로 보호 패턴(230)을 포함하는 회로 보호 소자(10)는 도 3에 도시된 바와 같이 예를들어 신호 단자와 시스템 입력 단자를 연결하는 송수신 라인과 접지 단자 사이에 연결된다. 즉, 예를들어 제 1 내부 전극(211)이 송수신 라인에 연결되고 제 2 내부 전극(221)이 접지 단자에 연결된다. 이러한 회로 보호 소자는 시트(210)의 유전율을 조절하여 0.5㎊ 이하로 캐패시턴스를 조절할 수 있고, 이에 따라 동작 주파수에 따라서도 캐패시턴스가 변동되지 않도록 할 수 있어 신호의 왜곡 현상 등이 발생되지 않는다. 즉, 본 발명의 제 1 실시 예에 따른 회로 보호 소자는 정상 동작 상태에서 0.5㎊의 캐패시턴스를 갖는 캐패시터로 동작하고, 과전압이 인가되면 450V 이상의 과전압을 접지 단자로 바이패스시키게 된다. 따라서, 450V 이하의 피크 전압만이 시스템에 인가된다. 이러한 본 발명의 제 1 실시 예에 따른 회로 보호 소자의 특성을 종래의 회로 보호 소자와 비 교하여 도 4 및 도 5를 이용하여 설명하면 다음과 같다.

도 4는 정전기 방호 물질을 이용하는 종래의 회로 보호 소자의 동작 파형도이고, 도 5는 본 발명의 제 1 실시 예에 따른 회로 보호 소자의 동작 파형도이다. 즉, 정전기에 의한 과전압이 발생되는 경우 회로 보호 소자가 이를 접지 단자로 바이패스시킨 후에도 시스템에 순간적으로 피크 전압이 인가되며, 도 4 및 도 5는 일르 측정한 것이다. 즉, 도 4 및 도 5에서 도면 부호 "A"로 표시된 파형은 8000V의 과전압이 인가되었을 경우 시간에 따라 바이패스되는 과전압의 파형도이고, 도면 부호 "B"로 표시된 파형은 바이패스된 후 시스템에 인가되는 피크 전압의 파형도이다. 그런데, 도 4에 도시된 바와 같이 종래의 회로 보호 소자는 과전압이 바이패스되더라도 1000V 이상의 피크 전압이 시스템에 인가되지만(도 4의 C), 도 5에 도시된 바와 같이 본 발명의 제 1 실시 예의 유전율이 높은 유전체층을 구비하는 회로 보호 소자는 과전압의 바이패스와 함께 500V 이하의 피크 전압만이 시스템에 인가된다(도 5의 C). 따라서, 본 발명의 제 1 실시 예에 따른 회로 보호 소자가 종래에 비해 정전기 보호 성능이 더 우수함을 알 수 있다.

한편, 본 발명에 따른 회로 보호 소자는 회로 보호 패턴(230)을 다양하게 변형하거나 내부 구성을 다양하게 변형할 수 있는데, 이하에는 본 발명의 다양한 실시 예에 대해 설명하겠다.

도 6은 본 발명의 제 2 실시 예에 따른 회로 보호 소자의 결합 사시도이고, 도 7은 분해 사시도이다.

도 6 및 도 7을 참조하면, 본 발명의 제 2 실시 예에 따른 회로 보호 소자는 복수의 절연 시트가 적층되어 위로부터 상부 커버층(100), 제 1 시트(210), 제 2 시트(220) 및 하부 커버층(300)을 포함하고, 적층체의 일측면 및 타측면에 각각 형성된 제 1 및 제 2 외부 전극(410 및 420)을 포함한다. 또한, 제 1 및 제 2 시트(210 및 220)에는 제 1 및 제 2 내부 전극(211 및 221)과 제 1 및 제 2 홀(212 및 222)이 각각 형성되며, 제 1 및 제 2 내부 전극(211 및 221) 사이에 정전기 보호 패턴(230)이 마련된다. 정전기 보호 패턴(230)은 제 1 및 제 2 홀(212 및 222)에 각각 매립된 제 1 및 제 2 도전층(231 및 233)과, 제 1 및 제 2 도전층(231 및 233) 사이에 마련된 유전체층(232)을 포함한다.

제 1 시트(210)는 바람직하게는 중앙부에 제 1 홀(212)이 형성되고, 제 1 시트(210)의 상면에는 제 1 내부 전극(211)이 형성된다. 제 1 홀(212)에는 금속 또는 그 혼합물을 포함하는 도전성 물질이 매립되어 제 1 도전층(231)이 형성된다. 또한, 제 1 내부 전극(211)은 제 1 시트(210)의 일 단변의 적어도 일부에 노출되고 제 1 홀(212)의 상면까지 연장 형성되며, 제 1 홀(212)과 중첩되는 부분은 제 1 홀(212)보다 같거나 크게 형성되는 것이 바람직하다.

제 2 시트(220)는 바람직하게는 제 1 시트(210)의 제 1 홀(212)과 대응되는 영역에 제 2 홀(222)이 형성되고, 제 2 시트(220)의 하면에는 제 2 내부 전극(221)이 형성된다. 제 2 홀(222)에는 금속 또는 그 혼합물 등의 도전성 물질이 매립된 제 2 도전층(233)이 형성된다. 또한, 제 2 내부 전극(221)은 제 2 시트(220)의 타 단변의 적어도 일부에 노출되어 제 2 홀(222)의 상면까지 연장 형성된다. 즉, 제 2 내부 전극(221)은 제 1 내부 전극(211)이 노출되는 일 단변과 마주보는 타 단변으로부터 형성된다.

유전체층(232)은 제 1 및 제 2 시트(210 및 220) 사이에 마련되며, 제 1 및 제 2 홀(212 및 222)에 매립된 제 1 및 제 2 도전층(231 및 233) 사이에 마련된다. 유전체층(232)은 유전율이 100∼20000 사이의 고유전 물질을 이용할 수 있으며, 바람직하게는 15000∼20000의 유전율을 갖는 고유전 물질로 형성될 수 있다. 유전체층(232)은 제 1 시트(210)의 하면으로 노출된 제 1 도전층(231) 상에 형성될 수 있고, 제 2 시트(210)의 상면으로 노출된 제 2 도성층(233) 상에 형성될 수 있다. 또한, 유전체층(232)은 제 1 및 제 2 도전층(231 및 233)이 서로 접촉되는 것을 방지하기 위해 제 1 및 제 2 도전층(231 및 233)보다 같거나 크게 형성하는 것이 바람직하다.

상기한 바와 같은 본 발명의 제 2 실시 예에 따른 회로 보호 소자 또한 도 3의 등가 회로도에 도시된 바와 같이 예를들어 송수신 라인과 접지 단자 사이에 연결되어 과전압을 접지 단자로 바이패스시키게 된다. 도 8은 본 발명의 제 2 실시 예에 따른 회로 보호 소자의 동작 파형도이다. 도 8에 도시된 바와 같이 본 발명의 제 2 실시 예에 따른 회로 보호 소자 또한 450V 이하의 피크 전압만이 시스템에 인가된다. 따라서, 본 발명의 제 2 실시 예에 따른 회로 보호 소자가 종래에 비해 정전기 보호 성능이 더 우수하고, 본 발명의 제 1 실시 예에 따른 회로 보호 소자와 거의 동일한 정전기 보호 성능을 가지고 있음을 알 수 있다.

도 9는 본 발명의 제 3 실시 예에 따른 회로 보호 소자의 분해 사시도이다.

도 9를 참조하면, 본 발명의 제 3 실시 예에 따른 회로 보호 소자는 복수의 절연 시트가 적층되며, 위로부터 상부 커버층(100), 제 1 시트(210), 제 2 시트(220) 및 하부 커버층(300)을 포함하고, 제 1 및 제 2 시트(210 및 220) 사이에 회로 보호 패턴(230)이 마련된다. 또한, 회로 보호 패턴(230)은 제 1 도전층(231), 제 1 버퍼층(234), 유전체층(232), 제 2 버퍼층(235) 및 제 2 도전층(233)을 포함한다. 즉, 본 발명의 제 3 실시 예에 따른 회로 보호 소자는 제 2 실시 예에 따른 회로 보호 소자와 비교하여 제 1 도전층(231)과 유전체층(232) 사이에 제 1 버퍼층(234)이 더 형성되고, 유전체층(232)과 제 2 도전층(233) 사이에 제 2 버퍼층(235)이 더 형성된다.

제 1 및 제 2 버퍼층(234 및 235)은 제 1 및 제 2 도전층(231 및 233)과 유전체층(232)의 비저항 차이를 완충시키기 위해 형성된다. 즉, 비저항이 낮은 제 1 및 제 2 도전층(231 및 233)과 비저항이 상대적으로 높은 유전체층(232)은 비저항의 차이 때문에 계면 특성이 나빠질 수 있다. 이러한 비저항의 차이에 의한 계면 특성의 저하를 방지하기 위해 제 1 및 제 2 버퍼층(234 및 235)이 형성된다. 따라서, 제 1 및 제 2 버퍼층(234 및 235)은 제 1 및 제 2 도전층(231 및 233)의 비저항과 유전체층(232)의 비저항 사이의 비저항을 갖는 물질을 이용하는 것이 바람직하다. 이러한 제 1 및 제 2 버퍼층(234 및 235)의 형성 물질로는 예를들어 Pt를 이용할 수 있으며, 스크린 프린팅 등의 방법으로 형성할 수 있다.

한편, 본 발명에 따른 회로 보호 소자는 다음과 같은 방법으로 제조되는데, 여기서는 본 발명의 제 2 실시 예에 따른 회로 보호 소자를 예로들어 제조 방법을 설명하겠다.

먼저, 소정의 유전율을 가지는 직사각형 형상의 제 1 및 제 2 시트(210 및 220)를 마련하는 방법을 설명한다. 예를 들어 Al₂O₃, 글래스 프리트 등을 포함하는 조성에 알코올류 등의 용매로 24시간 볼밀(Ball Mill)하여 원료 분말을 준비한다. 세라믹 시트를 준비하기 위해 첨가제로 유기 바인더(binder)를 원료 분말 대비 약 6wt% 정도 측량한 후 톨루엔/알코올(toluene/alcohol)계 솔벤트(solvent)에 용해시켜 투입한 후 소형 볼 밀(ball mill)로 약 24시간 동안 밀링(milling) 및 혼합하여 슬러리(slurry)를 제조하고, 이러한 슬러리를 닥터 블레이드(Doctor blade) 등의 방법으로 원하는 두께의 세라믹 시트로 제조한다. 또한, 시트는 유전체인 세라믹을 수지와 섞어서 사용해도 좋고, 페라이트 등의 자성체와 섞어서 제조해도 좋다. 이러한 시트는 캐패시턴스 값을 억제할 수 있도록 유전율을 예를들어 4 내지 10으로 조절하는 것이 바람직하다.

다음으로, 제 1 및 제 2 시트(210 및 220)의 바람직하게는 중앙부에 레이저 펀칭 또는 기계적 펀칭 방법 등을 이용하여 제 1 및 제 2 홀(212 및 222)을 각각 형성한다. 제 1 및 제 2 홀(212 및 222)은 수 ㎛ 정도의 크기로 형성한다.

이어서, 제 1 및 제 2 홀(212 및 222) 내에 도전성 물질, 예를들어 금속 또 는 그 혼합물을 매립하여 제 1 및 제 2 도전층(231 및 233)을 각각 형성한다. 이를 위해 예를들어 Ti, Zn, Zr, Al, Bi, Ag, Pd, La, Co, Ni, Sr 등의 금속 또는 그 혼합물 등의 도전 물질이 이용될 수 있다. 도전 물질은 PVA(Polyvinyl Alcohol) 또는 PVB(Polyvinyl Butyral) 등의 유기물에 혼합하고, 혼합물을 제 1 및 제 2 홀(212 및 222)내에 매립하여 제 1 및 제 2 도전층(231 및 233)을 형성할 수 있다.

이어서, 제 1 및 제 2 시트(210 및 220)의 일 면상에 제 1 및 제 2 내부 전극(211 및 221)을 각각 형성한다. 즉, 제 1 및 제 2 시트(210 및 220)의 상면에 스크린 프린팅(screen printing) 등의 방법으로 Pd, Ag/Pd, Ag 등의 도전성 페이스트(paste)를 인쇄하여 제 1 및 제 2 내부 전극(211 및 221)을 형성한다.

이어서, 제 1 및 제 2 시트(210 및 220)중 어느 한 시트의 타 면상에 유전체층(232)을 형성한다. 예를들어 제 2 시트(220)의 제 2 내부 전극(221)이 형성되지 않은 타 면상에 유전체층(232)을 형성하며, 유전체층(232)은 제 2 도전층(233) 상에 형성한다. 유전체층(232)은 유전율이 100∼20000 사이의 고유전 물질을 이용할 수 있으며, 바람직하게는 15000∼20000의 유전율을 갖는 고유전 물질을 이용할 수 있다. 이러한 유전체층(232)은 Na, Mg, Si, Ca, Ti, Mn, Fe, Cu, An, Ba, Pb 등중 적어도 어느 하나의 원소를 포함하는 산화물을 스크린 프린팅 방법으로 형성할 수 있다.

다음으로, 제 1 및 제 2 시트(210 및 220)을 적층하여 200 내지 700kgf/㎠의 압력으로 압착하고, 원하는 단위 칩 크기로 절단하여 직육면체의 적층물을 제조한다.

계속하여, 적층물을 소성로에서 230∼350℃의 온도로 20시간∼40시간 동안 하소(Burn-out)하여 바인더 성분을 제거하고, 700∼900℃의 온도로 20∼40시간 동안 소성한다.

이후, 소성로에서 소성된 적층물의 일측 및 타측 외부면에 제 1 및 제 2 내부 전극(211 및 221)과 각각 연결되도록 제 1 및 제 2 외부 전극(410 및 420)을 형성하고, 이를 600∼800℃의 온도로 30분∼2시간 동안 소성하여 본 발명의 일 실시 예에 따른 회로 보호 소자를 완성한다.

도 10은 본 발명의 제 4 실시 예에 따른 회로 보호 소자의 결합 사시도이다.

도 10을 참조하면, 본 발명의 제 4 실시 예에 따른 회로 보호 소자는 상부 커버층(100), 제 1 방전 글래스 시트(240), 제 1 세라믹 시트(210), 제 2 세라믹 시트(220), 제 2 방전 글래스 시트(250) 및 하부 커버층(300)을 포함한다. 물론, 도시되지 않았지만 도 1 및 도 6에 도시된 바와 같이 적층체의 일측면 및 타측면에 각각 형성된 제 1 및 제 2 외부 전극을 더 포함한다.

또한, 본 발명의 제 4 실시 예에 따른 회로 보호 소자는 본 발명의 제 3 실시 예와 비교하여 제 1 및 제 2 방전 글래스 시트(240 및 250)가 제 1 및 제 2 세라믹 시트(210 및 220) 상부 및 하부에 더 마련된다. 또한, 제 1 및 제 2 내부 전극(211 및 221)이 제 1 방전 글래스 시트(240)의 상면 및 제 2 방전 글래스 시트(250)의 하면에 각각 형성된다. 이러한, 본 발명의 제 4 실시 예에 따른 회로 보호 소자는 제 1 및 제 2 방전 글래스 시트(240 및 250)가 더 마련됨으로써 정전기 에 의한 과전압이 반복적으로 인가되더라도 누설 전류의 증가를 방지할 수 있고, 이에 따라 소자의 수명 및 특성 유지 시간을 향상시킬 수 있다.

제 1 방전 글래스 시트(240)는 Fe₂O₃, H₃BO₃, CaCO₃ 등의 재료를 혼합하여 제작되는데, 제 1 방전 글래스 시트(240)의 제조 방법을 설명하면 다음과 같다. 먼저, 예를들어 Fe₂O₃, H₃BO₃, CaCO₃ 등의 재료를 적절한 비율로 혼합 및 용융한 후 상온에서 냉각시키고, 평균 입도 1㎛ 정도로 분쇄하여 원료 분말을 준비한다. 이어서, 유기 바인더(binder)를 원료 분말 대비 약 6wt% 정도 측량하고, 톨루엔/알코올(toluene/alcohol)계 솔벤트(solvent)에 용해시켜 투입한 후 소형 볼 밀(ball mill)로 약 24시간 동안 밀링(milling) 및 혼합하여 슬러리(slurry)를 제조한다. 이어서, 슬러리를 닥터 블레이드(Doctor blade) 등의 방법으로 원하는 두께의 방전 글래스 시트로 제조한다. 이러한 제 1 방전 글래스 시트(240)의 상면에는 제 1 내부 전극(211)이 형성되며, 제 1 내부 전극(211)은 일 단변의 적어도 일부에 노출되어 중앙부로 연장 형성되고, 중앙부는 제 1 세라믹 시트(210)의 홀에 대응하는 형상, 예를들어 원형으로 형성된다.

제 1 및 제 2 세라믹 시트(210 및 220)는 바람직하게는 중앙부에 제 1 및 제 2 홀(212 및 222)이 각각 형성되고, 제 1 및 제 2 홀(212 및 222)에 금속 또는 그 혼합물 등의 도전성 물질이 매립된 제 1 및 제 2 도전층(231 및 233)이 각각 형성된다. 또한, 제 1 및 제 2 도전층(231 및 233) 사이에 제 1 버퍼층(234), 유전체층(233) 및 제 2 버퍼층(235)이 마련된다. 따라서, 제 1 도전층(231), 제 1 버퍼 층(234), 유전체층(233), 제 2 버퍼층(235) 및 제 2 도전층(233)이 적층된 회로 보호 패턴(230)이 마련된다. 물론, 제 1 및 제 2 버퍼층(234 및 235)가 형성되지 않고 회로 보호 패턴(230)이 마련될 수도 있고, 제 2 도전층(233)이 형성되지 않을 수도 있다.

제 2 방전 글래스 시트(250) 또한 Fe₂O₃, H₃BO₃, CaCO₃ 등의 재료를 혼합하여 제작할 수 있다. 제 2 방전 글래스 시트(250)의 하면에는 제 2 내부 전극(221)이 형성되며, 제 2 내부 전극(221)은 타 단변의 적어도 일부에 노출되어 중앙부로 연장 형성되고, 중앙부는 제 2 세라믹 시트(220)의 홀에 대응하는 형상, 예를들어 원형으로 형성된다.

상기한 바와 같은 본 발명의 제 4 실시 예에 따른 회로 보호 소자의 특성 그래프를 도 11에 도시하였다. 도시된 바와 같이 본 발명의 제 4 실시 예에 따른 회로 보호 소자 또한 450V 이하의 피크 전압만이 시스템에 인가된다. 따라서, 본 발명의 제 4 실시 예에 따른 회로 보호 소자 또한 종래의 회로 보호 소자보다 우수한 특성을 가지며, 본 발명의 제 1 내지 제 3 실시 예에 따른 회로 보로 소자와 유사한 특성을 가진다.

상기 본 발명의 실시 예들에 따른 회로 보호 소자는 도전층의 두께, 유전체층의 유전율 및 두께 등에 따라 특성이 달라지는데, 유전체층의 유전율이 높고 두 께가 얇으며, 도전층의 두께가 얇을수록 캐패시턴스가 증가하고 피크 전압이 낮아진다. 예를들어 유전율이 18500인 물질을 이용하고, 유전체층을 2.5±0.5㎛의 두께로 형성하며, 도전층을 10±1㎛의 두께로 형성하는 경우 피크 전압이 492V로 측정된다. 이때, 캐패시턴스가 증가하더라도 1㎒의 고주파에서 0.5㎊ 이하로 낮기 때문에 신호 왜곡 등의 문제가 발생되지 않는다.

도 12는 본 발명의 제 5 실시 예에 따른 회로 보호 소자의 결합 사시도이고, 도 13은 분해 사시도이며, 도 14는 연결 상태의 개략도로서, 3단자 구조의 회로 보호 소자이다.

도 12 및 도 13을 참조하면, 본 발명의 제 5 실시 예에 따른 회로 보호 소자는 상부 커버층(100), 제 1 시트(210), 제 2 시트(220) 및 하부 커버층(300)을 포함한다. 또한, 적층체의 일 단측면 및 타 단측면에 각각 형성된 외부 전극들(410 및 420)과, 적층체의 일 장측면 및 타 장측면에 각각 형성된 외부 전극들(430 내지 500)을 더 포함한다.

제 1 시트(210) 상에는 복수의 홀(212a, 212b, 212c 및 212d; 212)이 서로 일정한 간격으로 이격되어 형성되고, 복수의 홀(212)에는 금속 또는 그 혼합물 등의 도전성 물질이 매립되어 복수의 도전층(231a, 231b, 231c 및 231d; 231)이 형성된다. 또한, 제 1 시트(210)의 상면에는 제 1 내부 전극(211)이 형성된다. 제 1 내부 전극(211)은 제 1 시트(210)의 일 단변의 적어도 일부 및 타 단변의 적어도 일부에 노출되도록 연장 형성되며, 복수의 도전층(231) 상을 지나도록 형성된다. 제 1 내부 전극(211)은 복수의 도전층(231)과 중첩되는 영역이 다른 부분보다 폭이 넓고, 도전층(231)보다 같거나 크게 형성될 수 있다.

제 2 시트(220) 상에는 복수의 홀(222a, 222b, 222c 및 222d; 222)이 형성되고, 복수의 홀(222)에는 금속 또는 그 혼합물 등의 도전성 물질이 매립되어 복수의 도전층(233a, 233b, 233c 및 233d; 233)이 형성된다. 복수의 홀(222)은 제 1 시트(210)에 형성된 복수의 홀(212)과 동일 위치에 형성된다.

복수의 유전체층(232a, 232b, 232c 및 232d; 232)은 제 1 및 제 2 시트(210 및 220) 사이에 마련되며, 도전층들(231 및 233) 사이에 각각 마련된다. 유전체층(232)은 유전율이 100∼20000 사이의 고유전 물질을 이용할 수 있으며, 바람직하게는 15000∼20000의 유전율을 갖는 고유전 물질로 형성될 수 있다. 유전체층(232)은 제 1 시트(210)의 하면으로 노출된 복수의 도전층(231) 상에 형성될 수 있고, 제 2 시트(220)의 상면으로 노출된 복수의 도전층(233) 상에 형성될 수 있다.

또한, 하부 커버층(300) 상에 일 장측변으로부터 노출되어 타 장측변으로 연장되는 복수의 제 2 내부 전극들(221a, 221b, 221c 및 221d; 221)이 형성된다. 제 2 내부 전극들(221) 각각은 제 2 시트(220)내에 형성된 복수의 도전층(233)을 지나도록 형성된다. 물론, 제 2 내부 전극들(221)은 제 2 시트(220)의 하면에 형성될 수도 있다.

상기와 같이 구성된 본 발명의 제 5 실시 예에 따른 회로 보호 소자는 도 14에 도시된 바와 같이 제 2 내부 전극들(221)이 신호 단자와 시스템 입력 단자 사이에 연결되고, 제 1 내부 전극(211)이 접지 단자와 연결된다. 또한, 제 2 내부 전극 들(221)이 복수 마련되기 때문에 복수의 채널에 연결될 수 있다.

또한, 본 발명에 따른 회로 보호 소자는 도 15에 도시된 바와 같이 각각 상면 및 하면에 내부 전극이 형성된 두 시트 사이에 회로 보호 패턴이 형성된 일 적층물이 복수 적층되어 직렬 구성될 수도 있고, 도 16에 도시된 바와 같이 복수의 회로 보호 소자가 횡 방향으로 배열되어 병렬 구성될 수도 있다.

그리고, 본 발명에 따른 회로 보호 소자는 다양한 형태로 변형이 가능한데, 예를들어 홀이 형성된 시트를 이용하지 않고도 회로 보호 소자의 구현이 가능하다. 즉, 도 17에 도시된 바와 같이 상부 커버층(100) 하면에 형성된 제 1 내부 전극(211)과 하부 커버층(300) 상면에 형성된 제 2 내부 전극(211 및 221) 사이에 도전층(231) 및 유전체층(232)를 형성하여 회로 보호 소자를 구현할 수 있다. 여기서, 도전층(231)은 제 1 내부 전극(211) 상에 형성되고, 유전체층(232)은 제 2 내부 전극(221) 상에 형성된다. 물론, 도전층(231) 및 유전체층(232)이 제 1 내부 전극(211) 또는 제 2 내부 전극(221) 상에 형성될 수도 있다. 이때, 제 1 및 제 2 내부 전극(211 및 221)의 유전체층(232)과 접하는 부분이 유전체층(232)보다 작게 형성하여 제 1 및 제 2 내부 전극(221 및 221)이 서로 연결되지 않도록 한다.

또한, 본 발명에 따른 회로 보호 소자는 홀이 형성된 시트 및 도전층(231)을 이용하지 않고도 구현할 수 있다. 즉, 도 18에 도시된 바와 같이 상부 커버층(100) 하면에 형성된 제 1 내부 전극(211)과 하부 커버층(300) 상면에 형성된 제 2 내부 전극(211 및 221) 사이에 유전체층(232)를 형성하여 회로 보호 소자를 구현할 수 있다. 이때, 제 1 및 제 2 내부 전극(211 및 221)의 유전체층(232)과 접하는 부분이 유전체층(232)보다 작게 형성하여 제 1 및 제 2 내부 전극(221 및 221)이 서로 연결되지 않도록 한다.

한편, 상술한 본 발명의 다수의 실시 예 및 변형 예들은 내부 전극이 상하로 분리된 경우, 즉 내부 전극이 동일 평면 상에 형성되지 않은 경우에 대해 설명하였다. 그러나, 본 발명에 따른 회로 보호 소자는 제 1 및 제 2 내부 전극(211 및 221)을 동일 평면 상에 형성하여 구현할 수도 있다. 즉, 도 19에 도시된 바와 같이 제 1 및 제 2 내부 전극(211 및 221)을 하부 커버층(300) 상에 각각 이격되도록 형성하고, 제 1 및 제 2 내부 전극(211 및 221) 사이에 유전체층(232)을 형성하여 회로 보호 소자를 구현할 수도 있다. 물론, 제 1 및 제 2 내부 전극(211 및 221)을 상부 커버층(100)의 하면에 형성할 수도 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시 예 및 변형 예들을 설명하였으나, 본 발명은 상기 실시 예 및 변형 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 실시 예 및 변형 예들 간의 다양한 조합이 가능하고, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

도 1은 본 발명의 제 1 실시 예에 따른 회로 보호 소자의 결합 사시도.

도 2는 본 발명의 제 1 실시 예에 따른 회로 보호 소자의 분해 사시도.

도 3은 본 발명의 제 1 실시 예에 따른 회로 보호 소자의 연결 상태를 나타낸 개략도.

도 4는 종래의 회로 보호 소자의 특성 그래프.

도 5는 본 발명의 제 1 실시 예에 따른 회로 보호 소자의 특성 그래프.

도 6은 본 발명의 제 2 실시 예에 따른 회로 보호 소자의 결합 사시도.

도 7은 본 발명의 제 2 실시 예에 따른 회로 보호 소자의 분해 사시도.

도 8은 본 발명의 제 2 실시 예에 따른 회로 보호 소자의 특성 그래프

도 9는 본 발명의 제 3 실시 예에 따른 회로 보호 소자의 분해 사시도.

도 10은 본 발명의 제 4 실시 예에 따른 회로 보호 소자의 분해 사시도.

도 11은 본 발명의 제 4 실시 예에 따른 회로 보호 소자의 특성 그래프.

도 12는 본 발명의 제 5 실시 예에 따른 회로 보호 소자의 결합 사시도.

도 13은 본 발명의 제 5 실시 예에 따른 회로 보호 소자의 분해 사시도.

도 14는 본 발명의 제 5 실시 예에 따른 회로 보호 소자의 연결 상태를 나타낸 개략도.

도 15 및 도 16은 본 발명의 제 6 및 제 7 실시 예에 따른 회로 보호 소자의 결합 단면도.

도 17, 도 18 및 도 19는 본 발명의 다양한 변형 예들에 따른 회로 보호 소 자의 분해 사시도.

<도면의 주요 부분에 대한 부호의 설명>

100 : 상부 커버층 200 : 시트

300 : 하부 커버층 211 및 221 : 제 1 및 제 2 내부 전극

221 : 홀 231 및 233 : 도전층

232 : 유전체층 230 : 회로 보호 패턴

Claims (16)

1. 시트;

   상기 시트에 형성되며 서로 이격된 적어도 둘 이상의 내부 전극들; 및

   상기 내부 전극들 사이에 마련된 회로 보호 패턴을 포함하고,

   상기 회로 보호 패턴은 유전체층과,

   상기 유전체층과 상기 내부 전극들 사이에 마련된 적어도 하나의 도전층을 포함하며,

   상기 유전체층은 100 내지 20000의 유전율을 갖고,

   상기 유전체층은 Na, Mg, Si, Ca, Ti, Mn, Fe, Cu, An, Ba, Pb중 적어도 어느 하나의 원소를 포함하는 산화물을 포함하는 회로 보호 소자.
2. 삭제
3. 제 1 항에 있어서, 상기 내부 전극들은 상하로 이격된 회로 보호 소자.
4. 삭제
5. 삭제
6. 삭제
7. 제 1 항에 있어서, 상기 내부 전극들과 상기 유전체층 사이에 마련된 적어도 하나의 시트를 더 포함하며, 상기 시트 내의 홀에 상기 도전층이 형성된 회로 보호 소자.
8. 제 7 항에 있어서, 상기 유전체층은 상기 시트보다 유전율이 높은 회로 보호 소자.
9. 제 1 항 또는 제 7 항에 있어서, 상기 도전층은 금속 또는 그 혼합물을 포함하는 회로 보호 소자.
10. 제 1 항 또는 제 7 항에 있어서, 상기 도전층과 상기 유전체층 사이에 마련된 버퍼층을 더 포함하는 회로 보호 소자.
11. 제 10 항에 있어서, 상기 버퍼층은 상기 도전층의 비저항과 상기 유전체층의 비저항 사이의 비저항을 갖는 회로 보호 소자.
12. 제 1 항에 있어서, 상기 내부 전극들과 상기 유전체층 사이에 마련된 방전 글래스 시트를 더 포함하는 회로 보호 소자.
13. 제 12 항에 있어서, 상기 방전 글래스 시트는 Fe₂O₃, H₃BO₃, CaCO₃ 중 적어도 어느 하나를 포함하여 제작된 회로 보호 소자.
14. 제 12 항에 있어서, 상기 내부 전극들은 상기 방전 글래스 시트 상에 형성된 회로 보호 소자.
15. 적어도 하나의 홀이 각각 형성되고 적층된 복수의 시트;

    상기 복수의 시트중 선택된 두 시트 사이에 마련된 회로 보호 패턴; 및

    상기 회로 보호 패턴 상을 지나도록 상기 선택된 두 시트 상에 형성된 내부 전극을 포함하며,

    상기 회로 보호 패턴은 상기 선택된 두 시트의 적어도 하나의 홀에 각각 매립된 도전층과,

    상기 도전층 사이에 마련된 유전체층을 포함하고,

    상기 유전체층은 100 내지 20000의 유전율을 갖고,

    상기 유전체층은 Na, Mg, Si, Ca, Ti, Mn, Fe, Cu, An, Ba, Pb중 적어도 어느 하나의 원소를 포함하는 산화물을 포함하는 회로 보호 소자.
16. 삭제

Images