KR101072673B1

KR101072673B1 - Ｅｓｄ 보호 디바이스

Info

Publication number: KR101072673B1
Application number: KR1020107017106A
Authority: KR
Inventors: 준 아다치; 준 우라카와; 타카히로 스미; 타카히로 키타즈메
Original assignee: 가부시키가이샤 무라타 세이사쿠쇼
Priority date: 2008-02-05
Filing date: 2009-01-22
Publication date: 2011-10-11
Also published as: CN101933204B; US8238069B2; CN101933204A; EP2242154A4; US20100309595A1; EP2242154A1; JP4434314B2; WO2009098944A1; KR20100098722A; JPWO2009098944A1; EP2242154B1

Abstract

본 발명은 ESD 특성의 조정이나 안정화가 용이한 ESD 보호 디바이스를 제공한다.
ESD 보호 디바이스(10)는 (a)세라믹 다층기판(12)과, (b)세라믹 다층기판(12)에 형성되며, 간격(15)을 두고 서로 대향하는 적어도 한쌍의 방전전극(16, 18)과, (c)세라믹 다층기판(12)의 표면에 형성되며, 방전전극(16, 18)과 접속되는 외부전극을 가진다. ESD 보호 디바이스(10)는 한쌍의 방전전극(16, 18)간을 접속하는 영역에, 도전성을 가지지 않는 무기재료로 코팅된 도전재료(34)가 분산되어 이루어지는 보조전극(14)을 구비한다.

Description

ＥＳＤ 보호 디바이스{ESD PROTECTION DEVICE}

본 발명은 ESD 보호 디바이스에 관한 것이며, 상세하게는 세라믹 다층기판의 공동부(空洞部) 내에 방전전극이 대향해서 배치된 ESD 보호 디바이스에 있어서, 세라믹 다층기판의 크랙 등에 의한 파괴, 변형을 방지하는 기술에 관한 것이다.

ESD(Electro-Static Discharge;정전기방전)란, 대전된 도전성 물체(인체 등)가 다른 도전성 물체(전자기기 등)에 접촉, 혹은 충분히 접근했을 때에 격한 방전이 발생하는 현상이다. ESD로 인해 전자기기의 손상이나 오작동 등의 문제가 발생한다. 이것을 막기 위해서는 방전시에 발생하는 과대한 전압이 전자기기의 회로에 가해지지 않도록 할 필요가 있다. 이러한 용도로 사용되는 것이 ESD 보호 디바이스이며, 서지 흡수 소자나 서지 앱소버(surge absorber)라고도 불리고 있다.

ESD 보호 디바이스는 예를 들면 회로의 신호 선로와 그라운드(접지) 사이에 배치된다. ESD 보호 디바이스는 한쌍의 방전전극을 이간하여 대향시킨 구조이므로, 통상의 사용 상태에서는 높은 저항을 가지고 있어, 신호가 그라운드측으로 흐르는 일이 없다. 이에 반해, 예를 들어 휴대전화 등의 안테나로부터 정전기가 가해지는 경우와 같이, 과대한 전압이 가해지면, ESD 보호 디바이스의 방전전극간에서 방전이 일어나, 정전기를 그라운드측으로 유도할 수 있다. 이로 인해, ESD 디바이스보다도 후단의 회로에는 정전기에 따른 전압이 인가되지 않아 회로를 보호할 수 있다.

예를 들면 도 9의 분해 사시도, 도 10의 단면도에 나타내는 ESD 보호 디바이스는 절연성 세라믹 시트(2)가 적층되는 세라믹 다층기판(7) 내에 공동부(5)가 형성되고, 외부전극(1)과 도통된 방전전극(6)이 공동부(5) 내에 대향 배치되며, 공동부(5)에 방전 가스가 들어차 있다. 방전전극(6)간에서 절연 파괴를 일으키는 전압이 인가되면, 공동부(5) 내에 있어서 방전전극(6)간에서 방전이 일어나고, 그 방전에 의해 과잉 전압을 그라운드로 유도하여 후단의 회로를 보호할 수 있다(예를 들면, 특허문헌 1 참조).

일본국 공개특허공보 2001-43954호

그러나 이러한 ESD 보호 디바이스에서는 다음과 같은 문제점이 있다.

도 9, 도 10에 나타내는 ESD 보호 디바이스에서는 방전전극간의 간격의 편차에 의해 ESD 응답성이 변동하기 쉽다. 또한, 방전전극이 대향하는 영역의 면적에 따라 ESD 응답성을 조정할 필요가 있는데, 그 조정에는 제품 사이즈 등에 의한 제한 때문에, 소망으로 하는 ESD 응답성을 실현하기 어려운 경우가 있다.

본 발명은 이러한 실정을 감안하여, ESD 특성의 조정이나 안정화가 용이한 ESD 보호 디바이스를 제공하고자 하는 것이다.

본 발명은 상기 과제를 해결하기 위해, 아래와 같이 구성한 ESD 보호 디바이스를 제공한다.

ESD 보호 디바이스는 (a)세라믹 다층기판과, (b)상기 세라믹 다층기판에 형성되며, 간격을 두고 서로 대향하는 적어도 한쌍의 방전전극과, (c)상기 세라믹 다층기판의 표면에 형성되며, 상기 방전전극과 접속되는 외부전극을 가진다. ESD 보호 디바이스는 상기 한쌍의 방전전극간을 접속하는 영역에, 도전성을 가지지 않는 무기재료로 코팅된 도전재료가 분산되어 이루어지는 보조전극을 구비한다.

상기 구성에 있어서, 외부전극간에 소정 크기 이상의 전압이 인가되면, 대향하는 방전전극간에서 방전이 발생한다. 이 방전은 한쌍의 방전전극간의 상기 간격이 마련된 영역을 따라 발생한다. 이 방전이 발생하는 영역에, 도전재료가 분산되어 있는 보조전극을 구비하고 있으므로, 전자의 이동이 일어나기 쉬워, 보다 효율적으로 방전 현상을 발생시켜 ESD 응답성을 높일 수 있다. 그 때문에, 방전전극간의 간격의 편차에 의한 ESD 응답성의 변동을 작게 할 수 있다. 따라서 ESD 특성의 조정이나 안정화가 용이해진다.

또한 방전이 발생하는 방전전극의 대향부에 인접해서, 도전재료가 분산되어 있는 보조전극을 구비하므로, 보조전극에 포함되는 도전재료의 양이나 종류 등을 조정함으로써 방전개시전압을 소망하는 값으로 설정할 수 있다. 이로 인해, 방전개시전압은 방전전극의 대향부간의 간격을 바꾸기만 해서 조정하는 경우보다도, 정밀도 좋게 설정할 수 있다.

바람직하게는, 상기 무기재료는 적어도 상기 세라믹 다층기판을 구성하는 원소의 일부를 함유하고 있다.

도전재료를 코팅하는 무기재료가, 세라믹 다층기판을 구성하는 원소의 일부를 함유하고 있음으로 인해, 보조전극의 세라믹 다층기판에의 밀착성이 향상하여, 소성시에 있어서의 보조전극의 박리가 발생하기 어려워진다. 또한, 반복 내성(cyclic durability)도 향상한다.

바람직하게는, 상기 보조전극에는 세라믹재료가 첨가되어 있다.

보조전극 중에 세라믹재료가 함유되어 있음으로써, 보조전극과 세라믹 다층기판과의 수축 거동이나 열팽창률의 차를 작게 할 수 있다. 또한, 도전재료 사이에 세라믹재료를 개재시킴으로써 도전재료끼리의 접촉이 더욱 방해받기 때문에, 방전전극간에서의 쇼트의 발생을 방지할 수 있다.

바람직하게는, 상기 세라믹재료는 적어도 상기 세라믹 다층기판을 구성하는 원소의 일부를 함유하고 있다.

이 경우, 보조전극과 세라믹 다층기판과의 수축 거동이나 열팽창률의 차를 작게 하는 것이 용이하다.

바람직하게는, 상기 세라믹재료는 반도체이다.

이 경우, 반도체재료가 개재되어 있으므로, 반도체재료도 방전에 기여하여 ESD 특성이 향상한다.

바람직하게는, 보조전극에 있어서, 상기 무기재료로 코팅된 상기 도전재료가 10vol% 이상, 85vol% 이하의 비율로 함유되어 있다.

보조전극에 있어서 도전재료의 함유 비율이 10vol% 이상이면, 소성시의 보조전극의 수축개시온도가, 방전전극의 수축개시온도와 세라믹 다층기판의 수축개시온도의 중간값이 되도록 할 수 있다. 한편 도전재료의 함유 비율이 85vol% 이하이면, 보조전극 내의 도전재료에 의해 방전전극간에서 쇼트되는 일이 없도록 할 수 있다.

바람직하게는, 상기 세라믹 다층기판은 그 내부에 공동부를 가지며, 상기 방전전극은 상기 공동부의 내면을 따라 형성되어 있다.

이 경우, 외부전극간에 소정 크기 이상의 전압이 인가되어 방전전극간에서 발생하는 방전은, 주로 공동부와 세라믹 다층기판의 계면을 따라 발생하는 연면방전(沿面放電;creeping discharge)이다. 이 연면, 즉 공동부의 내면을 따라 보조전극이 형성되어 있으므로 전자의 이동이 일어나기 쉬워, 보다 효율적으로 방전 현상을 발생시켜 ESD 응답성을 높일 수 있다. 그 때문에, 방전전극간의 간격의 편차에 의한 ESD 응답성의 변동을 작게 할 수 있다. 따라서 ESD 특성의 조정이나 안정화가 용이해진다.

바람직하게는, 상기 세라믹 다층기판은 실질적으로 소결되지 않은 제1 세라믹층과, 소결이 완료된 제2 세라믹층을 교대로 적층해서 이루어진다.

이 경우, 세라믹 다층기판은 소성시에 제1 세라믹층에 의해 제2 세라믹층의 면방향의 수축이 억제된, 이른바 무수축기판이다. 무수축기판은 면방향의 치수 편차가 거의 생기지 않기 때문에, 세라믹 다층기판에 무수축기판을 사용하면, 대향하는 방전전극간의 간격을 정밀도 좋게 형성할 수 있어, 방전개시전압 등의 특성 편차를 작게 할 수 있다.

본 발명의 ESD 보호 디바이스는 ESD 특성의 조정이나 안정화가 용이하다.

도 1은 ESD 보호 디바이스의 단면도이다. (실시예 1)
도 2는 ESD 보호 디바이스의 주요부 확대 단면도이다. (실시예 1)
도 3은 도 1의 직선 A-A를 따라 절단한 단면도이다. (실시예 1)
도 4는 소성 전의 보조전극의 조직을 모식적으로 나타내는 조직도이다. (실시예 1)
도 5는 ESD 보호 디바이스의 투시도이다. (변형예)
도 6은 ESD 보호 디바이스의 투시도이다. (변형예)
도 7은 ESD 보호 디바이스의 투시도이다. (변형예)
도 8은 ESD 보호 디바이스의 단면도이다. (실시예 2)
도 9는 ESD 보호 디바이스의 분해 사시도이다. (종래예)
도 10은 ESD 보호 디바이스의 단면도이다. (종래예)

이하, 본 발명의 실시형태로서 실시예를 도 1∼도 8을 참조하면서 설명한다.

<실시예 1>

실시예 1의 ESD 보호 디바이스(10)에 대하여 도 1∼도 4를 참조하면서 설명한다. 도 1은 ESD 보호 디바이스(10)의 단면도이다. 도 2는 도 1에서 쇄선으로 나타낸 영역(11)을 모식적으로 나타내는 주요부 확대 단면도이다. 도 3은 도 1의 선 A-A를 따라 절단한 단면도이다.

도 1에 나타내는 바와 같이, ESD 보호 디바이스(10)는 세라믹 다층기판(12)의 내부에 공동부(13)와, 한쌍의 방전전극(16, 18)이 형성되어 있다. 방전전극(16, 18)은 공동부(13)의 내면을 따라 형성된 대향부(17, 19)를 포함한다. 방전전극(16, 18)은 공동부(13)로부터 세라믹 다층기판(12)의 바깥둘레면까지 연장되어, 세라믹 다층기판(12)의 외측, 즉 세라믹 다층기판(12)의 표면에 형성된 외부전극(22, 24)에 접속되어 있다. 외부전극(22, 24)은 ESD 보호 디바이스(10)를 실장하기 위해 사용한다.

도 3에 나타내는 바와 같이, 방전전극(16, 18)의 대향부(17, 19)의 선단(17k, 19k)은 간격(15)을 두고 서로 대향하고 있다. 외부전극(22, 24)으로부터 소정값 이상의 전압이 인가되면, 방전전극(16, 18)의 대향부(17, 19)간에서 방전이 발생한다.

도 1에 나타내는 바와 같이, 공동부(13)의 둘레가장자리에는 방전전극(16, 18)의 대향부(17, 19) 및 대향부(17, 19)간의 간격(15)이 형성된 부분에 인접하여 보조전극(14)이 형성되어 있다. 즉, 보조전극(14)은 방전전극(16, 18)간을 접속하는 영역에 형성되어 있다. 보조전극(14)은 방전전극(16, 18)의 대향부(17, 19)와 세라믹 다층기판(12)에 접해 있다. 도 2에 간략하게 나타내는 바와 같이, 보조전극(14)은 세라믹재료의 기재(基材) 중에 분산된 입자형상의 도전재료(34)를 포함하고 있다.

상세하게는 도 4의 모식도에 조직을 모식적으로 나타내는 바와 같이, 보조전극(14)은 도전성을 가지지 않는 무기재료(32)로 코팅된 도전재료(34)와 세라믹재료(30)를 포함한다. 예를 들면, 도전재료(34)는 직경 2∼3㎛의 Cu입자이고, 무기재료(32)는 직경 1㎛ 이하의 Al₂O₃입자이며, 세라믹재료(30)는 Al₂O₃, Ba, Si로 이루어지는 BAS재의 입자이다.

무기재료(32)와 세라믹재료(30)는 소성시에 반응하여, 소성 후에는 변질될 가능성이 있다. 또한, 세라믹재료와 다층기판(12)을 구성하는 세라믹분말도 소성시에 반응하여, 소성 후에는 변질될 가능성이 있다.

도전재료(34)가 무기재료(32)로 코팅되어 있지 않을 경우에는 소성 전의 상태에서 이미 도전재료(34)끼리 접하고 있을 가능성이 있어, 도전재료(34)끼리 이어져서 쇼트가 발생할 가능성이 있다. 쇼트가 발생할 가능성은 도전재료(34)의 비율이 높아질수록 높아진다.

이에 반해, 도전재료(34)가 무기재료(32)로 코팅되어 있으면, 소성 전에 도전재료(34)끼리 접할 가능성이 없다. 또한, 소성 후에 가령 무기재료(32)가 변질되었다고 해도, 도전재료(34)끼리 이간되어 있는 상태가 유지된다. 그 때문에, 도전재료(34)가 무기재료(32)로 코팅되어 있음으로써, 도전재료(34)끼리 이어져서 쇼트가 발생할 가능성이 저하한다.

보조전극(14)의 기재 중의 세라믹재료(30)는 세라믹 다층기판(12)의 세라믹재료와 같은 것이어도 되고 다른 것이어도 되지만, 같은 것으로 하면, 수축 거동 등을 세라믹 다층기판(12)에 맞추는 것이 용이해져 사용하는 재료의 종류를 적게 할 수 있다. 특히 세라믹재료(30)가 세라믹 다층기판(12)의 세라믹재료와 같아서 구별할 수 없을 경우, 보조전극은 무기재료로 코팅된 도전재료만으로 형성되어 있다고 볼 수도 있다.

보조전극(14)에 포함되는 도전재료(34)는 방전전극(16, 18)과 같은 것이어도 되고 다른 것이어도 되지만, 같은 것으로 하면, 수축 거동 등을 방전전극(16, 18)에 맞추는 것이 용이해져 사용하는 재료의 종류를 적게 할 수 있다.

보조전극(14)은 도전재료(34)와 세라믹재료(30)를 포함하므로, 보조전극(14)의 소성시의 수축 거동이, 대향부(17, 19)를 포함하는 방전전극(16, 18)과 세라믹 다층기판(12)의 중간 상태가 되도록 할 수 있다. 이로 인해, 방전전극(16, 18)의 대향부(17, 19)와 세라믹 다층기판(12)과의 소성시의 수축 거동의 차를 보조전극(14)으로 완화할 수 있다. 그 결과, 방전전극(16, 18)의 대향부(17, 19)의 박리 등에 의한 불량이나 특성 편차를 작게 할 수 있다. 또한, 방전전극(16, 18)의 대향부(17, 19)간에 간격(15)의 편차도 작아지므로, 방전개시전압 등의 특성의 편차를 작게 할 수 있다.

또한, 보조전극(14)의 열팽창률이 방전전극(16, 18)과 세라믹 다층기판(12)의 중간값이 되도록 할 수 있다. 이로 인해, 방전전극(16, 18)의 대향부(17, 19)와 세라믹 다층기판(12)과의 열팽창률의 차를 보조전극(14)으로 완화할 수 있다. 그 결과, 방전전극(16, 18)의 대향부(17, 19)의 박리 등에 의한 불량이나 특성의 경년(經年) 변화를 작게 할 수 있다.

또한, 보조전극(14)에 포함되는 도전재료(34)의 양이나 종류 등을 조정함으로써, 방전개시전압을 소망하는 값으로 설정할 수 있다. 이로 인해, 방전개시전압을 방전전극(16, 18)의 대향부(17, 19)간의 간격(15)만으로 조정하는 경우보다도 정밀도 좋게 방전개시전압을 설정할 수 있다.

다음으로 ESD 보호 디바이스(10)의 제작예에 대하여 설명한다.

(1)재료의 준비

세라믹 다층기판(12)의 재료가 되는 세라믹재료에는 Ba, Al, Si를 중심으로 한 조성으로 이루어지는 재료를 사용하였다. 각 소재를 소정의 조성이 되도록 조합, 혼합하고 800-1000℃로 하소(calcination)하였다. 얻어진 하소분말을 지르코니아 볼밀로 12시간 분쇄하여 세라믹분말을 얻었다. 이 세라믹분말에, 톨루엔·액체 연료 등의 유기용매를 첨가해서 혼합한다. 또한 바인더, 가소제를 첨가해서 혼합하여 슬러리를 얻는다. 이렇게 하여 얻어진 슬러리를 닥터 블레이드법으로 성형하여 두께 50㎛의 세라믹 그린시트를 얻는다.

또한, 방전전극(16, 18)을 형성하기 위한 전극 페이스트를 제작한다. 평균 입경 약 2㎛의 Cu분말 80wt%와 에틸셀룰로오스 등으로 이루어지는 바인더 수지에 용제를 첨가하고 롤로 교반, 혼합함으로써 전극 페이스트를 얻었다.

보조전극(14)을 형성하기 위한 혼합 페이스트는 평균 입경 약 2㎛의 Al₂O₃ 코팅 Cu분말과, 상기 BAS재 하소 후 세라믹분말을 소정의 비율로 조합하여, 바인더 수지와 용제를 첨가하고 롤로 교반, 혼합함으로써 얻었다. 혼합 페이스트는 수지와 용제를 20wt%로 하고, 나머지 80wt%를 세라믹과 코팅 Cu분말로 하였다. 각 혼합 페이스트의 세라믹/코팅 Cu분말의 비율을 다음 표 1에 나타낸다. 비교 평가에 사용한 코팅 Cu분말종을 표 2에 나타낸다. 표 2 중의 코팅량(wt%)은 코팅 Cu분말에서 차지하는 코팅종의 질량 비율이다.

세라믹/코팅 Cu 체적 비율

페이스트 No.	체적 비율(vol%)
페이스트 No.	세라믹분말	코팅 Cu분말
*1	100	0
2	90	10
3	70	30
4	50	50
5	40	60
6	30	70
7	20	80
8	15	85
9	0	100

*표시: 본 발명의 범위 외

평가 코팅 Cu종

코팅종	코팅량(wt%)
Al₂O₃	0(코팅 없음)	1	3

또한 공동부(13)를 형성하기 위한 수지 페이스트도 동일한 방법으로 제작한다. 수지 페이스트는 수지와 용제만으로 이루어진다. 수지재료에는 소성시에 분해, 소실되는 수지를 사용한다. 예를 들면 PET, 폴리프로필렌, 에틸셀룰로오스, 아크릴수지 등이다.

(2)스크린 인쇄에 의한 혼합 페이스트, 전극 페이스트, 수지 페이스트의 도포

세라믹 그린시트상에, 보조전극(14)을 형성하기 위해, 혼합 페이스트를 소정의 패턴이 되도록 스크린 인쇄로 도포한다. 혼합 페이스트의 두께가 큰 경우 등에는 세라믹 그린시트에 미리 마련한 오목부에, 세라믹/코팅 금속의 혼합 페이스트를 충전하도록 해도 상관없다.

그 위에, 전극 페이스트를 도포하여 대향부(17, 19)간에 방전 갭이 되는 간격(15)을 가지는 방전전극(16, 18)을 형성한다. 여기서는 방전전극(16, 18)의 굵기를 100㎛, 방전 갭 폭(대향부(17, 19)간의 간격(15)의 치수)을 30㎛가 되도록 형성하였다. 또 그 위에, 공동부(13)를 형성하기 위해 수지 페이스트를 도포한다.

(3)적층, 압착

통상의 세라믹 다층기판과 마찬가지로 세라믹 그린시트를 적층하고 압착한다. 제작예에서는 두께 0.3mm, 그 중앙에 방전전극(16, 18)의 대향부(17, 19), 공동부(13)가 배치되도록 적층하였다.

(4)컷트, 단면전극 도포

LC 필터와 같은 칩 타입의 전자부품과 마찬가지로 마이크로 컷터로 컷트하여 각 칩으로 나눈다. 제작예에서는 1.0mm×0.5mm가 되도록 컷트하였다. 그 후, 단면에 전극 페이스트를 도포하여 외부전극(22, 24)을 형성한다.

(5)소성

이어서 통상의 세라믹 다층기판과 마찬가지로 N₂ 분위기 중에서 소성한다. 또한, ESD에 대한 응답 전압을 낮추기 위해 공동부(13)에 Ar, Ne 등의 희가스(noble gas)를 도입할 경우에는, 세라믹재료의 수축, 소결이 이루어지는 온도영역을 Ar, Ne 등의 희가스 분위기에서 소성하면 된다. 산화하지 않는 전극재료(Ag 등)일 경우에는 대기 분위기여도 상관없다.

소성에 의해 수지 페이스트는 소실되고 공동부(13)가 형성된다. 또한 소성에 의해 세라믹 그린시트 중의 유기용제나, 혼합 페이스트 중의 바인더 수지 및 용제도 소실된다.

(6)도금

LC 필터와 같은 칩 타입의 전자부품과 마찬가지로, 외부전극상에 전해 Ni-Sn 도금을 실시한다.

이상으로, 단면이 도 1∼도 3과 같이 구성된 ESD 보호 디바이스(10)가 완성된다.

한편, 세라믹재료는 특별히 상기의 재료에 한정되는 것은 아니며, 포스테라이트(forsterite)에 유리를 첨가한 것이나 CaZrO₃에 유리를 첨가한 것 등, 다른 것을 첨가해도 된다.

디라미네이션(delamination) 억제의 관점에서, 상기 세라믹 다층기판의 적어도 1층을 형성하는 세라믹재료와 동일한 것이 바람직하다.

또한 반도체재료도 연면방전에 기여하기 때문에, ESD 응답성의 관점에서 세라믹재료는 반도체인 것이 바람직하다. 반도체의 세라믹재료란, 탄화규소, 탄화티탄, 탄화지르코늄, 탄화몰리브덴, 탄화텅스텐 등의 탄화물, 질화티탄, 질화지르코늄, 질화크롬, 질화바나듐, 질화탄탈 등의 질화물, 규화티탄, 규화지르코늄, 규화텅스텐, 규화몰리브덴, 규화크롬 등의 규화물(silicide), 붕화티탄, 붕화지르코늄, 붕화크롬, 붕화란탄, 붕화몰리브덴, 붕화텅스텐 등의 붕화물(boride), 산화아연, 티탄산스트론튬 등의 산화물을 말한다. 특히, 비교적 저렴하면서, 각종 입경의 베리에이션이 시판되어 있는 점에서, 탄화규소가 특히 바람직하다. 이들 반도체의 세라믹재료는 적절히, 단독 또는 2종류 이상을 혼합해서 사용해도 된다. 또한, 반도체의 세라믹재료는 적절히, 알루미나나 BAS재 등의 절연성 세라믹재료와 혼합해서 사용해도 된다.

도전재료도 Cu뿐만 아니라 Ag, Pd, Pt, Al, Ni, W나, 이들의 조합이어도 된다. 도전재료로서, SiC분말 등의 반도체재료나 저항재료 등, 금속재료보다도 도전성이 낮은 재료를 사용해도 된다. 도전재료로서 반도체재료나 저항재료를 사용하면 쇼트 억제의 효과가 얻어진다.

도전재료를 코팅하는 코팅재료는 무기재료라면 특별히 한정되지 않는다. Al₂O₃, ZrO₂, SiO₂ 등의 무기재료나, BAS와 같은 혼합 하소재료 등이어도 된다. 디라미네이션 억제의 관점에서, 상기 세라믹재료와 동일한 성분을 가지고 있거나, 적어도 상기 세라믹재료 또는 상기 세라믹 다층기판을 구성하는 원소를 함유하고 있는 것이 바람직하다. 도전재료를 코팅하는 코팅재가, 세라믹 다층기판을 구성하는 원소의 일부를 함유하고 있으면, 보조전극의 세라믹 다층기판에의 밀착성이 향상하여, 소성시에 있어서의 보조전극의 박리가 발생하기 어려워져 반복 내성도 향상하기 때문이다.

또한, 세라믹/코팅 금속의 혼합재료는 페이스트로서 형성할 뿐만 아니라, 시트화하여 배치해도 된다.

또한, 공동부(13)를 형성하기 위해 수지 페이스트를 도포했지만, 수지가 아니라도 카본 등 소성으로 소실되는 것이면 되며, 또한 페이스트화하여 인쇄로 형성하지 않더라도, 수지 필름 등을 소정의 위치에만 부착하도록 해서 배치해도 된다.

상술한 제작예의 ESD 보호 디바이스(10)의 100개의 시료에 대하여, 방전전극(16, 18)간의 쇼트, 소성 후의 단선, 디라미네이션의 유무를, 내부 단면 관찰에 의해 평가하였다. 쇼트 불량률이 40% 이하인 것을 쇼트 특성이 양호, 쇼트 불량률이 40%를 넘는 것을 쇼트 특성이 불량하다고 판정하였다. 디라미네이션의 발생이 전혀 확인되지 않은 것을 합격(○표시), 디라미네이션의 발생이 1개라도 확인된 것을 불합격(×표시)으로 판정하였다. 디라미네이션이란, 보조전극·방전전극간 또는 보조전극·세라믹 다층기판간에서의 박리를 의미한다.

또한 페이스트의 수축개시온도를 비교하였다. 구체적으로는, 각 페이스트 단체의 수축 거동을 조사하기 위해, 페이스트를 건조한 후 그 분말을 프레스하여 높이 3mm의 압착체를 제작하고 TMA(열기계분석)법으로 측정하였다. 세라믹의 수축개시온도는 시료 No.1의 페이스트와 마찬가지로 885℃이었다.

또한 ESD에 대한 방전 응답성을 평가하였다. ESD에 대한 방전 응답성은 IEC의 규격, IEC 61000-4-2에 정해져 있는 정전기방전 이뮤니티(immunity) 시험으로 행하였다. 접촉방전으로 8kV 인가하여 시료의 방전전극간에서 방전이 생기는지 여부를 조사하였다. 보호회로측에서 검출된 피크 전압이 700v를 넘는 것을 방전 응답성이 불량(×표시), 피크 전압이 500v∼700v인 것을 방전 응답성이 양호(○표시), 피크 전압이 500v 미만인 것을 방전 응답성이 특히 양호(◎표시)하다고 판정하였다.

또한 ESD 반복 내성을 평가하였다. 접촉방전으로 8kV 인가를 10회, 4kV 인가를 10회, 2kV 인가를 10회, 1kV 인가를 10회, 0.5kV 인가를 10회, 0.2kV 인가를 10회 실시하고, 이어서 상기의 ESD에 대한 방전 응답성을 평가하였다. 보호회로측에서 검출된 피크 전압이 700V를 넘는 것을 방전 응답성이 불량(×표시), 피크 전압이 500V∼700V인 것을 방전 응답성이 양호(○표시), 피크 전압이 500V 미만인 것을 방전 응답성이 특히 양호(◎표시)하다고 판정하였다.

다음의 표 3∼표 5에, 세라믹/코팅 금속의 혼합 페이스트의 조건과, 평가 결과를 나타낸다.

표 3∼표 5로부터 알 수 있듯이, 세라믹/코팅 금속의 혼합 페이스트를 사용함으로써, 세라믹분말 비율이 낮은 조건에서도 페이스트의 수축개시온도가 세라믹의 수축개시온도에 근접할 수 있어, 디라미네이션, 방전전극 박리의 해소가 보여졌다.

표 3으로부터 알 수 있듯이, 보조전극이 세라믹과 금속으로 이루어질 경우, ESD 반복 내성은 매우 나쁘고, 또한 세라믹/금속의 혼합 페이스트 중에 차지하는 금속의 비율이 50vol%를 넘으면, 혼합 페이스트 중의 금속입자끼리 접촉함으로써 방전전극간의 쇼트 발생률이 25%를 넘어 버려, 실용적인 ESD 보호 디바이스가 얻어지지 않았다. 한편 표 4 및 표 5로부터 알 수 있듯이, 보조전극이 세라믹과 코팅 금속으로 이루어질 경우, 코팅 금속의 함유량을 늘려도 쇼트 내성의 향상을 얻을 수 있다.

표 3∼표 5로부터 알 수 있듯이, ESD에 대한 방전 응답성은 세라믹/코팅 금속의 혼합 페이스트를 배치해도 악화되지 않고 양호하다. 또한 방전전극간 갭 폭의 편차도 작았다.

코팅량이 7wt%를 넘으면 쇼트 발생률은 0%이었지만, 페이스트 수축개시온도가 방전전극의 수축개시온도와 지나치게 괴리하여 디라미네이션을 발생시켰다. 코팅량은 0.5∼5wt%가 양호하다.

이상에 설명한 바와 같이, 코팅 금속과 세라믹의 혼합재료를 방전전극과 세라믹 다층기판의 사이 및 방전 갭부에 배치함으로써, 전극과 세라믹간에 걸리는 응력을 작게 할 수 있어, 방전전극의 단선이나 방전전극의 디라미네이션, 공동부에서의 전극 박리에 따른 쇼트나 전극의 수축 편차에 의한 방전 갭 폭의 편차가 발생하기 어려워진다.

코팅량 0.5∼5wt%의 코팅 금속 비율을 혼합재료 중 10∼85vol%로 하는 것이 양호하다.

코팅 없음의 경우, 혼합재료 중의 금속분은 쇼트 발생으로부터 50vol% 이하가 바람직하다. 코팅 금속을 사용함으로써 쇼트 발생을 억제하여 85vol%까지의 투입이 가능해진다. 금속분을 늘림으로써 정전기방전(불꽃 발생)시에 발생하는 열을 보다 방열할 수 있다. 방열성의 향상으로 열응력에 의한 세라믹에의 마이크로 크랙 발생을 저감할 수 있다.

<변형예>

변형예의 ESD 보호 디바이스(10a∼10i)에 대하여 도 5∼도 7을 참조하면서 설명한다. 도 5∼도 7은 ESD 보호 디바이스(10a∼10i)의 투시도이며, 서로 간격을 두고 형성된 방전전극(16a∼16i;18a∼18i)쌍과, 보조전극(14a∼14i)과, 외부전극(22a∼22i;24a∼24i)에 각각 사선을 그었다. 보조전극(14a∼14i)은 방전전극(16a∼16i;18a∼18i)간의 틈새영역에만 형성되어 있는 경우를 도시하고 있지만, 도시된 영역보다도 넓게, 예를 들면 방전전극(16a∼16i;18a∼18i)에 겹치도록 형성해도 된다. 즉, 보조전극(14a∼14i)은 방전전극(16a∼16i;18a∼18i)간을 접속하는 영역에 형성되어 있으면 된다. 도시하지는 않지만 공동부는 방전전극(16a∼16i;18a∼18i)간의 영역과 그 근방 부분의 방전전극(16a∼16i;18a∼18i)에 겹치도록 형성된다. 방전전극(16a∼16i;18a∼18i) 중, 방전전극(16a∼16i;18a∼18i)간의 영역의 근방 부분은 공동부의 내면을 따라 서로 대향하도록 배치되는 대향부이다.

도 5에 나타내는 ESD 보호 디바이스(10a∼10c)는 대략 직선형상의 방전전극(16a∼16c;18a∼18c)의 선단끼리 대향하고 있다. 방전전극(16a∼16c;18a∼18c)의 서로 대향하는 대향부(17a∼17c;19a∼19c)의 폭이 넓어질수록 방전개시전압이 저하하기 때문에 ESD에 대한 응답을 빠르게 할 수 있다.

도 6에 나타내는 ESD 보호 디바이스(10d∼10f)는 방전전극(16d∼16f;18d∼18f)끼리 대향하는 영역, 즉 보조전극(14d∼14f)이 접혀 구부러지는 형상이 되도록 형성되며, 방전전극(16d∼16f;18d∼18f)끼리 대향하는 폭이, 도 5의 ESD 보호 디바이스(10a∼10c)에 비해 크기 때문에, ESD에 대한 응답을 보다 빠르게 할 수 있다.

도 7(g) 및 (h)에 나타내는 ESD 보호 디바이스(10g, 10h)는 직사각형의 세라믹 다층기판의 긴 변을 따라 외부전극(22g, 22h;24g, 24h)이 형성되어 있다. 도 5및 도 6의 ESD 보호 디바이스(10a∼10f)와 같이 직사각형의 세라믹 다층기판의 짧은 변을 따라 외부전극(22a∼22f;22a∼24f)을 형성하는 경우와 비교하면, 방전전극(16g, 16h;18g, 18h)끼리 대향하는 폭을 크게 하는 것이 용이하다.

도 7(i)에 나타내는 ESD 보호 디바이스(10i)는 하나의 ESD 보호 디바이스(10i)에 복수 조의 방전전극(16i, 18i), 보조전극(14i) 및 외부전극(22i, 24i)을 구비하고 있다. 이러한 형상에 의해서도 방전전극(16i, 18i)끼리 대향하는 폭을 크게 하여 ESD에 대한 응답을 빠르게 할 수 있다.

<실시예 2>

실시예 2의 ESD 보호 디바이스(10s)에 대하여 도 8을 참조하면서 설명한다. 도 8은 ESD 보호 디바이스(10s)의 단면도이다.

실시예 2의 ESD 보호 디바이스(10s)는 실시예 1의 ESD 보호 디바이스(10)와 대략 동일하게 구성되어 있다. 이하에서는 실시예 1과 동일한 구성 부분에는 같은 부호를 사용하고, 실시예 1의 ESD 보호 디바이스(10)와의 상이점을 중심으로 설명한다.

도 8에 나타내는 바와 같이, 실시예 2의 ESD 보호 디바이스(10s)는 공동부(13)를 가지고 있지 않은 점이 실시예 1의 ESD 보호 디바이스(10)와 다르다. 즉, 실시예 2의 ESD 보호 디바이스(10s)는 세라믹 다층기판(12s)의 상면(12t)에, 서로 대향하는 한쌍의 방전전극(16s, 18s)이 형성되어 수지(42)로 덮여 있다.

방전전극(16s, 18s)은 실시예 1의 ESD 보호 디바이스(10)와 마찬가지로 간격(15s)을 두고 서로 대향하도록 형성되어 있다. 세라믹 다층기판(12s)의 상면(12t)측에는, 방전전극(16s, 18s)간의 간격(15s)이 형성된 부분 및 그 근방에 인접하여, 즉 방전전극(16s, 18s)간을 접속하는 영역에, 도전성을 가지지 않는 무기재료로 코팅된 도전재료(34)가 분산된 보조전극(14s)이 형성되어 있다. 방전전극(16s, 18s)은 세라믹 다층기판(12s)의 표면에 형성된 외부전극(22, 24)에 접속되어 있다.

다음으로 실시예 2의 제작예에 대하여 설명한다. 실시예 2의 ESD 보호 디바이스는 실시예 1의 ESD 보호 디바이스와 대략 동일한 방법으로 제작하였지만, 실시예 2의 ESD 보호 디바이스는 공동부를 가지지 않기 때문에 수지 페이스트를 도포하지 않는다. 도전재료로서, 실시예 1의 제작예와 같은 3wt% Al₂O₃ 코팅 Cu, 세라믹재료로서 실시예 1의 제작예와 같은 BAS재 하소 후 세라믹분말을 사용하였다.

다음 표 6에 세라믹/코팅 금속의 혼합 페이스트의 조건과, 평가 결과를 나타낸다.

표 5 및 표 6의 비교로부터, 실시예 2의 공동부를 가지지 않는 ESD 보호 디바이스는 실용적이기는 하지만, 공동부를 가지는 실시예 1의 ESD 보호 디바이스에 비해 ESD 방전 응답성이 저하하는 경향이 확인되었다. 공동부를 가지는 ESD 보호 디바이스는 ESD 인가시에 방전전극의 보조전극에 있어서 연면방전을 발생시킬 수 있기 때문에, ESD 방전 응답성이 양호화되었다고 추측된다.

<실시예 3>

실시예 3의 ESD 보호 디바이스에 대하여 설명한다.

실시예 3의 ESD 보호 디바이스는 보조전극의 세라믹재료가 반도체인 것 이외에는 실시예 1과 같다.

실시예 3의 제작예에서는 세라믹재료로서 세라믹 반도체의 탄화규소를 사용해서 ESD 보호 디바이스를 제작하였다. 또한, 탄화규소의 입경은 약 1㎛인 것을 사용하였다. 또한 도전재료로서, 실시예 1의 제작예와 같은 3wt% Al₂O₃ 코팅 Cu를 사용하였다.

다음 표 7에 세라믹/코팅 금속의 혼합 페이스트의 조건과, 평가 결과를 나타낸다.

표 5 및 표 7의 비교로부터 알 수 있듯이, 세라믹재료로서 탄화규소를 사용함으로써, 코팅 금속 함유량이 적어도 ESD 방전 응답성을 향상시킬 수 있다. 세라믹 반도체도 방전에 기여하여 ESD 특성이 향상하기 때문이다.

<실시예 4>

실시예 4의 ESD 보호 디바이스에 대하여 설명한다.

실시예 4의 ESD 보호 디바이스는 코팅재료와 세라믹재료에 동일한 재료를 사용하고 있는 점 이외에는 실시예 1의 ESD 보호 디바이스와 같다.

실시예 4의 ESD 보호 디바이스의 제작예에서는, BAS재 하소 초미세분말로 코팅한 Cu분말을 사용한 것 이외에는 실시예 1의 제작예와 동일하게 해서 ESD 보호 디바이스를 제작하였다. 즉, 실시예 1의 제작예에서 얻어진 BAS재 하소 후 세라믹분말을 아세톤 매체에 분산하고, 그 분산액 중에 지르코니아제 미소 미디어를 투입하여, 연속식 미디어형 습식 분쇄기로 분쇄하였다. 분쇄 후, 아세톤 및 지르코니아제 미소 미디어를 제거하여, 입경 약 100nm의 BAS재 하소 초미세분말을 제작하였다. 얻어진 BAS재 하소 초미세분말과 평균 입경 약 2㎛의 Cu분말을 메카노 퓨전(mechano-fusion)법으로 혼합하여, BAS재 하소 초미세분말로 코팅한 Cu분말을 얻었다. 또한, BAS재 하소 초미세분말의 코팅량은 약 1wt%이었다.

다음 표 8에 세라믹/코팅 금속의 혼합 페이스트의 조건과, 평가 결과를 나타낸다.

표 3 및 표 8의 비교로부터, 코팅재로서 세라믹재료와 동일 성분의 무기재료를 사용함으로써, 명확한 기구는 불분명하지만 쇼트 발생률 및 단선률이 개선되는 경향이 확인된다.

<실시예 5>

실시예 5의 ESD 보호 디바이스에 대하여 설명한다.

실시예 5의 ESD 보호 디바이스는 수축 억제층과 기재층이 교대로 적층된 세라믹 다층기판을 사용하고 있는 점 이외에는 실시예 1의 ESD 보호 디바이스와 같다.

실시예 5의 ESD 보호 디바이스의 제작예에서는, 실시예 1의 제작예와 같은 세라믹 그린시트상에, 수축 억제층용 페이스트(예를 들면, Al₂O₃분말과 유리 프릿과 유기 비히클로 이루어짐)를 전체면에 스크린 인쇄로 도포한다. 또한 그 위에, 보조전극(14)을 형성하기 위해, 혼합 페이스트를 소정의 패턴이 되도록 스크린 인쇄로 도포한다. 또한 그 위에, 전극 페이스트를 도포하여, 대향부(17, 19)간에 방전 갭이 되는 간격(15)을 가지는 방전전극(16, 18)을 형성한다. 여기서는, 방전전극(16, 18)의 굵기를 100㎛, 방전 갭 폭(대향부(17, 19)간의 간격(15)의 치수)을 30㎛가 되도록 형성하였다. 또한 그 위에, 공동부(13)를 형성하기 위해 수지 페이스트를 도포한다. 또한 그 위에, 상기 수축 억제용 페이스트를 스크린 인쇄로 도포한다.

상기와 같이 세라믹 다층기판을 수축 억제층과 기재층이 교대로 적층된 것 이외에는 실시예 1의 제작예와 동일하게 해서, 세라믹 다층기판이 수축 억제층과 기재층이 교대로 적층된 무수축기판인 ESD 보호 디바이스를 형성하였다. 즉, 소성 후, 기재층은 소결이 완료되어 있지만, 수축 억제층은 실질적으로 소결되어 있지 않다. 또한 도전재료는 실시예 1의 제작예와 같은 3wt% Al₂O₃ 코팅 Cu를 사용하였다.

다음 표 9에 세라믹/코팅 금속의 혼합 페이스트의 조건과, 평가 결과를 나타낸다.

표 9로부터 알 수 있듯이, 실시예 1의 제작예와 마찬가지로, 뛰어난 ESD 디바이스를 얻을 수 있었다. 또한 무수축기판은 소성시에 수축 억제층에 의해 기재층의 면방향의 수축이 억제되어 면방향의 치수 편차가 거의 생기지 않기 때문에, 세라믹 다층기판을 무수축기판으로 함으로써 휨이 매우 작은 ESD 보호 디바이스를 얻을 수 있다.

<정리>

이상에 설명한 바와 같이, 도전재료와 세라믹재료의 혼합에 의해 세라믹재료와 전극재료의 중간의 수축 거동을 가지는 재료를, 방전전극과 세라믹 다층기판의 사이 및 방전전극의 선단간의 갭부에 배치하여 보조전극을 형성하면, 방전전극과 세라믹 다층기판 사이에 작용하는 응력을 작게 할 수 있어, 방전전극의 단선이나 방전전극의 디라미네이션, 공동부에서의 방전전극의 박리나 방전전극의 수축 편차에 따른 방전 갭 폭의 편차, 쇼트 등이 발생하기 어려워진다.

또한 도전재료는 도전성을 가지지 않는 무기재료로 코팅되어 있기 때문에, 보조전극 내에서 도전재료끼리 접하는 것을 방지할 수 있다. 이로 인해, 도전재료끼리 이어져서 쇼트가 발생할 가능성이 저하한다.

따라서, ESD 보호 디바이스의 방전개시전압을 정밀도 좋게 설정할 수 있어, ESD 보호 디바이스의 조정이나 안정화가 용이하다.

본 발명에 의한 효과는 다음과 같다.

(1)코팅 도전재료를 사용하고 있으므로, 도전재료 함유량을 높일 수 있어 뛰어난 ESD 응답성을 발현할 수 있다.

(2)코팅 도전재료를 이용하고 있으므로, ESD 인가를 반복해도 ESD 응답성이 열화(劣化)하지 않는다.

(3)무기재료는 세라믹재료와 동일한 성분, 또는 적어도 상기 세라믹재료 또는 상기 세라믹 다층기판을 구성하는 원소의 일부를 함유하고 있으므로 디라미네이션이 발생하기 어렵다.

(4)세라믹재료는 세라믹 다층기판의 적어도 1층을 형성하는 세라믹재료와 같기 때문에 디라미네이션이 발생하기 어렵다.

(5)공동부를 가지면, 연면방전을 기대할 수 있어 ESD 응답성을 더욱 향상시킬 수 있다.

(6)세라믹재료로서 세라믹 반도체를 사용하면, 코팅 금속 함유량이 낮아도 매우 뛰어난 ESD 응답성을 얻을 수 있다.

(7)세라믹재료로서 탄화규소를 사용함으로써, 저렴하면서도 양호한 ESD 보호 디바이스를 제공할 수 있다.

(8)도전재료로서 Cu분말을 사용함으로써, 저렴하면서도 양호한 ESD 보호 디바이스를 제공할 수 있다.

한편 본 발명은 상기한 실시형태에 한정되는 것은 아니며, 다양한 변경을 가해서 실시하는 것이 가능하다.

예를 들면, 실시예 2에서는 보조전극을 세라믹 다층기판측에 형성하였지만, 수지측에 보조전극을 형성하는 것도 가능하다.

10, 10a∼10i, 10s ESD 보호 디바이스
12, 12s 세라믹 다층기판
13 공동부
14, 14a∼14i, 14s 보조전극
15, 15s 간격
16, 16a∼16i, 16s 방전전극
17, 17a∼17c 대향부
18, 18a∼18i, 18s 방전전극
19, 19a∼19c 대향부
22, 22a∼22i 외부전극
24, 24a∼24i 외부전극
30 세라믹 입자
32 무기재료
34 도전재료

Claims

세라믹 다층기판과,
상기 세라믹 다층기판에 형성되며, 간격을 두고 서로 대향하는 적어도 한쌍의 방전전극과,
상기 세라믹 다층기판의 표면에 형성되며, 상기 방전전극과 접속되는 외부전극을 가지는 ESD 보호 디바이스로서,
상기 한쌍의 방전전극간을 접속하는 영역에, 도전성을 가지지 않는 무기재료로 코팅된 도전재료가 분산되어 이루어지는 보조전극을 포함한 것을 특징으로 하는 ESD 보호 디바이스.
제1항에 있어서,
상기 무기재료는 적어도 상기 세라믹 다층기판을 구성하는 원소의 일부를 함유하고 있는 것을 특징으로 하는 ESD 보호 디바이스.
제1항 또는 제2항에 있어서,
상기 보조전극에는 세라믹재료가 첨가되어 있는 것을 특징으로 하는 ESD 보호 디바이스.
제3항에 있어서,
상기 세라믹재료는 적어도 상기 세라믹 다층기판을 구성하는 원소의 일부를 함유하고 있는 것을 특징으로 하는 ESD 보호 디바이스.
제3항에 있어서,
상기 세라믹재료는 반도체인 것을 특징으로 하는 ESD 보호 디바이스.
제3항에 있어서,
상기 보조전극에 있어서, 상기 무기재료로 코팅된 상기 도전재료가 10vol% 이상, 85vol% 이하의 비율로 함유되어 있는 것을 특징으로 하는 ESD 보호 디바이스.
제1항 또는 제2항에 있어서,
상기 세라믹 다층기판은 그 내부에 공동부(空洞部)를 가지며, 상기 방전전극은 상기 공동부의 내면을 따라 형성되어 있는 것을 특징으로 하는 ESD 보호 디바이스.
제1항 또는 제2항에 있어서,
상기 세라믹 다층기판은 실질적으로 소결되지 않은 제1 세라믹층과, 소결이 완료된 제2 세라믹층을 교대로 적층하여 이루어지는 것을 특징으로 하는 ESD 보호 디바이스.