JP4571164B2

JP4571164B2 - 電気的過大応力に対する保護のために使用されるセラミック材料、及びそれを使用する低キャパシタンス多層チップバリスタ

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Publication number: JP4571164B2
Application number: JP2007085883A
Authority: JP
Inventors: 連清宏; 郭政宗; 林居南; 朱頡安; 章麗雲; 黄興光; 連偉成
Original assignee: 立昌先進科技股▲分▼有限公司
Priority date: 2007-03-28
Filing date: 2007-03-28
Publication date: 2010-10-27
Anticipated expiration: 2027-03-28
Also published as: JP2008244348A

Description

本発明は、低キャパシタンス多層チップバリスタに関し、さらに詳細には、電気的過大応力及び静電ショックを抑制し、電子回路を保護するために１ＭＨｚで０．５ｐFより低いキャパシタンスを有する低キャパシタンス多層チップバリスタに関する。

電子産業の動向はさらに高い作業周波数及びさらに小さなサイズに向かっている。従って、電気的過大応力に起因する損傷からＩＣを保護するためにバリスタを使用する必要性は、高周波用途にとってさらに高まりつつある。

従来のバリスタはおもにＺｎＯまたはＳｒＴｉＯ₃から構成され、酸化物が添加された後に焼結することにより完成される。ＺｎＯバリスタを例に取ると、ＺｎＯ及びＢｉ、Ｓｂ、Ｓｉ、Ｃｏ、Ｍｎ、Ｃｏ、Ｍｎ、Ｃｒ等から構成されている。１０００℃を超える高温では、Ｂｉ₂Ｏ₃とＣｏ、Ｍｎ、Ｃｒ等の酸化物が粒界障壁コンデンサのような微細構造を有するＺｎＯ粒子の間で粒界を形成している。従って、このような物質から構成されるバリスタは数十ｐＦから数千ｐＦに及ぶさらに高いキャパシタンスを有する。前記材料は多層チップバリスタでも使用され、バリスタのキャパシタンスは１ＭＨｚで約３ｐＦから数百ｐＦに及ぶ。高周波用の回路では、保護を提供するための構成要素のキャパシタンスが３ｐＦを超えると、信号が歪曲する。従って、保護を提供するための前記構成要素は高周波回路には適していない。

同様に、ＳｒＴｉＯ₃から構成されるバリスタ構成要素は数千ｐＦを超えるキャパシタンスを有し、高周波用回路に適していない。加えて、伝送周波数が高くなると、キャパシタンスは信号を歪みから防ぐためにさらに低くならなければならない。

米国特許第５，９７６，４２０号が、０．１モル％から２０モル％の量で、ＳｉＯ₂、Ｂｉ₂Ｏ₃、ＰｂＯ、Ｂ₂Ｏ₃及びＺｎＯの中から選択される少なくとも２つの酸化物を含有するＳｉＣからおもに構成され、次にトルエン及びバインダ剤と結合され、スラリーを得るためにボールミルを使用することにより混合され、その後ドクターブレードプロセスを使用することによってセラミックグリーンシートになる低キャパシタンス及び高非線形係数を有するチップ型多層バリスタを開示した。その上に内部電極を形成するために前記グリーンシートの表面にペーストが印刷された。所定数のセラミックグリーンシートが重ねられ、層状体を形成する。結果として生じる層状体は一定の圧力で押圧することにより結合された。その結果生じるグリーンコンパクトが小型チップに切断された。前記グリーンチップは７００℃から１１００℃の範囲の温度で焼かれ、静電ショックに耐え、サージ電圧抑制力と１０から２０の高非線形係数を有するセラミック多層チップ型バリスタを完成する。前記チップは、きわめて高くはないが３ｐＦよりははるかに高い１０ｐＦから４０ｐＦの範囲のキャパシタンスを有し、従って、高周波回路で使用するには適していない。

米国特許第６，２５１，５１３号は、保護を提供するための構成要素を開示した。前記構成要素の物質は１０μｍ未満の粒子サイズを有する導電性粒子と半導電性粒子を備え、それらは高分子絶縁バインダと混合され、ペースト状の物質になる。絶縁基板の同じ表面上に左右の導電性電極が印刷され、ペースト状物質が２つの導電性電極間の空隙内に充填されてから、焼かれる。そのキャパシタンスは低く、１ＭＨｚで０．２５ｐＦより小さいが、前記構成要素は高周波回路に保護を提供するのに適している。絶縁材料は高分子材料から構成され、静電ショックまたはサージ電気的過大応力により発生する熱が前記高分子材料を炭化し、前記構成要素を導電性にし、電子回路または構成部品に対する保護効果を失うことが意味される。従って、この構成要素は良好な耐静電ショック力（ｅｌｅｃｔｒｏｓｔａｔｉｃｓｈｏｃｋｗｉｔｈｓａｔｎｄｉｎｇｃａｐａｂｉｌｉｔｙ）を有さず、その寿命は短い。直接接触８ＫＶの静電気が印加されるとき、５００回の静電ショック後に初めて故障が発生する。

本発明の１つの目的は、キャパシタンスが１ＭＨｚで０．５ｐＦより小さい低キャパシタンス多層チップバリスタを提供することである。前記バリスタは耐サージ力及び静電気に対する保護効果を有し、さらに詳細には８ＫＶの数千倍を超える静電ショックに耐える特徴を有し、数千回の静電ショック後も元の機能を維持する。

本発明の別の目的は、小さな穴のある、電気的過大応力に対する保護物質を提供することであり、前記物質はサージ電圧と静電ショックを抑制するために正の電極と負の電極の間で使用される。前記物質は３から５０重量パーセントの無機ガラスと、粒子サイズが０．１μｍより大きい、５０から９７重量パーセントの半導電性粒子または導電性粒子を備える。前記組成では、無機ガラス膜の層が半導電性粒子または導電性粒子の表面を覆う。前記無機ガラス膜は、サイズが１ミクロンより小さい、半導電または導電性のサブミクロン粒子、即ち、ナノメートル粒子から成る。半導電性粒子または導電性粒子の含有量は、無機ガラスの含有量の２０重量パーセント未満である。

本発明のさらに別の目的は、１ＭＨｚで０．５ｐＦより小さいキャパシタンスの低キャパシタンス多層チップバリスタを提供することである。前記バリスタはセラミック体と、セラミック体の２つの端部に配置される１組の外部電極と、その中に配置される複数の内部電極とを備える。前記セラミック体は、小さな穴のある電気的過大応力に対する保護物質から作られている。前記物質は３から５０重量パーセントの無機ガラス、及び粒子サイズが０．１μｍより大きい５０から９７重量パーセントの半導電性粒子または導電性粒子を備える。前記組成では、無機ガラス膜の層が半導電性粒子または導電性粒子の前記表面を覆う。無機ガラス膜は、サイズが１ミクロンより小さい、サブミクロン粒子またはナノメートル粒子の半導電性物質または導電性物質から成る。半導電性粒子または導電性粒子の含有量は無機ガラスの含有量の２０重量パーセント未満である。

本発明のさらに別の目的は、低キャパシタンス及び低絶縁破壊電圧の多層チップバリスタを提供することである。前記バリスタのトリガ電圧は、セラミックグリーンシートの厚み、セラミックコンパクトの焼結温度、粒界のガラス層厚み、導電性粒子または半導電性粒子のサイズ、及び副分散のためのナノメートルサイズの導電性粒子または半導電性粒子の添加量によって制御できる。

すなわち、本願の第１発明は、電気的過大応力から保護する、多孔性を有するセラミック材料であって、前記材料は、過渡的サージ電圧と静電ショックを抑制するために正の電極と負の電極との間に適用され、前記材料は、３〜５０重量パーセントの無機ガラスと、粒子サイズが０．１ミクロンより大きい、５０〜９７重量パーセントの半導電性粒子または導電性粒子を備え、前記無機ガラスは、層状の無機ガラス膜として前記半導電性粒子または導電性粒子の表面を覆っており、前記無機ガラスは、１ミクロンより小さいサブミクロン又はナノメートルの半導電性粒子又は導電性粒子を含有し、該半導電性粒子又は導電性粒子の含有量は、前記無機ガラス中、２０重量パーセント未満であることを特徴とする、多孔性を有するセラミック材料であることを要旨としている。

また、本願の第２発明は、前記無機ガラスが、シリケートガラス、アルミノけい酸塩ガラス、ホウ酸塩ガラス、リン酸塩ガラス、鉛酸塩ガラス及び他の無機酸塩ガラスの１つまたは複数を備える、本願の第１発明に記載の、多孔性を有するセラミック材料であることを要旨としている。

また、本願の第３発明は、前記半導電性粒子が、ＺｎＯ、ＴｉＯ₂、ＳｎＯ₂、Ｓｉ、Ｇｅ、ＳｉＣ、Ｓｉ−Ｇｅ合金、ＩｎＳｂ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＺｎＳ、ＺｎＳｅ、ＺｎＴｅ、ＳｒＴｉＯ₃及びＢａＴｉＯ₃の内の１つから選択され、導電性粒子がＰｔ、Ｐｄ、Ｗ、Ａｕ、Ａｌ、Ａｇ、Ｎｉ、Ｃｕ及びその合金の内の１つまたは複数から選択される、本願の第１発明に記載の多孔性を有するセラミック材料であることを要旨としている。

また、本願の第４発明は、低キャパシタンス多層チップバリスタであって、前記バリスタは、多孔性を有するセラミック体と、前記セラミック体の２つの端部に配置される外部電極と、その中に配置される内部電極とを備え、前記セラミック体は、３〜５０重量パーセントの無機ガラスと、粒子サイズが０．１ミクロンより大きい、５０〜９７重量パーセントの半導電性粒子または導電性粒子を備え、前記無機ガラスは、層状の無機ガラス膜として前記半導電性粒子または導電性粒子の表面を覆っており、前記無機ガラスは、１ミクロンより小さいサブミクロン又はナノメートルの半導電性粒子又は導電性粒子を含有し、該半導電性粒子又は導電性粒子の含有量は、前記無機ガラス中、２０重量パーセント未満であることを特徴とする、低キャパシタンス多層チップバリスタであることを要旨としている。

また、本願の第５発明は、前記無機ガラスが、シリケートガラス、アルミノけい酸塩ガラス、ホウ酸塩ガラス、リン酸塩ガラス、鉛酸塩ガラス及び他の無機酸塩ガラスの１つまたは複数を備える、本願の第４発明に記載の低キャパシタンス多層チップバリスタであることを要旨としている。

また、本願の第６発明は、前記半導電性粒子がＺｎＯ、ＴｉＯ₂、ＳｎＯ₂、Ｓｉ、Ｇｅ、ＳｉＣ、Ｓｉ−Ｇｅ合金、ＩｎＳｂ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＺｎＳ、ＺｎＳｅ、ＺｎＴｅ、ＳｒＴｉＯ₃及びＢａＴｉＯ₃の内の１つから選択され、導電性粒子がＰｔ、Ｐｄ、Ｗ、Ａｕ、Ａｌ、Ａｇ、Ｎｉ、Ｃｕ及びその合金の内の１つまたは複数から選択される、本願の第４発明に記載の低キャパシタンス多層チップバリスタであることを要旨としている。

図１に図示されるように、本発明の１つの好適な実施形態における低キャパシタンス多層チップバリスタ１０は、多層技術プロセスによって作られている。バリスタ１０は、高温焼結等を備える多層セラミックプロセスにより作られ、セラミック体１１と、該セラミック体１１の２つの端部に配置される外部電極１３と、その中に配置される内部電極１２とを備える。

前記セラミック体１１は、小さな穴のある、電気的過大応力に対する保護物質から作られ、その微細構造は図２に示され、穴の占める率が高い。この検査サンプルの物質は、３から５０重量パーセントの無機ガラスと、粒子サイズが０．１μｍより大きい、５０から９７重量パーセントの半導電性粒子または導電性粒子１４を備える。高温に耐える無機ガラス膜１５の層は、半導電性粒子または導電性粒子１４の前記表面を覆う。

無機ガラス膜１５は、副分散のために１ミクロンより小さいサブミクロンまたはナノメートルの半導電性粒子または導電性粒子１６から成る。半導電性粒子または導電性粒子の含有量は、無機ガラスの含有量の２０重量パーセント未満である。

本発明の好適な実施形態の低キャパシタンス多層チップバリスタ１０に従って、セラミック体１１の微細構造は、１ＭＨｚで０．５ｐＦ未満である高い穴比率と低キャパシタンスを有する。

加えて、本発明の好適な実施形態の低キャパシタンス多層チップバリスタ１０に従って、高温に耐える無機ガラス膜１５が、静電ショックまたはサージ電気的過大応力を抑制するときに発生する熱に抵抗するために、セラミック体１１の半導電性粒子または導電性粒子１４の中に存在する。とりわけ、無機ガラス膜１５は、副分散のために０．１ミクロンまたはナノメートルの半導電性粒子または導電性粒子を備え、粒子１６の間の空隙はきわめて小さく、その結果、異常な電気的過大応力が発生するとトンネル効果が発生する。その結果、本発明に開示される低キャパシタンス多層チップバリスタ１０は、電気的過大応力を抑制し、静電ショックに耐え、長い寿命を有する。

本発明の好適な一実施形態に従って低キャパシタンス多層チップバリスタ１０を作るプロセスは、以下を備える。

（１）ナノメタル粒子または半導電性粒子をガラス成分から成る溶液の中に均等に分散するために、ガラス成分がシリケートガラス、アルミノけい酸ガラス、ホウ酸塩ガラス、リン酸塩ガラス、鉛酸塩ガラス等を備えるガラス成分から成り、ゾルゲルプロセスにより作られる溶液を使用するステップ。
前記ナノ粒子は１０００ナノメートルより小さい粒子サイズを有し、Ｐｔ、Ｐｄ、Ａｕ、Ａｇ、Ｎｉ、Ｃｕ等を備える金属導電性粒子、あるいはＳｉＣ、ＺｎＯ、ＴｉＯ₂、ＳｎＯ₂、ＳｒＴｉＯ₃、ＢａＴｉＯ₃等を備える半導電性粒子を備える。

（２）金属ナノ粒子または半導体ナノ粒子がその中に分散されている前述の溶液の中に、半導電性粒子または導電性粒子を均等に混合し、乾燥させ、（１０００℃未満）適温で焼成した後にそれらを複合材料に粉砕するステップ。
半導電性粒子または導電性粒子のサイズは０．１μｍより大きいサブミクロンまたはミクロンである。半導電性粒子がＳｉＣ、ＺｎＯ、ＴｉＯ₂、ＳｎＯ₂、ＳｒＴｉＯ₃、ＢａＴｉＯ₃等または前述された半導電性粒子の粒子を備える一方、導電性粒子は、Ｐｔ、Ｐｄ、Ａｕ、Ａｇ、Ｎｉ、Ｃｕ等を備える。

（３）前述された複合材料にバインダ剤を添加することによってスラリーを得るための従来の多層技法、厚み１０から５０μｍのセラミックグリーンシートになるために使用されるドクターブレードプロセスを使用するステップ。
次に、多層チッププロセスを使用して、２層または２層以上のスタガード内部電極を印刷する。前記内部電極はＰｔ、Ｐｄ、Ａｕ、Ａｇ、Ｎｉ等を備える金属を備える。上部カバー層と下部カバー層で積層し、切断した後に、７００から１２００℃で焼結が行われる。前記成分の２つの端部は焼結され、外部電極となるために銀のプラスターを付着される。その結果、静電気とサージを抑制する低キャパシタンス多層チップバリスタが完成される。加えて、外部電極の材料はＡｇ、Ｃｕ、Ａｇ−Ｐｄ合金等を備える。

前記プロセスにより作られる本発明の好適な実施形態の低キャパシタンス多層チップバリスタは、そのキャパシタンスは０．５ｐＦより小さく、そのため高周波用の電子回路を保護するために使用できる一方で、低キャパシタンス、低絶縁破壊電圧等の優位点を有し、８ＫＶの数千倍の静電ショックを抑制する。

以下の段落は、本発明による低キャパシタンス多層チップバリスタのいくつかの好適な実施例を説明し、前記バリスタは１ＭＨｚで０．５ｐＦのキャパシタンスという特性を有し、８ＫＶの数千倍の静電ショックを抑制し、電気的過大応力を抑制し、静電ショックを抑制し、高周波用電気回路を保護する。

加えて以下の好適な実施形態は多層チップバリスタを一例として取る。ただし、本発明のプロセスはディスク型バリスタを生産するために使用することもでき、あるいは本発明による物質は過渡的サージ電圧または静電ショックを抑制するためにあらゆる２つの電極同士の間に設置するために使用できる。

［実施例１］
粒子サイズが０．１から２０μｍの範囲のＳｉＣ粉末及び粒子サイズが０．０１から２μｍの範囲のナノメタルＰｔが、ゾルゲルプロセスにより作られ、前記混合溶液を十分に攪拌したナノシリケートガラスから成るゲル状の溶液に添加される。このようにしてＳｉＣ粉末は、ガラス成分を含有する有機膜層を均一に取り囲んだ。異なる溶液の８個のサンプルは、以下の表１に示されるようなＳｉＣ粉末、ナノ−Ｐｔ及びガラスの重量比率に従って取得される。

表１

表１に示されるような混合溶液は粉末になるために乾燥され、ガラス膜で被覆されたＳｉＣ粉末になるために、７００℃で焼成されるか焼炉に入れられる。

焼成された粉末は大まかに、次に細かく粉砕され、（トルエンまたはブタノール等の）溶液、（ポリビニルブチラールのような）バインダ剤、及び分散剤がいっしょにボールミルに入れられ、スラリーを得るためにひかれる。その後、それはドクターブレードプロセスを使用することにより厚み３０μｍのセラミックグリーンシートになる。

表１に示されるように、これらの種類の８枚のシートが重ねられ、押圧され、厚み約２００μｍの下部カバーになる。前記下部カバー上に内部電極を印刷し、乾燥した後、厚み３０μｍの薄いシートが配置され、次に再び内部電極が印刷される。この内部電極と、前記下部カバー上の前記内部電極は前記構成要素の右端と左端に交互に接続される。前記内部電極の材料はＰｔ、Ａｇ、Ｐｄまたはこれらの金属の内の任意の２つの合金を備える。

これらの種類の８枚のシートが重ねられ、厚み約２００μｍの上部カバーになるために押圧される。上部カバーと、内部電極を備えた前述された下部カバーがともに重ねられ、押圧されてから、サイズ１．２ｍｍ＊０．６ｍｍ＊０．６ｍｍのセラミックシートチップに切断される。前記セラミックシートチップは焼結のために焼結炉内に入れられ、焼結温度は約８００から１０００℃である。焼結後、チップのサイズは１．０ｍｍ＊０．５ｍｍ＊０．５ｍｍである。チップの２つの端部は、約６００から９００℃でその上に付着されるために加熱される外部電極内で浸漬され、その結果、低キャパシタンス、低電圧の、サージまたは静電気抑制多層チップバリスタが完成する。

多層チップバリスタの絶縁破壊電圧及び８ＫＶの静電気テスト後の絶縁破壊電圧が表２に示される。

表２

表２に示されるように、ガラスの含有量が多いほど、絶縁破壊電圧が高く、キャパシタンスが低くなる。この現象はガラスの高抵抗に関連する。含有されるガラスが多いとき、粒界絶縁層は厚くなるため、前記多層チップバリスタの絶縁破壊電圧はさらに高く、キャパシタンスはさらに小さくなる。

加えて、ＳｉＣ対ガラスの重量比率が１００：１５から１００：２０であるとき、多層チップバリスタは好ましい静電放電抑制力を有する。含有ガラスが少ないとき絶縁抵抗は十分ではなくなり、１ｍＡでの絶縁破壊電圧のばらつきはＥＳＤ後の多層チップバリスタの場合１０％より大きくなる。従って、電気特性は、含有されるガラスが１５重量パーセントより多いときにさらによくなる。しかしながら含有されるガラスが２０重量パーセントを超えると、粒界が厚くなるため、絶縁破壊電圧及びトリガ電圧は高くなりすぎ（トリガ電圧は８００Ｖを超える）、保護構成部品には適さない。従って、ガラス添加量は１５重量パーセントから２０重量パーセントの間で制御されるのが好ましい。

表２に示されるように、ＳｉＣ対添加ガラスの比率がどうであれ、添加されるナノメタル粒子はトリガ電圧を引き下げ、静電ショック後に絶縁破壊電圧のばらつきを改善する効果を有する。しかしながら、キャパシタンスは相対的に高くなる。

表２に示されるように、含有されるガラスが１０重量パーセントから４０重量パーセントであるとき、各多層チップのキャパシタンスは小さく、０．５ｐＦ未満である。

［実施例２］
粒子サイズが０．１から２０μｍの範囲のＺｎＯ粉末、Ｂｉ₂Ｏ₃、ＣｏＯ等の酸化物、及び粒子サイズが０．０１から２μｍの範囲のナノメタルＰｄが、ゾルゲルプロセスから作られ、前述の混合溶液を十分に攪拌したナノシリケートガラスから成る前記ゲル状の溶液に添加される。このようにして、ＳｉＣ粉末はガラス成分を含む有機膜の層を均一に取り囲んだ。ＺｎＯ、Ｂｉ₂Ｏ₃、ＣｏＯ、ナノメタルＰｔ粒子及びナノガラスの重量比率は、表３に示される。

表３

次に実施例１と同様に、前述された粉末が処理され、多層チップバリスタになる。構成要素の絶縁破壊電圧、８ＫＶ静電ショック後の絶縁破壊電圧のばらつき及びキャパシタンスが表４に示される。

表４

表４は、ＺｎＯ等の酸化物が半導電性粒子として採取され、本発明のプロセスが使用されるときに、低キャパシタンスの、静電気を抑制する多層チップバリスタが作られることを示す。

また、表４は、材料としてＺｎＯを使用する多層チップバリスタがさらに高いトリガ電圧を有することを示す。トリガ電圧を引き下げるため、電極同士の間のシートの厚みは３０μｍから１５μｍに変更され、次に結果が表５に示される。

表５

表４と表５の結果を比較すると、使用されるシートが薄いほど、トリガ電圧は低く、キャパシタンスは高くなる。この結果は一般的な多層ＺｎＯバリスタに類似している。従って、所定の範囲で、シートの厚みはトリガ電圧を制御するために調整できる。

［実施例３］
粒子サイズが２から７μｍの範囲のＳｉＣ粉末、及び粒子サイズが０．０３から０．５μｍの範囲のナノメタルＰｔが、ゾルゲルプロセスから作られ、前述の混合溶液を十分に攪拌したナノシリケートガラスから成る前記ゲル状の溶液に添加される。このようにして、ＳｉＣ粉末はガラス成分を含む有機膜の層を均一に取り囲んだ。第１の好適な実施例と同じ方法で、多層チップバリスタが完成する。前記多層チップバリスタの電気特性が測定され、表６に示される。

表６

表６に示されるように、副分散のための粒子サイズが小さくなると、多層チップバリスタはさらに低い絶縁破壊電圧を有する。ただし、キャパシタンスは相対的に高くなる。

［実施例４］
実施例１で作られた多層チップバリスタシートが８５０から１０００℃で焼結され、異なる焼結条件の影響が表７に示される。焼結温度が高くなると、絶縁破壊電圧は低くなるが、キャパシタンスは上昇し、漏れ電流は減少することを示す。同様に、焼結時間が増えると、絶縁破壊電圧は低くなる。

表７

［実施例５］
第１の好適な実施例と同じ方法により作られる多層チップバリスタシートの内部電極の重複する面積を変更すると、表８に示されるように０．０２ｐＦのバリスタが完成する。従って、内部電極の重複する面積のサイズはキャパシタンスを大幅に調整するために使用できる。

表８

前述された実施例で示されるように、多様なパラメータを調整後、本発明による多層チップバリスタはきわめて低いキャパシタンスを有し、高周波回路用の、静電気または過渡的サージ等の電気的過大応力に対する保護において適用されるのに特に適している。

本発明の１つの好適な実施形態における低キャパシタンス多層チップバリスタの概略図である。図１の領域Ａの中の低キャパシタンス多層チップバリスタのセラミック体の概略微細構造図である。

符号の説明

１０バリスタ
１１セラミック体
１２内部電極
１３外部電極
１４半導電性粒子または導電性粒子
１５無機ガラス膜
１６サブミクロンまたはナノメートルの半導電性粒子または導電性粒子

Claims

電気的過大応力から保護する、多孔性を有するセラミック材料であって、
前記材料は、過渡的サージ電圧と静電ショックを抑制するために正の電極と負の電極との間に適用され、
前記材料は、３〜５０重量パーセントの無機ガラスと、粒子サイズが０．１ミクロンより大きい、５０〜９７重量パーセントの半導電性粒子または導電性粒子を備え、
前記無機ガラスは、層状の無機ガラス膜として前記半導電性粒子または導電性粒子の表面を覆っており、
前記無機ガラスは、１ミクロンより小さいサブミクロン又はナノメートルの半導電性粒子又は導電性粒子を含有し、該半導電性粒子又は導電性粒子の含有量は、前記無機ガラス中、２０重量パーセント未満であることを特徴とする、
多孔性を有するセラミック材料。
前記無機ガラスが、シリケートガラス、アルミノけい酸塩ガラス、ホウ酸塩ガラス、リン酸塩ガラス、鉛酸塩ガラス及び他の無機酸塩ガラスの１つまたは複数を備える、請求項１に記載の多孔性を有するセラミック材料。
前記半導電性粒子が、ＺｎＯ、ＴｉＯ₂、ＳｎＯ₂、Ｓｉ、Ｇｅ、ＳｉＣ、Ｓｉ−Ｇｅ合金、ＩｎＳｂ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＺｎＳ、ＺｎＳｅ、ＺｎＴｅ、ＳｒＴｉＯ₃及びＢａＴｉＯ₃の内の１つから選択され、導電性粒子がＰｔ、Ｐｄ、Ｗ、Ａｕ、Ａｌ、Ａｇ、Ｎｉ、Ｃｕ及びその合金の内の１つまたは複数から選択される、請求項１に記載の多孔性を有するセラミック材料。
低キャパシタンス多層チップバリスタであって、
前記バリスタは、多孔性を有するセラミック体と、前記セラミック体の２つの端部に配置される外部電極と、その中に配置される内部電極とを備え、
前記セラミック体は、３〜５０重量パーセントの無機ガラスと、粒子サイズが０．１ミクロンより大きい、５０〜９７重量パーセントの半導電性粒子または導電性粒子を備え、
前記無機ガラスは、層状の無機ガラス膜として前記半導電性粒子または導電性粒子の表面を覆っており、
前記無機ガラスは、１ミクロンより小さいサブミクロン又はナノメートルの半導電性粒子又は導電性粒子を含有し、該半導電性粒子又は導電性粒子の含有量は、前記無機ガラス中、２０重量パーセント未満であることを特徴とする、
低キャパシタンス多層チップバリスタ。
前記無機ガラスが、シリケートガラス、アルミノけい酸塩ガラス、ホウ酸塩ガラス、リン酸塩ガラス、鉛酸塩ガラス及び他の無機酸塩ガラスの１つまたは複数を備える、請求項４に記載の低キャパシタンス多層チップバリスタ。
前記半導電性粒子がＺｎＯ、ＴｉＯ₂、ＳｎＯ₂、Ｓｉ、Ｇｅ、ＳｉＣ、Ｓｉ−Ｇｅ合金、ＩｎＳｂ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＺｎＳ、ＺｎＳｅ、ＺｎＴｅ、ＳｒＴｉＯ₃及びＢａＴｉＯ₃の内の１つから選択され、導電性粒子がＰｔ、Ｐｄ、Ｗ、Ａｕ、Ａｌ、Ａｇ、Ｎｉ、Ｃｕ及びその合金の内の１つまたは複数から選択される、請求項４に記載の低キャパシタンス多層チップバリスタ。