JP4087359B2

JP4087359B2 - 積層型チップバリスタ

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Publication number: JP4087359B2
Application number: JP2004216447A
Authority: JP
Inventors: 大松岡; 克成森合; 毅彦阿部; 浩一石井
Original assignee: TDK Corp
Current assignee: TDK Corp
Priority date: 2004-07-23
Filing date: 2004-07-23
Publication date: 2008-05-21
Anticipated expiration: 2024-07-23
Also published as: JP2006041058A

Description

本発明は、積層型チップバリスタに関する。

この種の積層型チップバリスタとして、電圧非直線特性（以下、「バリスタ特性」と称する）を発現するバリスタ層と当該バリスタ層を挟むように配置される一対の内部電極とを有する積層体と、積層体に形成され、一対の内部電極にそれぞれ接続される一対の外部電極と、を備えたものが知られている（例えば、特許文献１参照）。
特開２００２−１８４６０８号公報

本発明は、ＥＳＤ（Electrostatic Discharge：静電気放電）に対する耐量（以下、「ＥＳＤ耐量」と称する）を良好に維持しつつ、低静電容量化を図ることが可能な積層型チップバリスタを提供することを課題とする。

最近の高速インターフェイスでは、高速化を実現するために、ＩＣ自体の構造がＥＳＤに対して脆弱になってきている。このため、高速伝送系ＩＣにおけるＥＳＤ対策の要求が高まっており、ＥＳＤ対策部品として積層型チップバリスタが用いられている。高速伝送系用のＥＳＤ対策部品としての積層型チップバリスタに要求される特性として、静電容量の低減は必須である。発現する静電容量が大きいと、信号品位に問題を生じ、最悪の場合は通信不可となる懼れがある。

積層型チップバリスタの静電容量を低減させる手法としては、内部電極が互いに重なり合う部分の面積を少なくする手法が考えられる。内部電極が互いに重なり合う部分の面積を少なくすることにより、静電容量が発現する領域が減少して、静電容量が低減することとなる。しかしながら、内部電極が互いに重なり合う部分の面積（以下、「内部電極の重なり面積」と称する）を少なくすると、ＥＳＤ耐量が低下するという新たな問題点が生じてしまう。ＥＳＤのようなサージ電圧を印加した場合、内部電極が互いに重なり合う部分での電界分布は、内部電極が互いに重なり合う部分の端部に集中する。内部電極が互いに重なり合う部分の電界分布が端部に集中すると、重なり面積が少なくなればなるほど、ＥＳＤ耐量は急激に低下していく。

そこで、本発明者等は、ＥＳＤ耐量を良好に維持しつつ、低静電容量化を図り得る積層型チップバリスタ及びその製造方法について鋭意研究を行った。その結果、本発明者等は、静電容量及びＥＳＤ耐量が内部電極の幅に応じて変化するという新たな事実を見出すに至った。

かかる研究結果を踏まえ、本発明に係る積層型チップバリスタは、電圧非直線特性を発現するバリスタ層と、当該バリスタ層を挟むように配置される一対の内部電極とを有する積層体と、積層体に形成され、一対の内部電極にそれぞれ接続される一対の外部電極と、を備え、一対の内部電極のうち少なくとも一方の内部電極の幅が、２０μｍ以上５５μｍ以下に設定されていることを特徴とする。

本発明に係る積層型チップバリスタでは、一対の内部電極のうち少なくとも一方の内部電極の幅が２０μｍ以上５５μｍ以下に設定されているので、ＥＳＤ耐量を良好に維持することが可能な内部電極の重なり面積を確保しながら、低静電容量化を図ることができる。

ところで、内部電極の幅を狭くするに伴い、当該内部電極の電気抵抗が高くなる。このため、本発明に係る積層型チップバリスタでは、等価直列抵抗（ＥＳＲ：Equivalent Series Resistance）が大きく、インピーダンス、特に高周波（例えば、数ＧＨｚ）帯域でのインピーダンスが高くなる。また、上述したように静電容量が小さくなることによっても、数ＧＨｚといった高周波帯域でのインピーダンスが高くなる。このように、本発明では、積層型チップバリスタの高周波帯域でのインピーダンスが高くされるので、当該積層型チップバリスタを高速伝送系ＩＣに接続した場合、定常状態（積層型チップバリスタに印加される電圧が当該積層型チップバリスタの制限電圧以下である状態）において高速伝送系ＩＣに流れる信号に悪影響（例えば、信号の鈍化等）が及ぶのを防ぐことができる。

また、一対の内部電極のうち少なくとも一方の内部電極の幅が、３０μｍ以上５０μｍ以下に設定されていることが好ましい。この場合、ＥＳＤ耐量を良好に維持することが可能な重なり面積を確保しながら、更なる低静電容量化を図ることができる。

また、一対の内部電極とも、その幅が２０μｍ以上５５μｍ以下に設定されていることが好ましい。

また、一対の内部電極は、Ｐｄを主成分とし、バリスタ層は、ＺｎＯを主成分とすると共に希土類金属を含むことが好ましい。

本発明によれば、ＥＳＤ耐量を良好に維持しつつ、低静電容量化を図ることが可能な積層型チップバリスタを提供することができる。

以下、添付図面を参照して、本発明に係る積層型チップバリスタの好適な実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。

まず、図１を参照して、本実施形態に係る積層型チップバリスタ１の構成を説明する。図１は、本実施形態に係る積層型チップバリスタの断面構成を説明する図である。

積層型チップバリスタ１は、図１に示されるように、積層体３と、当該積層体３において対向する端面にそれぞれ形成される一対の外部電極５とを備えている。積層体３は、バリスタ部７と、当該バリスタ部７を挟むように配置される一対の外層部９とを有し、バリスタ部７と一対の外層部９とが積層されることにより構成されている。積層体３は、直方体形状を呈しており、例えば、長さが１．６ｍｍに設定され、幅が０．８ｍｍに設定され、高さが０．８ｍｍに設定されている。本実施形態に係る積層型チップバリスタ１は、いわゆる１６０８タイプの積層型チップバリスタである。

バリスタ部７は、バリスタ特性を発現するバリスタ層１１と、当該バリスタ層１１を挟むように配置される一対の内部電極１３，１４とを含んでいる。バリスタ部７では、バリスタ層１１と内部電極１３，１４とが交互に積層されている。バリスタ層１１における一対の内部電極１３，１４に重なる領域１１ａがバリスタ特性を発現する領域として機能する。

バリスタ層１１は、ＺｎＯ（酸化亜鉛）を主成分として含むと共に、副成分として希土類金属元素、Ｃｏ、ＩＩＩｂ族元素（Ｂ、Ａｌ、Ｇａ、Ｉｎ）、Ｓｉ、Ｃｒ、Ｍｏ、アルカリ金属元素（Ｋ、Ｒｂ、Ｃｓ）及びアルカリ土類金属元素（Ｍｇ、Ｃａ、Ｓｒ、Ｂａ）等の金属単体やこれらの酸化物を含む素体からなる。本実施形態において、バリスタ層１１は、副成分としてＰｒ、Ｃｏ、Ｃｒ、Ｃａ、Ｓｉ、Ｋ、Ａｌ等を含んでいる。これにより、バリスタ層１１における一対の内部電極１３，１４に重なる領域１１ａが、ＺｎＯを主成分とすると共にＰｒを含む素体からなる領域を有することとなる。

Ｐｒは、バリスタ特性を発現させるための材料となる。Ｐｒを用いる理由は、電圧非直線性に優れ、また、量産時での特性ばらつきが少ないためである。バリスタ層１１におけるＺｎＯの含有量は、特に限定されないが、バリスタ層１１を構成する全体の材料を１００質量％とした場合に、通常、９９．８〜６９．０質量％である。バリスタ層１１の厚みは、例えば５〜６０μｍ程度である。

一対の内部電極１３，１４は、それぞれの一端が積層体３において対向する端面に交互に露出するように略平行に設けられている。各内部電極１３，１４は、上記各一端において外部電極５と電気的に接続されている。この内部電極１３，１４は、導電材を含んでいる。内部電極１３，１４に含まれる導電材としては、Ｐｄを含んでいることが好ましい。本実施形態では、内部電極１３，１４は、ＰｄまたはＡｇ−Ｐｄ合金からなる。内部電極１３，１４の厚みは、例えば０．５〜５μｍ程度である。積層型チップバリスタ１を低静電容量とする場合、内部電極１３，１４が互いに重なり合う部分Ｌの面積（内部電極１３，１４の重なり面積）は、積層体３の積層方向（バリスタ層１１の厚み方向）から見て、通常０．００１〜０．５ｍｍ^２、好ましくは０．００２〜０．１ｍｍ^２程度である。

一対の内部電極１３，１４の幅Ｗは、２０μｍ以上５５μｍ以下、好ましくは３０μｍ以上５０μｍ以下に設定されている。ここで、内部電極１３，１４の幅Ｗとは、図２（ａ）及び（ｂ）に示されるように、内部電極１３，１４の伸びる方向（引き出し方向）とバリスタ層１１の厚み方向（積層体３の積層方向）とに直交する方向での内部電極１３，１４の長さである。

外層部９は、バリスタ層１１と同様に、ＺｎＯを主成分として含むと共に、副成分として希土類金属元素、Ｃｏ、ＩＩＩｂ族元素（Ｂ、Ａｌ、Ｇａ、Ｉｎ）、Ｓｉ、Ｃｒ、Ｍｏ、アルカリ金属元素（Ｋ、Ｒｂ、Ｃｓ）及びアルカリ土類金属元素（Ｍｇ、Ｃａ、Ｓｒ、Ｂａ）等の金属単体やこれらの酸化物を含む素体からなる。本実施形態において、外層部９は、副成分としてＰｒ、Ｃｏ、Ｃｒ、Ｃａ、Ｓｉ、Ｋ、Ａｌ等を含んでいる。これにより、外層部９が、ＺｎＯを主成分とすると共にＰｒを含む素体からなる領域を有することとなる。外層部９の厚みは、例えば０．３０〜０．３８ｍｍ程度である。

外部電極５は、積層体３の両端面を覆うように設けられている。この外部電極５は、内部電極１３，１４を構成しているＰｄ等の金属と電気的に良好に接続できる金属材料からなるものであると好ましい。例えば、Ａｇは、Ｐｄからなる内部電極１３，１４との電気的な接続性が良好であり、しかも積層体３の端面に対する接着性が良好であることから、外部電極用の材料として好適である。このような外部電極５は、通常１０〜５０μｍ程度の厚さとされる。

外部電極５の表面には、当該外部電極５を覆うように、厚みが０．５〜２μｍ程度であるＮｉめっき層（図示省略）及び厚みが２〜６μｍ程度のＳｎめっき層（図示省略）等が順に形成されている。これらのめっき層は、主として積層型チップバリスタ１をはんだリフローにより基板等に搭載する際の、はんだ耐熱性やはんだ濡れ性を向上することを目的として形成されるものである。

外部電極５の表面に形成させるめっき層は、はんだ耐熱性やはんだ濡れ性を向上する目的が達成される限り、必ずしも上述した材料の組み合わせに限定されない。めっき層を構成し得るその他の材料としては、例えば、Ｓｎ−Ｐｂ合金等が挙げられ、上述のＮｉやＳｎと組み合わせて用いても好適である。また、めっき層は、必ずしも２層構造に限定されるものではなく、１層又は３層以上の構造を有するものであってもよい。

続いて、図１、図３及び図４を参照して、上述した構成を有する積層型チップバリスタ１の製造過程について説明する。図３は、本実施形態に係る積層型チップバリスタの製造過程を説明するためのフロー図である。図４は、本実施形態に係る積層型チップバリスタの製造過程を説明するための図である。

まず、バリスタ層１１及び外層部９を構成する主成分であるＺｎＯ、及びＰｒ、Ｃｏ、Ｃｒ、Ｃａ、Ｓｉ、Ｋ及びＡｌの金属又は酸化物等の微量添加物を所定の割合となるように各々秤量した後、各成分を混合してバリスタ材料を調整する（ステップＳ１０１）。その後、このバリスタ材料に有機バインダ、有機溶剤、有機可塑剤等を加えて、ボールミル等を用いて２０時間程度混合・粉砕を行ってスラリーを得る。

このスラリーを、ドクターブレード法等の公知の方法により、例えばポリエチレンテレフタレートからなるフィルム上に塗布した後、乾燥して厚さ３０μｍ程度の膜を形成する。こうして得られた膜をフィルムから剥離してグリーンシートを得る（ステップＳ１０３）。

次に、このグリーンシート上に、内部電極１３用の材料であるペースト状のＰｄをスクリーン印刷等の印刷法等により所定のパターンで塗布した後、この導電性ペーストを乾燥させて所定のパターンを有する電極層を形成する（ステップＳ１０５）。

次に、電極層が形成されたグリーンシートと、電極層が形成されていないグリーンシートとを所定の順序で重ねてシート積層体を形成する（ステップＳ１０７）。こうして得られたシート積層体を所望のサイズに切断してグリーンチップを得る（ステップＳ１０９）。得られたグリーンチップでは、図４に示されるように、電極層ＥＬが形成されていない複数枚のグリーンシートＳ１、電極層ＥＬが形成されたグリーンシートＳ２、電極層ＥＬが形成されていない複数枚のグリーンシートＳ１、電極層ＥＬが形成されたグリーンシートＳ３、電極層ＥＬが形成されていない複数枚のグリーンシートＳ１の順に、これらのシートＳ１〜Ｓ３が積層されている。なお、グリーンシートＳ２とグリーンシートＳ３との間に、必ずしも電極層ＥＬが形成されていないグリーンシートＳ１を積層する必要はない。

次に、このグリーンチップに、１８０〜４００℃、０．５〜２４時間程度の加熱処理を実施して脱バインダを行った後、さらに、１０００〜１４００℃、０．５〜８時間程度の焼成を行い（ステップＳ１１１）、積層体３を得る。この焼成によって、グリーンチップにおける電極層ＥＬの間のグリーンシートＳ１，Ｓ３はバリスタ層１１となる。電極層ＥＬは、内部電極１３，１４となる。こうして得られた積層体３には、次の工程を実施する前に、研磨材等とともに研磨容器に入れるなどして素子表面の平滑処理を施してもよい。

次に、積層体３の表面からアルカリ金属（例えば、Ｌｉ、Ｎａ等）を拡散させる（ステップＳ１１３）。ここでは、まず、得られた積層体３の表面にアルカリ金属化合物を付着させる。アルカリ金属化合物の付着には、密閉回転ポットを用いることができる。アルカリ金属化合物としては、特に限定されないが、熱処理することにより、アルカリ金属が積層体３の表面から内部電極１３，１４の近傍にまで拡散できる化合物であり、アルカリ金属の酸化物、水酸化物、塩化物、硝酸塩、硼酸塩、炭酸塩及び蓚酸塩等が用いられる。

そして、このアルカリ金属化合物が付着している積層体３を電気炉で、所定の温度及び時間で熱処理する。この結果、アルカリ金属化合物からアルカリ金属が積層体３の表面から内部電極１３，１４の近傍にまで拡散する。好ましい熱処理温度は、７００〜１０００℃であり、熱処理雰囲気は大気である。また、熱処理時間（保持時間）は、好ましくは１０分〜４時間である。

次に、積層体３の両端部に、一対の内部電極１３のそれぞれに接するように、主としてＡｇを含む外部電極用ペーストを塗布した後、このペーストに対して５５０〜８５０℃程度の加熱（焼き付け）処理を行い、Ａｇからなる一対の外部電極５を形成する（ステップＳ１１５）。そして、外部電極５の外側表面に、電解めっき等によりＮｉめっき層及びＳｎめっき層を順次積層する。こうして積層型チップバリスタ１が得られる。

以上のように、本実施形態では、一対の内部電極１３，１４の幅Ｗが２０μｍ以上５５μｍ以下に設定されているので、ＥＳＤ耐量を良好に維持することが可能な重なり面積を確保しながら、低静電容量化を図ることができる。

ところで、内部電極１３，１４の幅を狭くするに伴い、当該内部電極１３，１４の電気抵抗が高くなる。このため、積層型チップバリスタ１では、等価直列抵抗が大きく、インピーダンス、特に高周波（例えば、数ＧＨｚ）帯域でのインピーダンスが高くなる。また、上述したように静電容量が小さくなることによっても、数ＧＨｚといった高周波帯域でのインピーダンスが高くなる。このように、積層型チップバリスタ１の高周波帯域でのインピーダンスが高くされるので、当該積層型チップバリスタ１を高速伝送系ＩＣに接続した場合、定常状態（積層型チップバリスタ１に印加される電圧が当該積層型チップバリスタ１の制限電圧以下である状態）において高速伝送系ＩＣに流れる信号に悪影響（例えば、信号の鈍化等）が及ぶのを防ぐことができる。

また、一対の内部電極１３，１４の幅Ｗが２０μｍ以上５５μｍ以下に設定されているので、一方の内部電極１３，１４の幅Ｗのみを２０μｍ以上５５μｍ以下に設定した場合に比して、高周波帯域でのインピーダンスが高くなる。

また、本実施形態においては、一対の内部電極１３，１４の幅Ｗが３０μｍ以上５０μｍ以下に設定されていることが好ましい。この場合、ＥＳＤ耐量を良好に維持することが可能な重なり面積を確保しながら、更なる低静電容量化を図ることができる。

以上、本発明の好適な実施形態について説明してきたが、本発明は必ずしもこれらの実施形態に限定されるものではない。例えば、一対の内部電極１３，１４のうち少なくとも一方の内部電極１３，１４の幅が２０μｍ以上５５μｍ以下、好ましくは３０μｍ以上５０μｍ以下に設定されていればよい。

また、上述した積層型チップバリスタ１は、一対の内部電極１３，１４がバリスタ層１１を挟んだ構造を有していたが、本発明のバリスタは、このような構造が複数積層された積層型チップバリスタであってもよい。このような積層型のバリスタによれば、更なる静電気耐量の向上や更なる低電圧駆動等を図れるようになる。

以下、本発明を実施例により更に詳細に説明するが、本発明はこれらの実施例に限定されるものではない。

（実施例１）
各グリーンシートに用いるバリスタ材料に関しては、純度９９．９％のＺｎＯ（９７．７２５モル％）に、Ｐｒ（０．５モル％）、Ｃｏ（１．５モル％）、Ａｌ（０．００５モル％）、Ｋ（０．０５モル％）、Ｃｒ（０．１モル％）、Ｃａ（０．１モル％）及びＳｉ（０．０２モル％）を添加して調製した。また、これと並行して、Ｐｄ粒子からなる金属粉末、有機バインダ及び有機溶剤を混合することにより内部電極形成用の導電性ペーストを調製した。

このバリスタ材料及び導電性ペーストを用い、図３に示される製造過程に従って、１６０８タイプの積層型チップバリスタを製造した。内部電極の幅は５５μｍとし、内部電極の重なり面積は０．０２ｍｍ^２とした。

アルカリ金属拡散処理に関しては、得られた積層体（焼結体）を、アルカリ金属化合物としてのＬｉ_２ＣＯ_３粉末（平均粒径：３μｍ）とともに、密閉回転ポットに入れて混合し、積層体１個あたり１μｇのＬｉ_２ＣＯ_３の粉末を付着させた。なお、密閉回転ポットへのＬｉ_２ＣＯ_３粉末の投入量は、積層体１個当り、０．０１μｇ〜１０ｍｇの範囲とした。熱処理温度は９００℃とし、熱処理時間は１０分とした。

（実施例２〜５）
内部電極の幅をそれぞれ５０μｍ、４０μｍ、３０μｍ、２０μｍに設定する以外は、実施例１と同様にして実施例２〜５の積層型チップバリスタを得た。

（比較例１〜７）
内部電極の幅をそれぞれ１５０μｍ、１００μｍ、９０μｍ、８０μｍ、７０μｍ、６０μｍ、１５μｍに設定した。内部電極の幅を除いて、実施例１と同様にして比較例１〜７の積層型チップバリスタを得た。

このようにして得られた積層型チップバリスタを用いて、静電容量Ｃ、ＥＳＤ耐量、等価直列抵抗（ＥＳＲ）を各々測定した。結果を、図５に示す。

静電容量Ｃは、１ＭＨｚでの静電容量であって、ＨＰ製の４２８４Ａ装置を用いて測定した。本実施例では、静電容量Ｃが２．０ｐＦ以下である場合、積層型チップバリスタの静電容量が十分に低いと判断し、「良（○）」と判定した。判断基準を２．０ｐＦ以下とした理由は、積層型チップバリスタの静電容量が２．０ｐＦ以下であると、１００ＭＨｚ以上の高周波に対応可能となるからである。

ＥＳＤ耐量は、ＩＥＣ（International Electrotechnical Commission）の規格ＩＥＣ６１０００−４−２に定められている静電気放電イミュニティ試験によって測定した。本実施例では、ＥＳＤ耐量が８ｋＶ以上である場合に、ＥＳＤ耐量が十分であると判断し、「良（○）」と判定した。判断基準を８ｋＶ以上とした理由は、ＩＥＣ６１０００−４−２のレベル４を満たすからである。

等価直列抵抗は、１ＧＨｚでの等価直列抵抗であって、アジレント・テクノロジー社（Agilent Technologies, Inc.）製のＡｇｉｌｅｎｔＥ４９９１ＡＲＦインピーダンス／マテリアル・アナライザを用いて測定した。

実施例１〜５の積層型チップバリスタは、静電容量Ｃが２．０ｐＦ以下であると共に、ＥＳＤ耐量が８ｋＶ以上である。これに対して、比較例１〜６の積層型チップバリスタは、ＥＳＤ耐量が８ｋＶ以上であるものの、静電容量Ｃが２．０ｐＦよりも大きくなる。比較例７の積層型チップバリスタは、静電容量Ｃが２．０ｐＦ以下であるものの、ＥＳＤ耐量が８ｋＶより低くなってしまう。

実施例１〜５の積層型チップバリスタは、比較例１〜６の積層型チップバリスタに比べて、等価直列抵抗が一桁以上大きい。

以上のことから、本発明の有効性が確認された。

本実施形態に係る積層型チップバリスタの断面構成を説明する図である。（ａ）及び（ｂ）は、本実施形態に係る積層型チップバリスタに含まれる内部電極を示す図である。本実施形態に係る積層型チップバリスタの製造過程を説明するためのフロー図である。本実施形態に係る積層型チップバリスタの製造過程を説明するための図である。本発明に係る積層型チップバリスタによる実施例１〜５と比較例１〜７とを示す図表である。

符号の説明

１…積層型チップバリスタ、３…積層体、５…外部電極、７…バリスタ部、９…外層部、１１…バリスタ層、１３，１４…内部電極。

Claims

電圧非直線特性を発現するバリスタ層と、当該バリスタ層を挟むように配置される一対の内部電極とを有する積層体と、
前記積層体に形成され、前記一対の内部電極にそれぞれ接続される一対の外部電極と、を備え、
前記バリスタ層は、ＺｎＯを主成分とすると共に希土類金属を含み、
前記一対の内部電極は、それぞれの一端が前記積層体において対向する端面に交互に露出するように引き出されると共に、Ｐｄを主成分とし、
前記一対の内部電極が互いに重なり合う部分の面積は、前記積層体の積層方向から見て、０．００１〜０．５ｍｍ ^２に設定されており、
前記一対の内部電極とも、前記内部電極の引き出し方向と前記積層体の積層方向とに直交する方向での長さが２０μｍ以上５５μｍ以下に設定されていることを特徴とする積層型チップバリスタ。
前記一対の内部電極とも、その幅が、３０μｍ以上５０μｍ以下に設定されていることを特徴とする請求項１に記載の積層型チップバリスタ。