KR100674385B1 - 적층형 칩 배리스터 - Google Patents

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티디케이가부시기가이샤
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Abstract

적층형 칩 배리스터(multilayer chip varistor)는, 적층체와, 상기 적층체에 형성된 한 쌍의 외부 전극을 구비한다. 적층체는 배리스터부와, 상기 배리스터부를 사이에 두도록 배치되는 한 쌍의 외층부를 갖는다. 배리스터부는, 전압 비선형 특성을 발생하는 배리스터층과 상기 배리스터층을 사이에 두도록 배치되는 한 쌍의 내부 전극을 포함한다. 한 쌍의 외부 전극은 한 쌍의 내부 전극에 각각 접속된다. 외층부의 비유전률은, 배리스터층에 있어서의 한 쌍의 내부 전극에 겹치는 영역의 비유전률보다 작게 설정되어 있다.
적층체, 외부 전극, 배리스터부, 외층부, 내부 전극

Description

적층형 칩 배리스터{Multilayer chip varistor}
도 1은 본 실시 형태에 관계되는 적층형 칩 배리스터의 단면 구성을 설명하는 도면.
도 2는 본 실시 형태에 관계되는 적층형 칩 배리스터의 제조 과정을 설명하기 위한 흐름도.
도 3은 본 실시 형태에 관계되는 적층형 칩 배리스터의 제조 과정을 설명하기 위한 도면.
도 4는 본 발명에 관계되는 적층형 칩 배리스터에 의한 실시예 1 내지 8과 비교예 1 내지 3을 나타내는 도표.
본 발명은 적층형 칩 배리스터에 관한 것이다.
이와 같은 종류의 적층형 칩 배리스터는, 배리스터부와 상기 배리스터부를 사이에 두도록 배치되는 한 쌍의 외층부를 갖는 적층체와, 적층체에 형성되는 한 쌍의 외부 전극을 구비하는 것이 알려져 있다(예를 들면, 일본 특개평 11-265805호 참조). 적층체는 전압 비선형 특성(이하, 「배리스터 특성」이라고 함)을 발생하는 배리스터층과 상기 배리스터층을 사이에 두도록 배치되는 한 쌍의 내부 전극을 포함하는 배리스터부와, 상기 배리스터부를 사이에 두도록 배치되는 한 쌍의 외층부를 갖는다. 한 쌍의 외부 전극은 한 쌍의 내부 전극에 각각 접속된다. 일본 특개평 11-265805호에 기재된 적층형 칩 배리스터에서는 외층부는 배리스터층과 같은 재료로 이루어진다.
본 발명의 목적은 ESD(Electrostatic Discharge: 정전기 방전)에 대한 내성(resistance)(이하, 「ESD 내성」이라고 함)을 양호하게 유지하면서, 낮은 정전 용량화를 도모할 수 있는 적층형 칩 배리스터를 제공하는 것이다.
최근의 고속 인터페이스에서는, 고속화를 실현하기 위해서, IC 자체의 구조가 ESD에 대하여 취약하게 되어 있다. 이 때문에, 고속 전송계 IC에서의 ESD 대책의 요구가 높아지고 있고, ESD 대책 부품으로서 적층형 칩 배리스터가 사용되고 있다. 고속 전송계용의 ESD 대책 부품으로서의 적층형 칩 배리스터에 요구되는 특성으로서, 정전 용량의 줄이는 것은 필수이다. 발생하는 정전 용량이 크면, 신호 품위에 문제를 생기고, 최악의 경우는 통신이 불가능할 우려가 있다.
적층형 칩 배리스터의 정전 용량을 줄이는 방법으로는 내부 전극이 서로 겹치는 부분의 면적을 작게 하는 방법을 고려할 수 있다. 내부 전극이 서로 겹치는 부분의 면적을 작게 함으로써, 정전 용량이 발생하는 영역이 감소하여, 정전 용량이 감소하게 된다. 그렇지만, 내부 전극이 서로 겹치는 부분의 면적을 작게 하면, ESD 내성이 저하된다고 하는 새로운 문제점이 생겨 버린다. ESD와 같은 서지 전압(serge voltage)을 인가한 경우, 내부 전극이 서로 겹치는 부분에서의 전계 분포는 내부 전극이 서로 겹치는 부분의 말단부에 집중한다. 내부 전극이 서로 겹치는 부분의 전계 분포가 말단부에 집중하면, 내부 전극이 서로 겹치는 부분의 면적이 적어질수록, ESD 내성은 급격히 저하되어 간다.
그래서, 본 발명자 등은, ESD 내성을 양호하게 유지하면서, 낮은 정전 용량화를 도모할 수 있는 적층형 칩 배리스터에 관해서 예의 연구를 하였다. 그 결과, 이하와 같은 사실을 새롭게 발견하였다.
배리스터의 정전 용량(Ctotal)에는, 하기 (1)식으로 나타내는 바와 같이, 배리스터 특성 발생 영역에서의 정전 용량(C1)뿐만 아니라, 배리스터 특성 발생 영역 이외의 영역에서의 정전 용량(C2)도 포함되어 있다.
Ctotal=C1 + C2 … (1)
C1: 배리스터층에 있어서의 한 쌍의 내부 전극에 겹치는 영역(이하, 「배리스터 특성 발생 영역」이라고 함)에서의 정전 용량
C2: 배리스터 특성 발생 영역 이외의 영역에서의 정전 용량
배리스터 특성 발생 영역의 비유전률은 결정 입자 경계(crystal grain boundaries)에 형성된 전위(potential)가 콘덴서 성분으로서 작용하기 때문에 생기는 것으로, 통상, 비유전률이 수백 정도의 크기이다. 이 때문에, 배리스터 특성 발생 영역 이외의 영역이 배리스터 특성 발생 영역과 같은 재료에 의해 구성되어 있는 경우, 적층형 칩 배리스터의 낮은 정전 용량화를 도모하는 데에 있어서, 상기 배리스터 특성 발생 영역 이외의 영역의 비유전률을 무시할 수 없다. 즉, 배리스터 특성 발생 영역 이외의 영역의 비유전률을 작게 할 수 있으면, 상기 배리스터 특성 발생 영역 이외의 영역의 정전 용량(C2)이 낮아지고, 배리스터의 정전 용량(Ctotal)의 낮은 정전 용량화를 도모할 수 있다.
이러한 연구결과를 근거로 하여, 본 발명에 관계되는 적층형 칩 배리스터는, 전압 비선형 특성을 발생하는 배리스터층과 상기 배리스터층을 사이에 두도록 배치되는 한 쌍의 내부 전극을 포함하는 배리스터부와, 상기 배리스터부를 사이에 두도록 배치되는 한 쌍의 외층부를 갖는 적층체와, 적층체에 형성되고, 한 쌍의 내부 전극에 각각 접속되는 한 쌍의 외부 전극을 구비하고, 외층부의 비유전률이 배리스터층에 있어서의 한 쌍의 내부 전극에 겹치는 영역의 비유전률보다 작게 설정되어 있다.
본 발명에 관계되는 적층형 칩 배리스터에서는, 외층부의 비유전률이 배리스터층에 있어서의 한 쌍의 내부 전극에 겹치는 영역의 비유전률보다 작게 설정되어 있기 때문에, 외층부의 정전 용량이 배리스터층에 있어서의 한 쌍의 내부 전극에 겹치는 영역의 정전 용량에 비하여 낮아진다. 이 결과, 적층형 칩 배리스터의 낮은 정전 용량화를 도모할 수 있다. 내부 전극이 서로 겹치는 부분의 면적은 ESD 내성을 고려하여 설정할 수 있기 때문에, ESD 내성을 양호하게 유지할 수 있다.
바람직하게는, 배리스터층에 있어서의 한 쌍의 내부 전극에 겹치는 영역은 ZnO를 주성분으로 하면서 Co를 포함하는 제 1 소체(element body)로 이루어지는 영역을 갖고, 외층부는 ZnO를 주성분으로 하면서 Co를 포함하며, 또한 상기 Co의 함유량은 제 1 소체보다 적은 제 2 소체로 이루어지는 영역을 갖는다.
이 경우, 외층부는 배리스터 특성을 발생시키기 위한 재료로서의 Co의 함유량이 제 1 소체보다 적은 제 2 소체로 이루어지는 영역을 갖기 때문에, 상기 외층부에서의 결정 입자 경계에 형성되는 전위가 낮아진다. 이것에 의해, 외층부의 비유전률은 배리스터층에 있어서의 한 쌍의 내부 전극에 겹치는 영역의 비유전률보다 작아지고, 상기 외층부의 정전 용량을 낮출 수 있다.
바람직하게는, 배리스터층에 있어서의 한 쌍의 내부 전극에 겹치는 영역은 ZnO를 주성분으로 하면서 Co 및 희토류 금속을 포함하는 제 1 소체로 이루어지는 영역을 갖고, 외층부는 ZnO를 주성분으로 하면서 Co 및 희토류 금속을 포함하며, 상기 Co의 함유량 및 상기 희토류 금속의 함유량은 각각 제 1 소체보다 적은 제 2 소체로 이루어지는 영역을 갖는다.
이 경우, 외층부는 배리스터 특성을 발생시키기 위한 재료로서의 Co 및 희토류 금속의 함유율이 각각 제 1 소체보다 적은 제 2 소체로 이루어지는 영역을 갖기 때문에, 상기 외층부에서의 결정 입자 경계에 형성되는 전위가 낮아진다. 이것에 의해, 외층부의 비유전률이 배리스터층에 있어서의 한 쌍의 내부 전극에 겹치는 영역의 비유전률보다 작아지고, 상기 외층부의 정전 용량을 크게 낮출 수 있다.
바람직하게는, 배리스터층에 있어서의 한 쌍의 내부 전극에 겹치는 영역은 ZnO를 주성분으로 하면서 Co를 포함하는 제 1 소체로 이루어지는 영역을 갖고, 외층부는 ZnO를 주성분으로 하면서 Co를 포함하지 않는 제 2 소체로 이루어지는 영역을 갖는다.
이 경우, 외층부는 배리스터 특성을 발생시키기 위한 재료로서의 Co를 포함하지 않기 때문에, 상기 외층부에서의 결정 입자 경계에 형성되는 전위가 극히 낮아진다. 이것에 의해, 외층부의 비유전률이 배리스터층에 있어서의 한 쌍의 내부 전극에 겹치는 영역의 비유전률보다 극히 작아지고, 상기 외층부의 정전 용량을 크게 낮출 수 있다.
바람직하게는, 배리스터층에 있어서의 한 쌍의 내부 전극에 겹치는 영역은 ZnO를 주성분으로 하면서 Co 및 희토류 금속을 포함하는 제 1 소체로 이루어지는 영역을 갖고, 외층부는 ZnO를 주성분으로 하면서 Co 및 희토류 금속을 포함하지 않는 제 2 소체로 이루어지는 영역을 갖는다.
이 경우, 외층부는 배리스터 특성을 발생시키기 위한 재료로서의 Co 및 희토류 금속을 포함하지 않기 때문에, 상기 외층부에서의 결정 입자 경계에 형성되는 전위가 극히 낮아진다. 이것에 의해, 외층부의 비유전률이 배리스터층에 있어서의 한 쌍의 내부 전극에 겹치는 영역의 비유전률보다 극히 작아지고, 상기 외층부의 정전 용량을 크게 낮출 수 있다.
본 발명은, 본 발명을 제한하는 것이 아니라 단순히 예시의 목적으로 제공되는 첨부된 도면과 이하의 상세한 설명으로부터 충분히 이해될 것이다.
또한, 본 발명의 적용 범위는 하기 상세한 설명에서 명확해질 것이다. 그러나, 상세한 설명 및 특정 보기들은 본 발명의 양호한 실시예를 설명하는 것으로서 단지 예시적인 것이므로, 본 기술 분야에 숙련된 기술자들은 상세한 설명에 기초하여 본 발명의 정신 및 범주 내에서 다양하게 변경 및 수정안이 있을 수 있다는 것을 알 수 있다.
이하, 첨부한 도면을 참조하면서, 본 발명의 적합한 실시 형태에 관해서 상세하게 설명한다. 또한, 설명에 있어서, 동일 요소 또는 동일 기능을 갖는 요소에는 동일 부호를 사용하는 것으로 하여, 중복되는 설명은 생략한다.
우선, 도 1을 참조하여, 본 실시 형태에 관계되는 적층형 칩 배리스터(1)의 구성을 설명한다. 도 1은 본 실시 형태에 관계되는 적층형 칩 배리스터의 단면 구성을 설명하는 도면이다.
적층형 칩 배리스터(1)는, 도 1에 도시되는 바와 같이, 적층체(3)와, 상기 적층체(3)에 있어서 대향하는 단면에 각각 형성되는 한 쌍의 외부 전극(5)을 구비하고 있다. 적층체(3)는 배리스터부(7)와, 상기 배리스터부(7)를 사이에 두도록 배치되는 한 쌍의 외층부(9)를 갖고, 배리스터부(7)와 한 쌍의 외층부(9)가 적층됨으로써 구성되어 있다. 적층체(3)는 직방체 형상을 띠고 있고, 예를 들면, 길이가 1.6mm로 설정되고, 폭이 0.8mm로 설정되며, 높이가 0.8mm로 설정되어 있다. 본 실시 형태에 관계되는 적층형 칩 배리스터(1)는 소위 1608타입의 적층형 칩 배리스터이다.
배리스터부(7)는, 배리스터 특성을 발생하는 배리스터층(11)과, 상기 배리스터층(11)을 사이에 두도록 배치되는 한 쌍의 내부 전극(13)을 포함하고 있다. 배리스터부(7)에서는 배리스터층(11)과 내부 전극(13)이 교대로 적층되어 있다. 배리스터층(11)에 있어서의 한 쌍의 내부 전극(13)에 겹치는 영역(11a)이 배리스터 특성을 발생하는 영역으로서 기능을 한다.
배리스터층(11)은 ZnO(산화 아연)을 주성분으로서 포함하고, 부성분으로서 희토류 금속 원소, Co, IIIb족 원소(B, Al, Ga, In), Si, Cr, Mo, 알칼리 금속 원소(K, Rb, Cs) 및 알칼리토류 금속 원소(Mg, Ca, Sr, Ba) 등의 금속 단체(單體)나 이들의 산화물을 포함하는 제 1 소체로 이루어진다. 본 실시 형태에 있어서, 배리스터층(11)은 부성분으로서 Pr, Co, Cr, Ca, Si, K, Al 등을 포함하고 있다. 이것에 의해, 배리스터층(11)에 있어서의 한 쌍의 내부 전극(13)에 겹치는 영역(11a)이 ZnO를 주성분으로 하면서 Co 및 Pr을 포함하는 제 1 소체로 이루어지는 영역을 갖게 된다.
Pr 및 Co는 배리스터 특성을 발생시키기 위한 재료가 된다. Pr을 사용하는 이유는 전압 비선형성이 우수하고, 또한, 양산시에서의 특성 격차가 적기 때문이다. 배리스터층(11)에 있어서의 ZnO의 함유량은 특별히 한정되지 않지만, 배리스터층(11)을 구성하는 전체의 재료를 100 질량%로 한 경우에, 통상, 99.8 내지 69.0 질량%이다. 배리스터층(11)의 두께는 예를 들면 5 내지 60㎛ 정도이다.
한 쌍의 내부 전극(13)은 각각의 일단부가 적층체(3)에 있어서 대향하는 단면에 교대로 노출되도록 대략 평행하게 설치되어 있다. 각 내부 전극(13)은 상기 각 일단부에서 외부 전극(5)과 전기적으로 접속되어 있다. 상기 내부 전극(13)은 도전재를 포함하고 있다. 내부 전극(13)에 포함되는 도전재로서는 특별히 한정되지 않지만, Pd 또는 Ag-Pd 합금으로 이루어지는 것이 바람직하다. 내부 전극(13)의 두께는 예를 들면 0.5 내지 5㎛ 정도이다. 적층형 칩 배리스터(1)를 낮은 정전 용량으로 하는 경우, 내부 전극(13)의 겹쳐 부분(13a)의 면적은 적층체(3)의 적층방향에서 보아, 통상 0.001 내지 0.5mm2, 바람직하게는, 0.002 내지 0.1mm2 정도이다.
외부 전극(5)은 적층체(3)의 양단면을 덮도록 설치되어 있다. 상기 외부 전극(5)은 내부 전극(13)을 구성하고 있는 Pd 등의 금속과 전기적으로 양호하게 접속할 수 있는 금속 재료로 이루어지는 것이면 바람직하다. 예를 들면, Ag은 Pd로 이루어지는 내부 전극(13)과의 전기적인 접속성이 양호하고, 더구나 적층체(3)의 단면에 대한 접착성이 양호하기 때문에, 외부 전극용의 재료로서 적절하다. 이러한 외부 전극(5)은 통상 10 내지 50㎛ 정도의 두께가 된다.
외부 전극(5)의 표면에는 상기 외부 전극(5)을 덮도록, 두께가 0.5 내지 2㎛ 정도인 Ni 도금층(도시 생략) 및 두께가 2 내지 6㎛ 정도인 Sn 도금층(도시 생략) 등이 순차로 형성되어 있다. 이들의 도금층은 주로 적층형 칩 배리스터(1)를 땜납 리플로에 의해 기판 등에 탑재할 때의, 땜납 내열성이나 땜납 습윤성을 향상시키는 것을 목적으로 하여 형성되는 것이다.
외부 전극(5)의 표면에 형성시키는 도금층은 땜납 내열성이나 땜납 습윤성을 향상시킬 목적이 달성되는 한, 반드시 상술한 재료의 조합에 한정되지 않는다. 도 금층을 구성할 수 있는 그 밖의 재료로서는 예를 들면, Sn-Pb 합금 등을 들 수 있고, 상술한 Ni나 Sn과 조합하여 사용하여도 적절하다. 도금층은 반드시 2층 구조에 한정되는 것이 아니라, 1층 또는 3층 이상의 구조를 갖는 것이어도 좋다.
외층부(9)는 ZnO를 주성분으로서 포함하면서 부성분으로서 희토류 금속 원소, Co, IIIb족 원소(B, Al, Ga, In), Si, Cr, Mo, 알칼리 금속 원소(K, Rb, Cs) 및 알칼리토류 금속 원소(Mg, Ca, Sr, Ba) 등의 금속 단체나 이들의 산화물을 포함하는 제 2 소체로 이루어진다. 본 실시 형태에 있어서, 외층부(9)는 부성분으로서 Pr, Co, Cr, Ca, Si, K, Al 등을 포함하고 있다. 제 2 소체에 있어서의 Co의 함유량은 제 1 소체에 있어서의 Co의 함유량보다 적게 설정되어 있다. 이것에 의해, 외층부(9)가 ZnO를 주성분으로 하고, Co의 함유량은 제 1 소체보다 적은 제 2 소체로 이루어지는 영역을 갖게 된다. 외층부(9)의 두께는 예를 들면 0.30 내지 0.38㎛ 정도이다.
제 1 소체에 있어서의 Co의 함유량은 배리스터층(11; 영역(11a))에 있어서의 배리스터 특성의 발생을 고려하면, 산화 아연 및 다른 금속 원자의 전체량 100mol%에 대하여 0.1mol% 이상인 것이 바람직하다. 따라서, 제 2 소체에 있어서의 Co의 함유량은 산화 아연 및 다른 금속 원자의 전체량 100mol%에 대하여 0.1mol% 미만인 것이 바람직하다. 제 2 소체에 있어서의 Co의 함유량은 제로인, 즉 제 2 소체가 Co를 포함하지 않아도 좋다.
이상과 같이, 본 실시 형태에 의하면, 외층부(9)는 배리스터 특성을 발생시키기 위한 재료로서의 Co의 함유량이 제 1 소체보다 적은 제 2 소체로 이루어지는 영역을 갖기 때문에, 상기 외층부(9)에 있어서의 결정 입자 경계에 형성되는 전위가 낮아진다. 이것에 의해, 외층부(9)의 비유전률이 배리스터층(11)에 있어서의 한 쌍의 내부 전극(13)에 겹치는 영역(11a)의 비유전률보다 작아지고, 상기 외층부(9)의 정전 용량이 낮아진다. 이 결과, 적층형 칩 배리스터(1) 전체에서의 낮은 정전 용량화를 도모할 수 있다. 또한, 내부 전극(13)이 서로 겹치는 부분의 면적은 ESD 내성을 고려하여 설정할 수 있기 때문에, 적층형 칩 배리스터(1)에서는 ESD 내성을 양호하게 유지할 수 있다.
제 2 소체가 Co를 포함하지 않는 경우에는 외층부(9)에 있어서의 결정 입자 경계에 형성되는 전위가 극히 낮아진다. 이것에 의해, 외층부(9)의 비유전률이 영역(11a)의 비유전률보다 극히 작아지고, 상기 외층부(9)의 정전 용량이 크게 낮아진다. 이 결과, 적층형 칩 배리스터(1)의 낮은 정전 용량화가 더욱 도모되게 된다.
본 실시 형태의 변형예로서, 제 2 소체에 있어서의 Co의 함유량을 제 1 소체에 있어서의 Co의 함유량보다 적게 설정하고, 제 2 소체에 있어서의 희토류 금속(본 실시 형태에 있어서는 Pr)의 함유량을 제 1 소체에 있어서의 희토류 금속의 함유량보다 적게 설정하여도 좋다. 이 경우, 외층부(9)가 ZnO를 주성분으로 하면서 Co의 함유량 및 희토류 금속의 함유량이 제 1 소체보다 각각 적은 제 2 소체로 이루어지는 영역을 갖게 된다. 제 2 소체에 있어서의 희토류 금속의 함유량은 제로인, 즉 제 2 소체가 희토류 금속을 포함하지 않아도 좋다.
제 1 소체에 있어서의 Pr의 함유량은 배리스터층(11; 영역(11a))에 있어서의 배리스터 특성의 발생을 고려하면, 산화 아연 및 다른 금속 원자의 전체량 100mol%에 대하여 0.05mol% 이상인 것이 바람직하다. 따라서, 제 2 소체에 있어서의 Pr의 함유량은 산화 아연 및 다른 금속 원자의 전체량 100mol%에 대하여 0.05mol% 미만인 것이 바람직하다. Pr의 함유량은 Co의 함유량과 관련되기 때문에, 반드시 상기 수치 범위에 한정되는 것은 아니다.
상기 변형예에 있어서는 외층부(9)가 Co 및 희토류 금속의 함유율이 각각 제 1 소체보다 적은 제 2 소체로 이루어지는 영역을 갖기 때문에, 상기 실시 형태와 같이 Co의 함유율만을 적게 한 경우와 비교하여, 외층부(9)에 있어서의 결정 입자 경계에 형성되는 전위가 낮아진다. 즉, 외층부(9)의 비유전률이 배리스터층(11)에 있어서의 한 쌍의 내부 전극(13)에 겹치는 영역(11a)의 비유전률보다 작아진다. 이 결과, 외층부(9)의 정전 용량이 더욱 낮아지고, 적층형 칩 배리스터(1) 전체의 낮은 정전 용량화를 한층 더 도모할 수 있다.
제 2 소체가 Co 및 희토류 금속을 포함하지 않는 경우에는 Co만을 포함하지 않는 경우에 비교하여, 외층부(9)에 있어서의 결정 입자 경계에 형성되는 전위가 낮아진다. 즉, 외층부(9)의 비유전률이 배리스터층(11)에 있어서의 한 쌍의 내부 전극(13)에 겹치는 영역(11a)의 비유전률보다 작아진다. 이 결과, 외층부(9)의 정전 용량이 크게 낮아지고, 적층형 칩 배리스터(1)의 낮은 정전 용량화가 더욱 도모되게 된다.
제 2 소체가 Co를 포함하거나, 또는 제 2 소체가 Co 및 희토류 금속을 포함하는 경우에는 제 2 소체가 Co를 포함하지 않거나, 또는 제 2 소체가 Co 및 희토류 금속을 포함하지 않는 경우에 비하여, 제 2 소체와 제 1 소체의 축률(shrinkage ratio)(縮率)의 차가 적어진다. 이 때문에, 제 2 소체가 Co를 포함하는 또는 제 2 소체가 Co 및 희토류 금속을 포함하는 경우, 제 2 소체와 제 1 소체의 축률의 차를 요인으로 하는 경계면의 잔류 응력에 의한 특성의 변화 또는, 내부 전극의 박리 등의 발생을 억제할 수 있다.
계속해서, 도 1 내지 도 3을 참조하여, 상술한 구성을 갖는 적층형 칩 배리스터(1)의 제조 과정에 관해서 설명한다. 도 2는 본 실시 형태에 관계되는 적층형 칩 배리스터의 제조 과정을 설명하기 위한 흐름도이다. 도 3은 본 실시 형태에 관계되는 적층형 칩 배리스터의 제조 과정을 설명하기 위한 도면이다.
우선, 배리스터층(11)을 구성하는 주성분인 ZnO, 및 Pr, Co, Cr, Ca, Si, K 및 Al의 금속 또는 산화물 등의 미량 첨가물을 소정의 비율이 되도록 각각 칭량(稱量)한 후, 각 성분을 혼합하여 배리스터 재료를 조정한다(스텝 S101). 그 후, 상기 배리스터 재료에 유기 바인더(organic binder), 유기용제, 유기 가소제(organic plasticizer) 등을 첨가하여, 볼 밀 등을 사용하여 20시간 정도 혼합·분쇄를 하여 슬러리를 얻는다.
상기 슬러리를, 닥터 블래이드법(doctor blade method) 등의 공지 방법에 의해, 예를 들면 폴리에틸렌 텔레프탈레이트(polyethylene terephthalate)로 이루어지는 필름상에 도포한 후, 건조하여 두께 30㎛ 정도의 막을 형성한다. 이렇게 해서 얻어진 막을 필름으로부터 박리하여 제 1 그린 시트(green sheet)를 얻는다(스텝 S102).
다음에, 상기 제 1 그린 시트(S1)상에, 내부 전극(13)용의 도전성 재료인 페이스트(conductive paste)의 Pd를 스크린 인쇄 등의 인쇄법 등에 의해 소정의 패턴으로 도포한다. 그 후, 상기 도전성 페이스트를 건조시켜 소정의 패턴을 갖는 전극층을 형성한다(스텝 S103).
한편, 외층부(9)를 구성하는 주성분인 ZnO, 및 Pr, Co, Cr, Ca, Si, K 및 Al의 금속 또는 산화물 등의 미량 첨가물을 소정의 비율이 되도록 각각 칭량한 후, 각 성분을 혼합하여 배리스터 재료를 조정한다(스텝 S104). 이때, Co의 함유량을, 제 1 그린 시트를 제작하는 경우에 있어서의 Co의 함유량보다 적게 설정한다. 또한, Co의 함유량을 제로로 하여도 좋다. 그 후, 상기 배리스터 재료에 유기 바인더, 유기용제, 유기 가소제 등을 첨가하여, 볼 밀(ball mill) 등을 사용하여 20시간 정도 혼합·분쇄를 하여 슬러리를 얻는다.
상기 슬러리를, 닥터 블래이드법 등의 공지 방법에 의해, 예를 들면 폴리에틸렌 텔레프탈레이트로 이루어지는 필름상에 도포한 후, 건조하여 두께 30㎛ 정도의 막을 형성한다. 이렇게 해서 얻어진 막을 필름으로부터 박리하여 제 2 그린 시트를 얻는다(스텝 S105).
다음에, 전극층이 형성된 제 1 그린 시트, 전극층이 형성되어 있지 않은 제 1 그린 시트 및 제 2 그린 시트를 소정의 순서로 겹쳐 시트 적층체를 형성한다(스텝 S106). 이렇게 해서 얻어진 시트 적층체를 원하는 사이즈로 절단하여 그린칩(green chip)을 얻는다(스텝 S107). 얻어진 그린칩에서는 도 3에 도시되는 바와 같이, 복수 장의 제 2 그린 시트(S2), 제 1 그린 시트(S1), 전극층 EL이 형성된 2장의 제 1 그린 시트(S1), 제 1 그린 시트(S1), 전극층 EL이 형성된 2장의 제 1 그린 시트(S1), 복수 장의 제 1 그린 시트(S1), 복수 장의 제 2 그린 시트(S2)의 순서로, 이들의 시트(S1, S2)가 적층되어 있다. 반드시 전극층 EL이 형성되어 있지 않은 제 1 그린 시트(S1)를 적층할 필요는 없다.
다음에, 그린칩에 가열 처리를 함으로써, 바인더를 제거한다. 가열 온도는 180 내지 400℃이고, 가열 시간은 0.5 내지 24시간 정도이다. 그 후, 소성을 하여(스텝 S108), 적층체(3)를 얻는다. 소성 온도는 1000 내지 1400℃이고, 소성시간은 0.5 내지 8시간 정도이다. 상기 소성에 의해서, 그린칩에 있어서의 전극층 EL의 사이의 제 1 그린 시트(S1)는 배리스터층(11)이 되고, 제 2 그린 시트(S2)는 외층부(9)가 된다. 전극층 EL은 내부 전극(13)이 된다. 이렇게 해서 얻어진 적층체(3)에는 다음의 공정을 실시하기 전에, 연마재 등과 함께 연마용기에 넣는 등의 처리하여 소자 표면의 평활 처리를 하여도 좋다.
다음에, 적층체(3)의 표면으로부터 알칼리 금속(예를 들면, Li, Na 등)을 확산시킨다(스텝 S109). 여기에서는 우선, 얻어진 적층체(3)의 표면에 알칼리 금속 화합물을 부착시킨다. 알칼리 금속 화합물의 부착에는 밀폐 회전 포트(seal rotary pot)를 사용할 수 있다. 알칼리 금속 화합물로서는 특별히 한정되지 않지만, 열처리함으로써, 알칼리 금속이 적층체(3)의 표면으로부터 내부 전극(13)의 근방에까지 확산할 수 있는 화합물이 바람직하다. 예를 들면, 알칼리 금속의 산화물, 수산화물, 염화물, 초산염, 붕산염, 탄산염 및 수산염 등이 사용된다.
그리고, 상기 알칼리 금속 화합물이 부착되어 있는 적층체(3)를 전기로에서, 소정의 온도 및 시간으로 열처리한다. 이 결과, 알칼리 금속 화합물로부터 알칼리 금속이 적층체(3)의 표면으로부터 내부 전극(13)의 근방에까지 확산된다. 바람직한 열처리 온도는 700 내지 1000℃이고, 열처리 분위기는 대기이다. 열처리시간(유지시간)은 바람직하게는, 10분 내지 4시간이다.
다음에, 한 쌍의 외부 전극(5)을 형성한다(스텝 S110). 여기에서는 우선, 적층체(3)의 양단부에, 한 쌍의 내부 전극(13)의 각각에 접하도록, 주로 Ag을 포함하는 외부 전극용 페이스트를 도포한다. 그 후, 도포한 페이스트에 대하여 550 내지 850℃ 정도의 가열(소성)처리를 한다. 이것에 의해, Ag으로 이루어지는 외부 전극(5)이 형성되게 된다. 그리고, 외부 전극(5)의 외표면에, 전해 도금 등에 의해 Ni 도금층 및 Sn 도금층을 순차 적층한다. 이렇게 해서 적층형 칩 배리스터(1)가 얻어진다.
이상과 같이, 본 실시 형태의 제조 방법에 의하면, 외층부(9)는 Co의 함유량이 제 1 그린 시트(S1)보다 적은 제 2 그린 시트(S2)로 형성되기 때문에, 결정 입자 경계에 형성되는 전위가 낮아진 외층부(9)를 얻을 수 있게 된다. 이 결과, 낮은 정전 용량화가 도모된 적층형 칩 배리스터(1)를 얻을 수 있다. 물론, 내부 전극(13)이 서로 겹치는 부분의 면적은 ESD 내성을 고려하여 설정할 수 있기 때문에, 얻어진 적층형 칩 배리스터(1)는 ESD 내성을 양호하게 유지하고 있다.
제 2 그린 시트(S2)가 Co를 포함하지 않는 경우에는 외층부(9)에 있어서의 결정 입자 경계에 형성되는 전위가 극히 낮아지고, 더욱 낮은 정전 용량화가 도모된 적층형 칩 배리스터(1)를 얻을 수 있다.
본 실시 형태에 관계되는 제조 방법의 변형예로서, 제 2 그린 시트(S2)에 있어서의 Co의 함유량을 제 1 그린 시트(S1)에 있어서의 Co의 함유량보다 적게 설정하고, 제 2 그린 시트(S2)에 있어서의 희토류 금속(본 실시 형태에 있어서는 Pr)의 함유량을 제 1 그린 시트(S1)에 있어서의 희토류 금속의 함유량보다 적게 설정하여도 좋다. 제 2 그린 시트(S2)에 있어서의 희토류 금속의 함유량은 제로인, 즉 제 2 그린 시트(S2)가 희토류 금속을 포함하지 않아도 좋다.
상기 변형예에 있어서는 외층부(9)가 Co 및 희토류 금속의 함유율이 각각 제 1 그린 시트(S1)보다 적은 제 2 그린 시트(S2)로 형성되기 때문에, 상기 실시 형태의 제조 방법과 같이 Co의 함유율만을 적게 한 경우에 비교하여, 외층부(9)에 있어서의 결정 입자 경계에 형성되는 전위가 낮아진다. 즉, 외층부(9)의 비유전률이 배리스터층(11)의 비유전률보다 작아진다. 이 결과, 낮은 정전 용량화가 한층 도모된 적층형 칩 배리스터(1)를 얻을 수 있다.
제 2 그린 시트(S2)가 Co 및 희토류 금속을 포함하지 않는 경우에는 Co만을 포함하지 않는 경우에 비교하여, 외층부(9)에 있어서의 결정 입자 경계에 형성되는 전위가 낮아진다. 즉, 외층부(9)의 비유전률이 배리스터층(11)의 비유전률보다 작아진다. 이 결과, 정전 용량이 극히 적은 적층형 칩 배리스터(1)를 얻을 수 있다.
이상, 본 발명의 적합한 실시 형태에 관해서 설명하였지만, 본 발명은 반드시 이들의 실시 형태에 한정되는 것은 아니다. 예를 들면, 상술한 적층형 칩 배리스터(1)는 한 쌍의 내부 전극(13) 사이에 배리스터층(11)을 둔 구조로 되어 있지만, 본 발명의 배리스터는 이러한 구조가 복수 적층된 적층형 칩 배리스터로 되어도 좋다. 이러한 적층형의 배리스터에 의하면, 더욱 정전기 내성의 향상이나 더욱 저 전압 구동 등을 도모할 수 있게 된다.
상술한 적층형 칩 배리스터(1)에서는 배리스터층(11) 전체가 ZnO를 주성분으로 하면서 Co 및 Pr을 포함하는 제 1 소체로 이루어지지만, 이것에 한정되지 않는다. 배리스터층(11)에 있어서의 한 쌍의 내부 전극(13)에 겹치는 영역(11a)이 상기 제 1 소체로 이루어지는 영역을 일부에 갖고 있으면 좋다. 외층부(9) 전체가 ZnO를 주성분으로 하면서 Co의 함유량이 제 1 소체보다 적은 제 2 소체로 이루어지지만, 이것에 한정되지 않는다. 외층부(9)가 상기 제 2 소체로 이루어지는 영역을 일부에 갖고 있으면 좋다.
상술한 제조 방법에서는 2층의 전극층 EL을 제 1 그린 시트(S1)에 형성하고 있지만, 이것에 한정되지 않는다. 한쪽의 전극층 EL을 제 2 그린 시트(S2)에 형성하도록 하여도 좋다. 2층의 전극층 EL을 제 2 그린 시트(S2)에 형성하고, 이들의 제 2 그린 시트(S2)로 제 1 그린 시트(S1)를 사이에 두도록 이들의 시트(S1, S2)를 적층하여도 좋다.
이하, 본 발명을 실시예에 의해 더욱 상세하게 설명하지만, 본 발명은 이들의 실시예에 한정되는 것은 아니다.
(실시예 1)
배리스터층(제 1 그린 시트)에 사용하는 배리스터 재료에 관해서는 순도 99.9%의 ZnO(97.725mol%)에, Pr(0.5mol%), Co(1.5mol%), Al(0.005mol%), K(0.05mol%), Cr(0.1mol%), Ca(0.1mol%) 및 Si(0.02mol%)을 첨가하여 조제하였다. 외층부(제 2 그린 시트)에 사용하는 배리스터 재료에 관해서는 순도 99.9%의 ZnO(99.175mol%)에, Pr(0.5mol%), Co(0.05mol%), Al(0.005mol%), K(0.05mol%), Cr(0.1mol%), Ca(0.1mol%) 및 Si(0.02mol%)을 첨가하여 조제하였다. 또한, 이것과 병행하여, Pd 입자로 이루어지는 금속 분말, 유기 바인더 및 유기용제를 혼합함으 로써 내부 전극 형성용의 도전성 페이스트를 조제하였다.
상술한 배리스터 재료 및 도전성 페이스트를 사용하여, 도 2에 도시되는 제조 과정에 따라서, 1608타입의 적층형 칩 배리스터를 제조하였다. 내부 전극이 겹치는 부분의 면적은 0.05mm2로 하였다.
알칼리 금속 확산처리에 관해서는 얻어진 적층체(소결체)를, 알칼리 금속 화합물로서의 Li2CO3 분말(평균 입자직경: 3㎛)과 함께, 밀폐 회전 포트에 넣어 혼합하여, 적층체 1개당 1㎍의 Li2CO3의 분말을 부착시켰다. 밀폐 회전 포트에 대한 Li2CO3 분말의 투입량은 적층체 1개당, 0.01㎍ 내지 10mg의 범위로 하였다. 열처리 온도는 900℃로 하고, 열처리시간은 10분으로 하였다.
(실시예 2 및 3)
외층부(제 2 그린 시트)에 사용하는 배리스터 재료에 있어서의 Co의 첨가량을 0.01mol%, 제로로 설정하는 것 이외에는 실시예 1과 동일하게 하여 실시예 2 및 3의 적층형 칩 배리스터를 얻었다. 실시예 1에 대하여 Co의 첨가량을 변경하기 위해서, 실시예 2, 3에서는 ZnO의 양을 조정하여, ZnO 및 다른 금속 원자의 전체량을 100mol%로 하고 있다.
(실시예 4 내지 7)
외층부(제 2 그린 시트)에 사용하는 배리스터 재료에 있어서의 Pr의 첨가량을 0.05mol%, 0.01mol%, 0.005mol%, 제로로 설정하는 것 이외에는 실시예 1과 동일하게 하여 실시예 4 내지 7의 적층형 칩 배리스터를 얻었다. 실시예 1에 대하여 Pr의 첨가량의 변경하기 위해서, 실시예 4 내지 7에서는 ZnO의 양을 조정하여, ZnO 및 다른 금속 원자의 전체량을 100mol%로 하고 있다.
(실시예 8)
외층부(제 2 그린 시트)에 사용하는 배리스터 재료에 있어서의 Co의 첨가량 및 Pr의 첨가량을 제로로 설정하는 것 이외에는 실시예 1과 동일하게 하여 실시예 8의 적층형 칩 배리스터를 얻었다. 실시예 1에 대하여 Co 및 Pr의 첨가량을 변경하기 위해서, 실시예 8에서는 ZnO의 양을 조정하여, ZnO 및 다른 금속 원자의 전체량을 100mol%로 하고 있다.
(비교예 1)
하기 이외에는 실시예 1과 동일하게 하여 비교예 1의 적층형 칩 배리스터를 얻었다. 외층부(제 2 그린 시트)에 사용하는 배리스터 재료에 있어서의 Co의 첨가량을 1.5mol%로 설정하였다. 즉, 외층부(제 2 그린 시트)에 사용하는 배리스터 재료와 배리스터층(제 1 그린 시트)에 사용하는 배리스터 재료를 동일하게 하였다. Li2CO3의 분말을 부착시키지 않은, 즉 적층체에 Li를 확산시키지 않았다.
(비교예 2)
하기 이외에는 실시예 1과 동일하게 하여 비교예 2의 적층형 칩 배리스터를 얻었다. 외층부(제 2 그린 시트)에 사용하는 배리스터 재료에 있어서의 Co의 첨가량을 1.5mol%로 설정하였다. 즉, 외층부(제 2 그린 시트)에 사용하는 배리스터 재료와 배리스터층(제 1 그린 시트)에 사용하는 배리스터 재료를 동일하게 하였다. Li2CO3의 분말을 부착시키지 않은, 즉 적층체에 Li를 확산시키지 않았다. 내부 전극이 겹치는 부분의 면적은 0.025mm2로 설정하였다.
(비교예 3)
하기 이외에는 실시예 1과 동일하게 하여 비교예 3의 적층형 칩 배리스터를 얻었다. 외층부(제 2 그린 시트)에 사용하는 배리스터 재료에 있어서의 Co의 첨가량을 1.5mol%로 설정하였다. 즉, 외층부(제 2 그린 시트)에 사용하는 배리스터 재료와 배리스터층(제 1 그린 시트)에 사용하는 배리스터 재료를 동일하게 하였다. 실시예 1에 대하여 Co의 첨가량의 변경하기 위해서, 비교예 1 내지 3에서는 ZnO의 양을 조정하여, ZnO 및 다른 금속 원자의 전체량을 100mol%로 하고 있다.
얻어진 각 적층형 칩 배리스터를 사용하여, 배리스터층에 있어서의 한 쌍의 내부 전극에 겹치는 영역의 비유전률(εA), 외층부의 비유전률(εB), 비선형 계수(α)와, 정전 용량(C), ESD 내성을 각각 측정하였다. 또한, 비유전률(εA)과 비유전률(εB)의 비(εA/εB)를 산출하였다. 결과를, 도 4에 도시한다.
비유전률(εB)을 구하는 방법은 다음과 같다. 우선, 면적(SB), 내부 전극과의 간격(dB)이 되는 외부 전극을 형성하여, 정전 용량(CB)을 측정한다. 다음에, 하기 (2)식으로부터 비유전률(εB)을 구한다.
εB=CB* dB/ε0* SB … (2)
비유전률(εA)을 구하는 방법은 다음과 같다. 우선, 제작한 적층형 칩 배리스터의 정전 용량(C)을 측정한다. 다음에, 하기 (3)식으로부터 비유전률(εA)을 구한다.
εA=(C-CB)* dA/ε0* SA … (3)
dA: 내부 전극의 간격
SA: 내부 전극의 겹쳐 부분의 면적
비선형 계수(α)는 적층형 칩 배리스터에 흐르는 전류가 1mA에서 10mA까지 변화하였을 때에, 적층형 칩 배리스터의 전극간에 가해지는 전압과 전류의 관계를 나타낸다. 비선형 계수(α)는 하기 (4)식으로부터 구하였다.
α=log(I10/I1)/log(V10/V1) … (4)
V10은 적층형 칩 배리스터에 I10=10mA의 전류를 흘린 경우의 배리스터 전압을 의미한다. V1은 적층형 칩 배리스터에 I1=1mA의 전류를 흘린 경우의 배리스터 전압을 의미한다. 비선형 계수(α)가 클 수록, 배리스터 특성이 우수하다.
정전 용량(C)은 1MHz에서의 정전 용량이고, Precision LCR Meter(Hewlett Packard사 제조 4284A)에 의해 측정하였다. 본 실시예에서는 정전 용량(C)이 2.0pF 이하인 경우, 적층형 칩 배리스터의 정전 용량이 충분히 낮다고 판단하여, 「양호(○)」라고 판정하였다. 판단 기준을 2.0pF 이하로 한 이유는 적층형 칩 배리스터의 정전 용량이 2.0pF 이하이면, 100MHz 이상의 고주파에 대응 가능해지기 때문이다.
ESD 내성은 IEC(International Electrotechnical Commission)의 규격 IEC61000-4-2에 정해져 있는 정전기 방전 이뮤니티(Immunity) 시험에 의해서 측정하였다. 본 실시예에서는 ESD 내성이 8kV 이상인 경우에, ESD 내성이 충분하다고 판단하여, 「양호(○)」라고 판정하였다. 판단 기준을 8kV 이상으로 한 이유는 IEC61000-4-2의 레벨4를 만족시키기 때문이다.
실시예 1 내지 8의 적층형 칩 배리스터는 정전 용량(C)이 2.0pF 이하이면, ESD 내성이 8kV 이상이다. 이것에 대하여, 비교예 1, 3의 적층형 칩 배리스터는 ESD 내성이 8kV 이상이지만, 정전 용량(C)이 2.0pF보다 커진다. 또한, 비교예 1, 3의 적층형 칩 배리스터는 정전 용량(C)이 2.0pF 이하이지만, ESD 내성이 8kV보다 낮아져 버린다. 이상으로부터, 본 발명의 유효성이 확인되었다.
기술된 본 발명에 기초하여, 본 발명을 여러 방식으로 변형할 수 있다. 이러한 변형들은 본 발명의 정신 및 범주로부터 벗어난 것으로 간주해서는 안 되며, 본 기술 분야에 숙련된 기술자들에게는 상기 모든 변형들은 하기 청구범위의 범주 내에서 자명한 것이다.
본 발명에 따른 적층형 칩 배리스터는 정전기 방전에 대한 내성을 양호하게 유지하면서, 낮은 정전 용량화를 도모할 수 있다.

Claims (5)

  1. 전압 비선형 특성을 발생하는 배리스터층 및, 상기 배리스터층을 사이에 두도록 배치되는 한 쌍의 내부 전극을 포함하는 배리스터부와, 상기 배리스터부를 사이에 두도록 배치되는 한 쌍의 외층부를 갖는 적층체와;
    상기 적층체에 형성되어, 상기 한 쌍의 내부 전극에 각각 접속되는 한 쌍의 외부 전극을 구비하고,
    상기 외층부의 비유전률은 상기 배리스터층에 있어서의 상기 한 쌍의 내부 전극에 겹치는 영역의 비유전률보다 작게 설정되어 있는, 적층형 칩 배리스터.
  2. 제 1 항에 있어서,
    상기 배리스터층에 있어서의 상기 한 쌍의 내부 전극에 겹치는 영역은 ZnO를 주성분으로 하면서 Co를 포함하는 제 1 소체(element body)로 이루어지는 영역을 갖고,
    상기 외층부는 ZnO를 주성분으로 하면서 Co를 포함하고 또한 상기 Co의 함유량은 상기 제 1 소체보다 적은 제 2 소체로 이루어지는 영역을 갖는, 적층형 칩 배리스터.
  3. 제 1 항에 있어서,
    상기 배리스터층에 있어서의 상기 한 쌍의 내부 전극에 겹치는 영역은 ZnO를 주성분으로 하면서 Co 및 희토류 금속을 포함하는 제 1 소체로 이루어지는 영역을 갖고,
    상기 외층부는 ZnO를 주성분으로 하면서 Co 및 희토류 금속을 포함하고, 상기 Co의 함유량 및 상기 희토류 금속의 함유량은 각각 상기 제 1 소체보다 적은 제 2 소체로 이루어지는 영역을 갖는, 적층형 칩 배리스터.
  4. 제 1 항에 있어서,
    상기 배리스터층에 있어서의 상기 한 쌍의 내부 전극에 겹치는 영역은 ZnO를 주성분으로 하면서 Co를 포함하는 제 1 소체로 이루어지는 영역을 갖고,
    상기 외층부는 ZnO를 주성분으로 하면서 Co를 포함하지 않는 제 2 소체로 이루어지는 영역을 갖는, 적층형 칩 배리스터.
  5. 제 1 항에 있어서,
    상기 배리스터층에 있어서의 상기 한 쌍의 내부 전극에 겹치는 영역은 ZnO를 주성분으로 하면서 Co 및 희토류 금속을 포함하는 제 1 소체로 이루어지는 영역을 갖고,
    상기 외층부는 ZnO를 주성분으로 하면서 Co 및 희토류 금속을 포함하지 않는 제 2 소체로 이루어지는 영역을 갖는, 적층형 칩 배리스터.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1946336A1 (en) * 2005-10-19 2008-07-23 Littelfuse Ireland Development Company Limited A varistor and production method
CN101506912B (zh) * 2006-09-19 2011-10-12 东莞令特电子有限公司 包括钝化层的变阻器的制造
JP4893371B2 (ja) * 2007-03-02 2012-03-07 Ｔｄｋ株式会社 バリスタ素子
US20090143216A1 (en) * 2007-12-03 2009-06-04 General Electric Company Composition and method
TWI421996B (zh) 2008-01-10 2014-01-01 Ind Tech Res Inst 靜電放電防護架構
US8625248B2 (en) * 2008-10-10 2014-01-07 Showa Denko K.K. Electrostatic discharge protector
KR101320217B1 (ko) * 2008-11-21 2013-10-21 쇼와 덴코 가부시키가이샤 방전 갭 충전용 수지 조성물 및 정전 방전 보호체
JPWO2010122732A1 (ja) * 2009-04-23 2012-10-25 パナソニック株式会社 サージ吸収素子
CN102460867B (zh) 2009-06-17 2013-09-18 昭和电工株式会社 放电间隙填充用组合物和静电放电保护体
EP2908394B1 (en) * 2014-02-18 2019-04-03 TDK Electronics AG Method of manufacturing an electrode for a surge arrester, electrode and surge arrester
KR101608226B1 (ko) * 2014-11-20 2016-04-14 주식회사 아모텍 감전보호소자 및 이를 구비한 휴대용 전자장치
DE102015120640A1 (de) 2015-11-27 2017-06-01 Epcos Ag Vielschichtbauelement und Verfahren zur Herstellung eines Vielschichtbauelements
DE102017105673A1 (de) 2017-03-16 2018-09-20 Epcos Ag Varistor-Bauelement mit erhöhtem Stoßstromaufnahmevermögen
DE102018116221B4 (de) * 2018-07-04 2022-03-10 Tdk Electronics Ag Vielschichtvaristor mit feldoptimiertem Mikrogefüge und Modul aufweisend den Vielschichtvaristor
JP7322793B2 (ja) * 2020-04-16 2023-08-08 Tdk株式会社 チップバリスタの製造方法及びチップバリスタ
DE102020122299B3 (de) * 2020-08-26 2022-02-03 Tdk Electronics Ag Vielschichtvaristor und Verfahren zur Herstellung eines Vielschichtvaristors

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4918421A (en) * 1986-03-20 1990-04-17 Lawless William N Nonlinear resistor for low temperature operation
JP2556151B2 (ja) * 1989-11-21 1996-11-20 株式会社村田製作所 積層型バリスタ
US5369390A (en) * 1993-03-23 1994-11-29 Industrial Technology Research Institute Multilayer ZnO varistor
JP3175500B2 (ja) * 1994-10-28 2001-06-11 株式会社日立製作所 電圧非直線抵抗体およびその製造方法
JPH09320887A (ja) 1996-06-03 1997-12-12 Matsushita Electric Ind Co Ltd 積層セラミックコンデンサ及びその製造方法
JP3254399B2 (ja) * 1997-02-03 2002-02-04 ティーディーケイ株式会社 積層チップバリスタ及びその製造方法
TW394961B (en) * 1997-03-20 2000-06-21 Ceratech Corp Low capacitance chip varistor and fabrication method thereof
JP3142508B2 (ja) * 1997-07-23 2001-03-07 トヨタ自動車株式会社 車両電子キー装置
US5963416A (en) * 1997-10-07 1999-10-05 Taiyo Yuden Co., Ltd. Electronic device with outer electrodes and a circuit module having the electronic device
JP3832071B2 (ja) 1998-02-10 2006-10-11 株式会社村田製作所 積層バリスタ
JP3399349B2 (ja) 1998-03-17 2003-04-21 株式会社村田製作所 積層バリスタおよびその製造方法
JP3945010B2 (ja) 1998-04-21 2007-07-18 株式会社村田製作所 積層型バリスタおよびその製造方法
JP3449599B2 (ja) * 1999-03-26 2003-09-22 Ｔｄｋ株式会社 積層チップ型バリスタ
DE10134751C1 (de) * 2001-07-17 2002-10-10 Epcos Ag Elektrokeramisches Bauelement
JP2004172369A (ja) * 2002-11-20 2004-06-17 Matsushita Electric Ind Co Ltd 積層型セラミック電子部品およびその製造方法

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