JP2004172369A - 積層型セラミック電子部品およびその製造方法 - Google Patents
積層型セラミック電子部品およびその製造方法 Download PDFInfo
- Publication number
- JP2004172369A JP2004172369A JP2002336426A JP2002336426A JP2004172369A JP 2004172369 A JP2004172369 A JP 2004172369A JP 2002336426 A JP2002336426 A JP 2002336426A JP 2002336426 A JP2002336426 A JP 2002336426A JP 2004172369 A JP2004172369 A JP 2004172369A
- Authority
- JP
- Japan
- Prior art keywords
- varistor
- ceramic
- internal electrode
- electronic component
- multilayer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Thermistors And Varistors (AREA)
Abstract
【課題】バリスタ電圧に影響を与えることなく、エネルギー耐量を確保できる構造の積層型セラミック電子部品およびその製造方法を提供する。
【解決手段】セラミック材料からなる基材部３内に、少なくとも１対の第１の内部電極１と第２の内部電極２とを所定の間隔を隔てて配設し、第１の内部電極１および第２の内部電極２にそれぞれ電気的に接続される第１および第２の外部電極５，６を設けた積層型セラミック電子部品であって、第１の内部電極１と第２の内部電極２との対向面の間ないしその近傍のセラミック材料の全体または一部をバリスタセラミックで形成し、基材部３における他の部分のセラミック材料を、バリスタ部４よりも比誘電率の小さなセラミック材料とした積層型セラミック電子部品。
【選択図】 図１
【解決手段】セラミック材料からなる基材部３内に、少なくとも１対の第１の内部電極１と第２の内部電極２とを所定の間隔を隔てて配設し、第１の内部電極１および第２の内部電極２にそれぞれ電気的に接続される第１および第２の外部電極５，６を設けた積層型セラミック電子部品であって、第１の内部電極１と第２の内部電極２との対向面の間ないしその近傍のセラミック材料の全体または一部をバリスタセラミックで形成し、基材部３における他の部分のセラミック材料を、バリスタ部４よりも比誘電率の小さなセラミック材料とした積層型セラミック電子部品。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、例えば電気回路における過電圧に対する保護のために用いられる積層型バリスタ等の積層型セラミック電子部品およびその製造方法に関する。
【０００２】
【従来の技術】
積層型セラミック電子部品の一例である積層型バリスタは、最近の電子機器の超小型化、省電力化の推進等により機器の低電圧化が進むなか、高電圧サージからの保護だけでなく、静電気による機器搭載ＩＣ等の誤動作や破壊の防止が重要課題となっている。
【０００３】
携帯電話やノートパソコンあるいは携帯型情報端末機器といった電子機器は、外部からの信号を受けるための様々な入出力端子を持つため、インターフェースケーブルの接続時等の静電気放電が直接、内部回路に損傷を与える。さらに携帯電話の場合、入出力端子だけでなく、アンテナ部分からの静電気放電も問題になってきている。
【０００４】
このような信号回路、またはアンテナ回路等の静電気放電対策用部品であるバリスタは、低電圧駆動回路に対応できるとともに、その信号ラインへの影響をできるだけ小さくするために静電容量が数ｐＦからせいぜい十数ｐＦといった小さなものであることが望ましい。
【０００５】
図８は、従来の一般的な積層型バリスタの構造を示す一部切欠斜視図である。この図に示されているように、従来の積層型バリスタは、セラミック層１００の内部に長方形状の内部電極層１０１ａと１０１ｂとを所定の間隔を隔てて交互に、かつ内部電極層１０１ａ，１０１ｂとが相対向する端面に露出するように積層し、積層体の両端面に外部電極１０２を形成したものである。図８には、内部電極層１０１ａ，１０１ｂをそれぞれ１つのみ図示しているが、実際には、複数の内部電極層１０１ａ，１０１ｂを交互に複数配置することもある。
【０００６】
バリスタの電気特性を表すものとして、バリスタ電圧Ｖ１ｍＡ（バリスタに１ｍＡの電流が流れるときの印加電圧）と静電容量Ｃがある。バリスタは、電極にかかる電圧がバリスタ電圧Ｖ１ｍＡ以下の電圧では静電容量Ｃのコンデンサとして動作し、バリスタ電圧Ｖ１ｍＡを境として、それ以上では急激に電流が流れる抵抗として動作する。ちなみに、バリスタ電圧Ｖ１ｍＡ以下の場合のバリスタの静電容量Ｃは、次式で表される。
【０００７】
Ｃ＝ε０εｒＳ／ｔ ・・・・（式１）
ここで、ε０は真空の誘電率、εｒは誘電材料の比誘電率、Ｓは内部電極層の重なりの部分の面積（内部電極の対が２以上の場合はそれらの重なりの部分の面積の総和）、ｔは内部電極層の重なりの部分の間隙の寸法である。
【０００８】
前記の図８に示したような構成の積層型バリスタは、セラミック層１００の材料として比較的比誘電率の小さい酸化亜鉛セラミックを使ったものでも、その静電容量Ｃは数十〜数百ｐＦになる。
【０００９】
上述したように、最近の電子機器に搭載される回路の低電圧化に伴って、バリスタの静電容量Ｃを小さくすることが課題となっているが、前記の従来の構造であれば、内部電極層１０１ａ、１０１ｂの対の数を減らすか、内部電極層１０１ａ，１０１ｂに挟まれたセラミック層１００（以下、有効層という）の厚みを大きくするか、もしくは内部電極層１０１ａ、１０１ｂの面積を小さくするしかない。
【００１０】
しかし、内部電極層１０１ａ，１０１ｂが長方形の形状では静電気容量を数ｐＦにするために内部電極層の面積を単純に小さくすれば、積層ずれによる内部電極層の重なり部分の面積変化が大きくなり、静電容量のばらつきが大きくなる。また、有効層の厚みを大きくすれば、その電圧は有効層厚みに比例して大きくなるため、同時にバリスタ電圧も高くなり低電圧駆動回路の保護に対応することが困難となる。
【００１１】
このような問題を解消するため、特開平１１−２９７５０８号公報（特許文献１）には、第１の内部電極層と第２の内部電極層とを交互にかつセラミック層を介して積層した積層体と、これらの積層体の両端部にそれぞれ電気的に接続されるように設けた第１の外部電極と第２外部電極とを備え、第１の内部電極層と第２の内部電極層とは非対称型で、セラミック層を介して一カ所で対向させた積層型セラミック電子部品が開示されている。
【００１２】
このような構成とすることにより、低容量で静電容量のばらつきの少ない積層型セラミック電子部品が得られる。
【００１３】
また、特開平１１−２０４３０９号公報（特許文献２）には、互いに対となる一対の内部電極とバリスタ層とを積層し、各内部電極を外部電極と電気的に接続した積層型バリスタにおいて、前記対となる内部電極を互いに所定の距離だけ離間させて対向面を持たない内部電極として形成した積層型バリスタが開示されている。
【００１４】
このような構成とすることにより、従来と同等なバリスタ電圧を保ちながら静電容量を小さく設定した積層型バリスタが得られる。
【００１５】
一方、セラミック層１００の材料を低誘電率のバリスタセラミックで形成することによっても、式１の比誘電率εｒを低くして静電容量Ｃを小さくすることができる。
【００１６】
【特許文献１】
特開平１１−２９７５０８号公報
【特許文献２】
特開平１１−２０４３０９号公報
【００１７】
【発明が解決しようとする課題】
しかしながら、（特許文献１）に記載された積層型セラミック電子部品においては、第１の内部電極層と第２の内部電極層とは非対称型とし、セラミック層を介して一カ所で対向させた構成であるため、内部電極層間の静電容量は小さくなるが、外部電極間の容量の影響が大きくなり、例えばバリスタの場合はバリスタ電圧に影響を与えるという問題があった。
【００１８】
また、（特許文献２）に記載された積層型バリスタにおいては、対となる内部電極を互いに所定の距離だけ離間させて対向面を持たない内部電極を同一平面上に形成した構成であるため、エネルギー耐量が小さくなるという問題がある。
【００１９】
さらに、セラミック層１００の材料を低誘電率のバリスタセラミックで形成すると、セラミック層１００全体の抵抗が小さく導電性となるため、セラミック焼成後に外部電極１０２をメッキで形成する際に、セラミック層１００の表面に導電性のメッキ皮膜が形成されてしまう。そうすると、外部電極１０２間に電圧を印加したときに電流がセラミック層１００の表面を伝って流れ、電子部品としての機能を果たさなくなるという問題がある。
【００２０】
本発明は、バリスタ電圧に影響を与えることなく、エネルギー耐量を確保できる構造の低容量の積層型セラミック電子部品およびその製造方法を提供することを目的とする。
【００２１】
【課題を解決するための手段】
本発明の積層型セラミック電子部品においては、第１の内部電極と第２の内部電極との対向面の間ないしその近傍のセラミック材料をバリスタセラミックで形成し、基材部における他の部分のセラミック材料を、バリスタセラミック形成部よりも比誘電率の小さなセラミック材料としたものである。
【００２２】
この発明によれば、バリスタ電圧に影響を与えることなく、エネルギー耐量を確保できる構造の低容量の積層型セラミック電子部品が得られる。
【００２３】
【発明の実施の形態】
本発明の請求項１に記載の発明は、セラミック材料からなる基材部内に、少なくとも第１の内部電極と第２の内部電極とを所定の間隔を隔てて配設し、前記第１の内部電極および第２の内部電極にそれぞれ電気的に接続される第１および第２の外部電極を設けた積層型セラミック電子部品であって、前記第１の内部電極と第２の内部電極との対向面の間かその近傍の少なくとも一方のセラミック材料をバリスタセラミックで形成し、前記基材部における他の部分のセラミック材料を、前記バリスタセラミック形成部よりも比誘電率の小さなセラミック材料としたことを特徴とする積層型セラミック電子部品としたものである。
【００２４】
積層型セラミック電子部品の静電容量は、第１の内部電極と第２の内部電極とで形成される静電容量と、前記第１および第２の内部電極がない場合の第１の外部電極と第２の外部電極で形成される静電容量の和となる。請求項１においては、第１の外部電極と第２の外部電極で形成される静電容量が小さくなるように基材部を形成するセラミック材料をバリスタセラミック形成部よりも比誘電率の小さいものとする。そして、第１の内部電極と第２の内部電極の間で、バリスタ特性である静電容量Ｃとバリスタ電圧を規定するための材料をバリスタセラミックで形成する。これにより、バリスタ電圧に影響を与えることなく、エネルギー耐量を確保できるというという作用を有する。
【００２５】
請求項２に記載の発明は、前記第１の内部電極と第２の内部電極との対向面の間ないしその近傍のセラミック材料の全体を、バリスタセラミックで形成したことを特徴とする請求項１記載の積層型セラミック電子部品としたものであり、製造時の工程が容易となるという作用を有する。
【００２６】
請求項３に記載の発明は、前記第１の内部電極と第２の内部電極との対向面の間ないしその近傍のセラミック材料を部分的に、バリスタセラミックで形成したことを特徴とする請求項１記載の積層型セラミック電子部品としたものであり、バリスタセラミックで形成する部分の比率や形状を可変にすることで、バリスタ特性の調整が可能となるという作用を有する。
【００２７】
請求項４に記載の発明は、前記バリスタセラミックを、バリスタ材料と金属粒の混合体としたことを特徴とする請求項１から３のいずれかの項に記載の積層型セラミック電子部品としたものであり、金属粒の混合比率により、バリスタ特性の調整がさらに微細にできるという作用を有する。
【００２８】
請求項５に記載の発明は、前記第１の内部電極と第２の内部電極の対を複数対、前記基材部内に併設し、それぞれの対に対して第１および第２の外部電極を設けたことを特徴とする請求項１から４のいずれかの項に記載の積層型セラミック電子部品としたものであり、一つの電子機器に搭載したときに、複数の回路の保護が可能となるという作用を有する。
【００２９】
請求項６に記載の発明は、セラミック材料からなる成形体シートを少なくとも３枚準備し、中間の第１の成形体シートに所定の形状の穴を形成し、この第１の成形体シートの前記穴に、バリスタセラミックからなる材料を充填し、前記第１の成形体シートの両面に接する第２および第３の成形体シートの表面に、第１および第２の内部電極をそれぞれ形成し、前記各成形体シートを積層してチップ状に切断した後、焼成し、焼成後、チップの両端に露出した前記第１および第２の内部電極に導通するように第１および第２の外部電極を形成することを特徴とする積層型セラミック電子部品の製造方法としたものであり、従来の製造工程に穴の形成とバリスタセラミックからなる材料を充填するという工程を追加するだけで、本発明の積層型セラミック電子部品が製造できるという作用を有する。
【００３０】
以下、本発明の実施の形態について、図１から図７を用いて説明する。
【００３１】
（実施の形態１）
図１は本発明の実施の形態１に係る積層型セラミック電子部品の一例としての積層型バリスタの構造を示す透視図、図２は本発明の実施の形態１における積層前の成形体シートの構成を示す分解斜視図、図３は本発明の実施の形態の製造工程を示すフローチャートである。
【００３２】
図１において、実施の形態１の積層型バリスタ１０は、第１の内部電極１と、第２の内部電極２と、低誘電率のセラミックからなる基材部３と、第１の内部電極１と第２の内部電極２の間に形成されるバリスタセラミックからなるバリスタ部４と、第１の内部電極１および第２の内部電極２にそれぞれ電気的に接続される第１の外部電極５および第２の外部電極６とから構成されている。
【００３３】
基材部３を形成する低誘電率のセラミックとしては、比誘電率が１０以下のアルミナ（Ａｌ２Ｏ３）、或いはアルミナを主成分とする低温焼結セラミック等を使用することができる。
【００３４】
バリスタセラミックとしては、ＺｎＯ−Ｐｒ６Ｏ１１−ＣｏＯ、ＺｎＯ−Ｂｉ２Ｏ３−ＣｏＯ等の単体或いはそれらを主成分とする材料を使用することができる。
【００３５】
次に、本実施の形態１の積層型バリスタ１０の製造方法を、図２および図３を用いて説明する。なお、図２には積層型バリスタ１０の１個分の構成を示しているが、実際には、広い成形体シートに多数個分を同時に形成して途中の工程で積層型バリスタ単体に切断する。
ステップＳ１：配合
所定量のセラミック原料と精製水を秤量し、粉砕用玉石入りのプラスチック容器に投入する。セラミック原料は、ＺｎＯを主成分とし、これに微量のＰｒ６Ｏ１１とＣｏＯおよびＣａＣＯ３を加えたものとする。
ステップＳ２：混合
セラミック原料と精製水の入ったプラスチック容器を、回転台を用いて回転混合し、セラミック原料を粉砕する。
ステップＳ３：乾燥
混合終了後に、粉砕用玉石を残し、セラミック原料と精製水が混合されたスラリーのみをステンレス製容器に移す。スラリーの入ったステンレス製容器を乾燥機にかけ、水分を蒸発、乾燥させる。
ステップＳ４：混練
所定量の乾燥したセラミック混合原料と有機溶剤および有機バインダーを粉砕用玉石入りプラスチック容器に投入し、混練する。有機溶剤としては、酢酸ブチル、ブトキシエタノールを用いる。有機バインダーとしては、ビヒクル、ブチルベンジルフタレート（ＢＢＰ）を用いた。
ステップＳ５：脱泡
セラミック混合原料と有機溶剤および有機バインダーを混練したスラリーをプラスチック容器に移し、低回転数で回転し、脱泡する。
ステップＳ６：成形体シート成形
ドクターブレード装置を用いて、シート厚み０．９ｍｍの成形体シートを形成する。
ステップＳ７：シート切断
成形体シートを１５０ｍｍ×１５０ｍｍに切断する。
ステップＳ８：内部電極印刷
図２に示す成形体シート１３，１５に、印刷機を用いてＰｔの内部電極パターン１ａ，２ａを印刷する。
ステップＳ９：バリスタ部形成
図２に示す成形体シート１４に穴１４ａを開ける。また、穴１４ａに対応する位置の成形体シート１３の内部電極パターン１ａ上に、バリスタセラミックを有機溶剤に混練したバリスタペースト４ａを、印刷機を用いて印刷する。
ステップＳ１０：シート積層
積層機で、電極印刷なしの成形体シート１１，１２，１６，１７と、内部電極印刷、バリスタ部形成を行った成形体シート１３，１４，１５を積層する。
ステップＳ１１：チップ切断
切断機を用いて、積層した成形体シートを所定のチップ形状に切断する。
ステップＳ１２：面取り
切断したチップ積層体のエッジの角を取るために、プラスチック容器にチップ積層体を入れ、プラスチック容器を回転させ、チップ積層体同士をぶつけ合わせることで面取りを行う。
ステップＳ１３：脱バインダ
面取り加工したチップ積層体を６００℃で１時間程度焼成し、チップ積層体を構成する成形体シートに含まれる有機バインダを分解除去する。
ステップＳ１４：焼成
蓋付きの焼成容器に脱バインダしたチップ積層体を入れ、１２５０〜１３５０℃の温度で１時間程度焼成する。
ステップＳ１５：外部電極形成
焼成したチップ積層体に電極塗布治具を用いて、焼成により成形体シート素材が収縮したことにより内部電極が露出した２つの端面にＡｇペーストを塗布し、６００〜８００℃の焼き付け温度で焼成した後、メッキにてＮｉ、Ｓｎ膜をＡｇの上に形成する。
ステップＳ１６：特性選別
出来上がった積層型バリスタの特性を測定し、バリスタ電圧、静電容量等の大きさで分別する。
【００３６】
以上の工程により、図１に示す積層型バリスタ１０が得られる。
【００３７】
なお、成形体シートは、基本的には成形体シート１３，１４，１５のみでもよい。また、内部電極を２対以上形成する場合には、成形体シート１３，１４，１５の組を所定組、増やすことで同様に製造することができる。
【００３８】
（実施の形態２）
図４は、本発明の実施の形態２に係るバリスタ部４の構成を示す斜視図である。実施の形態１においては、バリスタ部４はＺｎＯに微量のＰｒ６Ｏ１１とＣｏＯおよびＣａＣＯ３を加えた一様なバリスタセラミックを使用したが、実施の形態２では、バリスタセラミック４ａに、粒径０．１〜１０μｍの金属導電体４ｂを０．１〜４０Ｖｏｌ％混合し、バリスタセラミック４ａと金属導電体４ｂが一様に混ざったバリスタ部を形成する。
【００３９】
バリスタセラミック４ａとしては、ＺｎＯ−Ｐｒ６Ｏ１１−ＣｏＯ、ＺｎＯ−Ｂｉ２Ｏ３−ＣｏＯ等を使用し、金属導電体４ｂとしては、Ｐｔ，Ａｇ，Ｐｄ，Ａｇ−Ｐｄ，Ａｇ−Ｐｄ−Ｐｔ等の抵抗率の低い金属を使用する。金属導電体４ｂの混合比率を変えることにより、誘電体として作用するバリスタセラミック４ａの粒子の密度が小さくなるため、バリスタ部４の見かけ上の比誘電率を調整することができる。
【００４０】
なお、金属導電体４ｂの比率が大きすぎると、金属導電体４ｂの粒子同士が接触してバリスタ部４全体が導電性を持ち、バリスタとしての機能が失われるため、必要以上に金属導電体４ｂの比率を大きくしないようにする。
【００４１】
（実施の形態３）
図５は、本発明の実施の形態３に係る積層型バリスタ２０の構造を示す透視図、図６は本発明の実施の形態３に係る積層型バリスタを構成する成形体シートの製造工程を示す斜視図である。この実施の形態３では、実施の形態１におけるバリスタ部４に代えて、局所バリスタ部２１を第１の内部電極１と第２の内部電極２の間の対向部に形成したものである。この局所バリスタ部２１は、内部電極１，２間の対向部の全面ではなく一部のみがバリスタセラミックで形成され、他の部分は基材部３の材質である低誘電率セラミックとなるようにする。
【００４２】
この局所バリスタ部２１の形成方法は、図６（ａ）に示すように成形体シート２２にスルーホール２２ａを所定箇所パンチ等で形成し、図６（ｂ）に示すように、スルーホール２２ａにバリスタペースト２２ｂを充填して製造することができる。この成形体シート２２を、図２の穴開き成形体シート１４の穴１４ａに嵌め込む。
【００４３】
なお、スルーホール２２ａの形状は、円形が加工しやすいが、この形状に限らず、多角形、星形、楕円形など、任意の形状とすることができる。その個数や面積比率も、バリスタ特性により任意に設定することができる。また、局所バリスタ部２１は、必ずしも第１の内部電極１と第２の内部電極２の対向面の範囲の内部に収まる必要はなく、はみ出してもよい。
【００４４】
この実施の形態３においても、実施の形態２の金属導電体４ｂを混合したバリスタセラミックを用いることができる。
【００４５】
（実施の形態４）
図７は本発明の実施の形態４の構造を示す透視図である。この実施の形態では、複数個（図面では２個）のバリスタ部４Ａ，４Ｂを一つの基材部３内に形成し、第１の内部電極１Ａ，１Ｂ、第２の内部電極２Ａ，２Ｂ、第１の外部電極５Ａ，５Ｂ、第２の外部電極６Ａ，６Ｂを設けて、複数の電気回路を保護することができるようにしている。
【００４６】
その製造方法については、図３のフローチャートにおいて、ステップＳ１１のチップ切断時に２個分を単位に切断し、ステップＳ１４の外部電極形成時に、内部電極それぞれに個別の外部電極を形成することで、同様に製造することができる。
【００４７】
この実施の形態４においても、実施の形態２および３の構成を適用することができる。
【００４８】
【発明の効果】
以上のように本発明の請求項１に記載の発明によれば、第１の内部電極と第２の内部電極との対向面の間ないしその近傍のセラミック材料をバリスタセラミックで形成し、基材部における他の部分のセラミック材料を、バリスタセラミック形成部よりも比誘電率の小さなセラミック材料としたことにより、バリスタ電圧に影響を与えることなく、エネルギー耐量を確保できるというという作用を有する。
【００４９】
請求項２に記載の発明によれば、第１の内部電極と第２の内部電極との対向面の間ないしその近傍のセラミック材料の全体を、バリスタセラミックで形成したことにより、製造時の工程が容易となるという作用を有する。
【００５０】
請求項３に記載の発明によれば、第１の内部電極と第２の内部電極との対向面の間ないしその近傍のセラミック材料を部分的に、バリスタセラミックで形成したことにより、バリスタセラミックで形成する部分の比率や形状を可変にすることで、バリスタ特性の調整を任意に行うことができる。
【００５１】
請求項４に記載の発明によれば、バリスタセラミックを、バリスタ材料と金属粒の混合体としたことにより、金属粒の混合比率により、バリスタ特性の調整をさらに微細に行うことができる。
【００５２】
請求項５に記載の発明によれば、第１の内部電極と第２の内部電極の対を複数対、基材部内に併設し、それぞれの対に対して第１および第２の外部電極を設けたことにより、一つの電子機器に搭載したときに、複数の回路の保護が可能となる。
【００５３】
請求項６に記載の発明によれば、従来の製造工程に穴の形成とバリスタセラミックからなる材料を充填するという工程を追加するだけで、本発明の積層型セラミック電子部品を製造することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る積層型バリスタの構造を示す透視図
【図２】本発明の実施の形態１における積層前の成形体シートの構成を示す分解斜視図
【図３】本発明の実施の形態１の製造工程を示すフローチャート
【図４】本発明の実施の形態２に係るバリスタ部の構成を示す斜視図
【図５】本発明の実施の形態３に係る積層型バリスタの構造を示す透視図
【図６】本発明の実施の形態３に係る積層型バリスタを構成する成形体シートの製造工程を示す斜視図
【図７】本発明の実施の形態４の構造を示す透視図
【図８】従来の一般的な積層型バリスタの構造を示す一部切欠斜視図
【符号の説明】
１ 第１の内部電極
１ａ 内部電極パターン
２ 第２の内部電極
２ａ 内部電極パターン
３ 基材部
４ バリスタ部
４ａ バリスタペースト
５ 第１の外部電極
６ 第２の外部電極
１０ 積層型バリスタ（実施の形態１）
１１〜１７ 成形体シート
１４ａ 穴
２０ 積層型バリスタ（実施の形態３）
２１ 局所バリスタ部
２２ 成形体シート
２２ａ スルーホール
２２ｂ バリスタペースト
３０ 積層型バリスタ（実施の形態４）
【発明の属する技術分野】
本発明は、例えば電気回路における過電圧に対する保護のために用いられる積層型バリスタ等の積層型セラミック電子部品およびその製造方法に関する。
【０００２】
【従来の技術】
積層型セラミック電子部品の一例である積層型バリスタは、最近の電子機器の超小型化、省電力化の推進等により機器の低電圧化が進むなか、高電圧サージからの保護だけでなく、静電気による機器搭載ＩＣ等の誤動作や破壊の防止が重要課題となっている。
【０００３】
携帯電話やノートパソコンあるいは携帯型情報端末機器といった電子機器は、外部からの信号を受けるための様々な入出力端子を持つため、インターフェースケーブルの接続時等の静電気放電が直接、内部回路に損傷を与える。さらに携帯電話の場合、入出力端子だけでなく、アンテナ部分からの静電気放電も問題になってきている。
【０００４】
このような信号回路、またはアンテナ回路等の静電気放電対策用部品であるバリスタは、低電圧駆動回路に対応できるとともに、その信号ラインへの影響をできるだけ小さくするために静電容量が数ｐＦからせいぜい十数ｐＦといった小さなものであることが望ましい。
【０００５】
図８は、従来の一般的な積層型バリスタの構造を示す一部切欠斜視図である。この図に示されているように、従来の積層型バリスタは、セラミック層１００の内部に長方形状の内部電極層１０１ａと１０１ｂとを所定の間隔を隔てて交互に、かつ内部電極層１０１ａ，１０１ｂとが相対向する端面に露出するように積層し、積層体の両端面に外部電極１０２を形成したものである。図８には、内部電極層１０１ａ，１０１ｂをそれぞれ１つのみ図示しているが、実際には、複数の内部電極層１０１ａ，１０１ｂを交互に複数配置することもある。
【０００６】
バリスタの電気特性を表すものとして、バリスタ電圧Ｖ１ｍＡ（バリスタに１ｍＡの電流が流れるときの印加電圧）と静電容量Ｃがある。バリスタは、電極にかかる電圧がバリスタ電圧Ｖ１ｍＡ以下の電圧では静電容量Ｃのコンデンサとして動作し、バリスタ電圧Ｖ１ｍＡを境として、それ以上では急激に電流が流れる抵抗として動作する。ちなみに、バリスタ電圧Ｖ１ｍＡ以下の場合のバリスタの静電容量Ｃは、次式で表される。
【０００７】
Ｃ＝ε０εｒＳ／ｔ ・・・・（式１）
ここで、ε０は真空の誘電率、εｒは誘電材料の比誘電率、Ｓは内部電極層の重なりの部分の面積（内部電極の対が２以上の場合はそれらの重なりの部分の面積の総和）、ｔは内部電極層の重なりの部分の間隙の寸法である。
【０００８】
前記の図８に示したような構成の積層型バリスタは、セラミック層１００の材料として比較的比誘電率の小さい酸化亜鉛セラミックを使ったものでも、その静電容量Ｃは数十〜数百ｐＦになる。
【０００９】
上述したように、最近の電子機器に搭載される回路の低電圧化に伴って、バリスタの静電容量Ｃを小さくすることが課題となっているが、前記の従来の構造であれば、内部電極層１０１ａ、１０１ｂの対の数を減らすか、内部電極層１０１ａ，１０１ｂに挟まれたセラミック層１００（以下、有効層という）の厚みを大きくするか、もしくは内部電極層１０１ａ、１０１ｂの面積を小さくするしかない。
【００１０】
しかし、内部電極層１０１ａ，１０１ｂが長方形の形状では静電気容量を数ｐＦにするために内部電極層の面積を単純に小さくすれば、積層ずれによる内部電極層の重なり部分の面積変化が大きくなり、静電容量のばらつきが大きくなる。また、有効層の厚みを大きくすれば、その電圧は有効層厚みに比例して大きくなるため、同時にバリスタ電圧も高くなり低電圧駆動回路の保護に対応することが困難となる。
【００１１】
このような問題を解消するため、特開平１１−２９７５０８号公報（特許文献１）には、第１の内部電極層と第２の内部電極層とを交互にかつセラミック層を介して積層した積層体と、これらの積層体の両端部にそれぞれ電気的に接続されるように設けた第１の外部電極と第２外部電極とを備え、第１の内部電極層と第２の内部電極層とは非対称型で、セラミック層を介して一カ所で対向させた積層型セラミック電子部品が開示されている。
【００１２】
このような構成とすることにより、低容量で静電容量のばらつきの少ない積層型セラミック電子部品が得られる。
【００１３】
また、特開平１１−２０４３０９号公報（特許文献２）には、互いに対となる一対の内部電極とバリスタ層とを積層し、各内部電極を外部電極と電気的に接続した積層型バリスタにおいて、前記対となる内部電極を互いに所定の距離だけ離間させて対向面を持たない内部電極として形成した積層型バリスタが開示されている。
【００１４】
このような構成とすることにより、従来と同等なバリスタ電圧を保ちながら静電容量を小さく設定した積層型バリスタが得られる。
【００１５】
一方、セラミック層１００の材料を低誘電率のバリスタセラミックで形成することによっても、式１の比誘電率εｒを低くして静電容量Ｃを小さくすることができる。
【００１６】
【特許文献１】
特開平１１−２９７５０８号公報
【特許文献２】
特開平１１−２０４３０９号公報
【００１７】
【発明が解決しようとする課題】
しかしながら、（特許文献１）に記載された積層型セラミック電子部品においては、第１の内部電極層と第２の内部電極層とは非対称型とし、セラミック層を介して一カ所で対向させた構成であるため、内部電極層間の静電容量は小さくなるが、外部電極間の容量の影響が大きくなり、例えばバリスタの場合はバリスタ電圧に影響を与えるという問題があった。
【００１８】
また、（特許文献２）に記載された積層型バリスタにおいては、対となる内部電極を互いに所定の距離だけ離間させて対向面を持たない内部電極を同一平面上に形成した構成であるため、エネルギー耐量が小さくなるという問題がある。
【００１９】
さらに、セラミック層１００の材料を低誘電率のバリスタセラミックで形成すると、セラミック層１００全体の抵抗が小さく導電性となるため、セラミック焼成後に外部電極１０２をメッキで形成する際に、セラミック層１００の表面に導電性のメッキ皮膜が形成されてしまう。そうすると、外部電極１０２間に電圧を印加したときに電流がセラミック層１００の表面を伝って流れ、電子部品としての機能を果たさなくなるという問題がある。
【００２０】
本発明は、バリスタ電圧に影響を与えることなく、エネルギー耐量を確保できる構造の低容量の積層型セラミック電子部品およびその製造方法を提供することを目的とする。
【００２１】
【課題を解決するための手段】
本発明の積層型セラミック電子部品においては、第１の内部電極と第２の内部電極との対向面の間ないしその近傍のセラミック材料をバリスタセラミックで形成し、基材部における他の部分のセラミック材料を、バリスタセラミック形成部よりも比誘電率の小さなセラミック材料としたものである。
【００２２】
この発明によれば、バリスタ電圧に影響を与えることなく、エネルギー耐量を確保できる構造の低容量の積層型セラミック電子部品が得られる。
【００２３】
【発明の実施の形態】
本発明の請求項１に記載の発明は、セラミック材料からなる基材部内に、少なくとも第１の内部電極と第２の内部電極とを所定の間隔を隔てて配設し、前記第１の内部電極および第２の内部電極にそれぞれ電気的に接続される第１および第２の外部電極を設けた積層型セラミック電子部品であって、前記第１の内部電極と第２の内部電極との対向面の間かその近傍の少なくとも一方のセラミック材料をバリスタセラミックで形成し、前記基材部における他の部分のセラミック材料を、前記バリスタセラミック形成部よりも比誘電率の小さなセラミック材料としたことを特徴とする積層型セラミック電子部品としたものである。
【００２４】
積層型セラミック電子部品の静電容量は、第１の内部電極と第２の内部電極とで形成される静電容量と、前記第１および第２の内部電極がない場合の第１の外部電極と第２の外部電極で形成される静電容量の和となる。請求項１においては、第１の外部電極と第２の外部電極で形成される静電容量が小さくなるように基材部を形成するセラミック材料をバリスタセラミック形成部よりも比誘電率の小さいものとする。そして、第１の内部電極と第２の内部電極の間で、バリスタ特性である静電容量Ｃとバリスタ電圧を規定するための材料をバリスタセラミックで形成する。これにより、バリスタ電圧に影響を与えることなく、エネルギー耐量を確保できるというという作用を有する。
【００２５】
請求項２に記載の発明は、前記第１の内部電極と第２の内部電極との対向面の間ないしその近傍のセラミック材料の全体を、バリスタセラミックで形成したことを特徴とする請求項１記載の積層型セラミック電子部品としたものであり、製造時の工程が容易となるという作用を有する。
【００２６】
請求項３に記載の発明は、前記第１の内部電極と第２の内部電極との対向面の間ないしその近傍のセラミック材料を部分的に、バリスタセラミックで形成したことを特徴とする請求項１記載の積層型セラミック電子部品としたものであり、バリスタセラミックで形成する部分の比率や形状を可変にすることで、バリスタ特性の調整が可能となるという作用を有する。
【００２７】
請求項４に記載の発明は、前記バリスタセラミックを、バリスタ材料と金属粒の混合体としたことを特徴とする請求項１から３のいずれかの項に記載の積層型セラミック電子部品としたものであり、金属粒の混合比率により、バリスタ特性の調整がさらに微細にできるという作用を有する。
【００２８】
請求項５に記載の発明は、前記第１の内部電極と第２の内部電極の対を複数対、前記基材部内に併設し、それぞれの対に対して第１および第２の外部電極を設けたことを特徴とする請求項１から４のいずれかの項に記載の積層型セラミック電子部品としたものであり、一つの電子機器に搭載したときに、複数の回路の保護が可能となるという作用を有する。
【００２９】
請求項６に記載の発明は、セラミック材料からなる成形体シートを少なくとも３枚準備し、中間の第１の成形体シートに所定の形状の穴を形成し、この第１の成形体シートの前記穴に、バリスタセラミックからなる材料を充填し、前記第１の成形体シートの両面に接する第２および第３の成形体シートの表面に、第１および第２の内部電極をそれぞれ形成し、前記各成形体シートを積層してチップ状に切断した後、焼成し、焼成後、チップの両端に露出した前記第１および第２の内部電極に導通するように第１および第２の外部電極を形成することを特徴とする積層型セラミック電子部品の製造方法としたものであり、従来の製造工程に穴の形成とバリスタセラミックからなる材料を充填するという工程を追加するだけで、本発明の積層型セラミック電子部品が製造できるという作用を有する。
【００３０】
以下、本発明の実施の形態について、図１から図７を用いて説明する。
【００３１】
（実施の形態１）
図１は本発明の実施の形態１に係る積層型セラミック電子部品の一例としての積層型バリスタの構造を示す透視図、図２は本発明の実施の形態１における積層前の成形体シートの構成を示す分解斜視図、図３は本発明の実施の形態の製造工程を示すフローチャートである。
【００３２】
図１において、実施の形態１の積層型バリスタ１０は、第１の内部電極１と、第２の内部電極２と、低誘電率のセラミックからなる基材部３と、第１の内部電極１と第２の内部電極２の間に形成されるバリスタセラミックからなるバリスタ部４と、第１の内部電極１および第２の内部電極２にそれぞれ電気的に接続される第１の外部電極５および第２の外部電極６とから構成されている。
【００３３】
基材部３を形成する低誘電率のセラミックとしては、比誘電率が１０以下のアルミナ（Ａｌ２Ｏ３）、或いはアルミナを主成分とする低温焼結セラミック等を使用することができる。
【００３４】
バリスタセラミックとしては、ＺｎＯ−Ｐｒ６Ｏ１１−ＣｏＯ、ＺｎＯ−Ｂｉ２Ｏ３−ＣｏＯ等の単体或いはそれらを主成分とする材料を使用することができる。
【００３５】
次に、本実施の形態１の積層型バリスタ１０の製造方法を、図２および図３を用いて説明する。なお、図２には積層型バリスタ１０の１個分の構成を示しているが、実際には、広い成形体シートに多数個分を同時に形成して途中の工程で積層型バリスタ単体に切断する。
ステップＳ１：配合
所定量のセラミック原料と精製水を秤量し、粉砕用玉石入りのプラスチック容器に投入する。セラミック原料は、ＺｎＯを主成分とし、これに微量のＰｒ６Ｏ１１とＣｏＯおよびＣａＣＯ３を加えたものとする。
ステップＳ２：混合
セラミック原料と精製水の入ったプラスチック容器を、回転台を用いて回転混合し、セラミック原料を粉砕する。
ステップＳ３：乾燥
混合終了後に、粉砕用玉石を残し、セラミック原料と精製水が混合されたスラリーのみをステンレス製容器に移す。スラリーの入ったステンレス製容器を乾燥機にかけ、水分を蒸発、乾燥させる。
ステップＳ４：混練
所定量の乾燥したセラミック混合原料と有機溶剤および有機バインダーを粉砕用玉石入りプラスチック容器に投入し、混練する。有機溶剤としては、酢酸ブチル、ブトキシエタノールを用いる。有機バインダーとしては、ビヒクル、ブチルベンジルフタレート（ＢＢＰ）を用いた。
ステップＳ５：脱泡
セラミック混合原料と有機溶剤および有機バインダーを混練したスラリーをプラスチック容器に移し、低回転数で回転し、脱泡する。
ステップＳ６：成形体シート成形
ドクターブレード装置を用いて、シート厚み０．９ｍｍの成形体シートを形成する。
ステップＳ７：シート切断
成形体シートを１５０ｍｍ×１５０ｍｍに切断する。
ステップＳ８：内部電極印刷
図２に示す成形体シート１３，１５に、印刷機を用いてＰｔの内部電極パターン１ａ，２ａを印刷する。
ステップＳ９：バリスタ部形成
図２に示す成形体シート１４に穴１４ａを開ける。また、穴１４ａに対応する位置の成形体シート１３の内部電極パターン１ａ上に、バリスタセラミックを有機溶剤に混練したバリスタペースト４ａを、印刷機を用いて印刷する。
ステップＳ１０：シート積層
積層機で、電極印刷なしの成形体シート１１，１２，１６，１７と、内部電極印刷、バリスタ部形成を行った成形体シート１３，１４，１５を積層する。
ステップＳ１１：チップ切断
切断機を用いて、積層した成形体シートを所定のチップ形状に切断する。
ステップＳ１２：面取り
切断したチップ積層体のエッジの角を取るために、プラスチック容器にチップ積層体を入れ、プラスチック容器を回転させ、チップ積層体同士をぶつけ合わせることで面取りを行う。
ステップＳ１３：脱バインダ
面取り加工したチップ積層体を６００℃で１時間程度焼成し、チップ積層体を構成する成形体シートに含まれる有機バインダを分解除去する。
ステップＳ１４：焼成
蓋付きの焼成容器に脱バインダしたチップ積層体を入れ、１２５０〜１３５０℃の温度で１時間程度焼成する。
ステップＳ１５：外部電極形成
焼成したチップ積層体に電極塗布治具を用いて、焼成により成形体シート素材が収縮したことにより内部電極が露出した２つの端面にＡｇペーストを塗布し、６００〜８００℃の焼き付け温度で焼成した後、メッキにてＮｉ、Ｓｎ膜をＡｇの上に形成する。
ステップＳ１６：特性選別
出来上がった積層型バリスタの特性を測定し、バリスタ電圧、静電容量等の大きさで分別する。
【００３６】
以上の工程により、図１に示す積層型バリスタ１０が得られる。
【００３７】
なお、成形体シートは、基本的には成形体シート１３，１４，１５のみでもよい。また、内部電極を２対以上形成する場合には、成形体シート１３，１４，１５の組を所定組、増やすことで同様に製造することができる。
【００３８】
（実施の形態２）
図４は、本発明の実施の形態２に係るバリスタ部４の構成を示す斜視図である。実施の形態１においては、バリスタ部４はＺｎＯに微量のＰｒ６Ｏ１１とＣｏＯおよびＣａＣＯ３を加えた一様なバリスタセラミックを使用したが、実施の形態２では、バリスタセラミック４ａに、粒径０．１〜１０μｍの金属導電体４ｂを０．１〜４０Ｖｏｌ％混合し、バリスタセラミック４ａと金属導電体４ｂが一様に混ざったバリスタ部を形成する。
【００３９】
バリスタセラミック４ａとしては、ＺｎＯ−Ｐｒ６Ｏ１１−ＣｏＯ、ＺｎＯ−Ｂｉ２Ｏ３−ＣｏＯ等を使用し、金属導電体４ｂとしては、Ｐｔ，Ａｇ，Ｐｄ，Ａｇ−Ｐｄ，Ａｇ−Ｐｄ−Ｐｔ等の抵抗率の低い金属を使用する。金属導電体４ｂの混合比率を変えることにより、誘電体として作用するバリスタセラミック４ａの粒子の密度が小さくなるため、バリスタ部４の見かけ上の比誘電率を調整することができる。
【００４０】
なお、金属導電体４ｂの比率が大きすぎると、金属導電体４ｂの粒子同士が接触してバリスタ部４全体が導電性を持ち、バリスタとしての機能が失われるため、必要以上に金属導電体４ｂの比率を大きくしないようにする。
【００４１】
（実施の形態３）
図５は、本発明の実施の形態３に係る積層型バリスタ２０の構造を示す透視図、図６は本発明の実施の形態３に係る積層型バリスタを構成する成形体シートの製造工程を示す斜視図である。この実施の形態３では、実施の形態１におけるバリスタ部４に代えて、局所バリスタ部２１を第１の内部電極１と第２の内部電極２の間の対向部に形成したものである。この局所バリスタ部２１は、内部電極１，２間の対向部の全面ではなく一部のみがバリスタセラミックで形成され、他の部分は基材部３の材質である低誘電率セラミックとなるようにする。
【００４２】
この局所バリスタ部２１の形成方法は、図６（ａ）に示すように成形体シート２２にスルーホール２２ａを所定箇所パンチ等で形成し、図６（ｂ）に示すように、スルーホール２２ａにバリスタペースト２２ｂを充填して製造することができる。この成形体シート２２を、図２の穴開き成形体シート１４の穴１４ａに嵌め込む。
【００４３】
なお、スルーホール２２ａの形状は、円形が加工しやすいが、この形状に限らず、多角形、星形、楕円形など、任意の形状とすることができる。その個数や面積比率も、バリスタ特性により任意に設定することができる。また、局所バリスタ部２１は、必ずしも第１の内部電極１と第２の内部電極２の対向面の範囲の内部に収まる必要はなく、はみ出してもよい。
【００４４】
この実施の形態３においても、実施の形態２の金属導電体４ｂを混合したバリスタセラミックを用いることができる。
【００４５】
（実施の形態４）
図７は本発明の実施の形態４の構造を示す透視図である。この実施の形態では、複数個（図面では２個）のバリスタ部４Ａ，４Ｂを一つの基材部３内に形成し、第１の内部電極１Ａ，１Ｂ、第２の内部電極２Ａ，２Ｂ、第１の外部電極５Ａ，５Ｂ、第２の外部電極６Ａ，６Ｂを設けて、複数の電気回路を保護することができるようにしている。
【００４６】
その製造方法については、図３のフローチャートにおいて、ステップＳ１１のチップ切断時に２個分を単位に切断し、ステップＳ１４の外部電極形成時に、内部電極それぞれに個別の外部電極を形成することで、同様に製造することができる。
【００４７】
この実施の形態４においても、実施の形態２および３の構成を適用することができる。
【００４８】
【発明の効果】
以上のように本発明の請求項１に記載の発明によれば、第１の内部電極と第２の内部電極との対向面の間ないしその近傍のセラミック材料をバリスタセラミックで形成し、基材部における他の部分のセラミック材料を、バリスタセラミック形成部よりも比誘電率の小さなセラミック材料としたことにより、バリスタ電圧に影響を与えることなく、エネルギー耐量を確保できるというという作用を有する。
【００４９】
請求項２に記載の発明によれば、第１の内部電極と第２の内部電極との対向面の間ないしその近傍のセラミック材料の全体を、バリスタセラミックで形成したことにより、製造時の工程が容易となるという作用を有する。
【００５０】
請求項３に記載の発明によれば、第１の内部電極と第２の内部電極との対向面の間ないしその近傍のセラミック材料を部分的に、バリスタセラミックで形成したことにより、バリスタセラミックで形成する部分の比率や形状を可変にすることで、バリスタ特性の調整を任意に行うことができる。
【００５１】
請求項４に記載の発明によれば、バリスタセラミックを、バリスタ材料と金属粒の混合体としたことにより、金属粒の混合比率により、バリスタ特性の調整をさらに微細に行うことができる。
【００５２】
請求項５に記載の発明によれば、第１の内部電極と第２の内部電極の対を複数対、基材部内に併設し、それぞれの対に対して第１および第２の外部電極を設けたことにより、一つの電子機器に搭載したときに、複数の回路の保護が可能となる。
【００５３】
請求項６に記載の発明によれば、従来の製造工程に穴の形成とバリスタセラミックからなる材料を充填するという工程を追加するだけで、本発明の積層型セラミック電子部品を製造することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る積層型バリスタの構造を示す透視図
【図２】本発明の実施の形態１における積層前の成形体シートの構成を示す分解斜視図
【図３】本発明の実施の形態１の製造工程を示すフローチャート
【図４】本発明の実施の形態２に係るバリスタ部の構成を示す斜視図
【図５】本発明の実施の形態３に係る積層型バリスタの構造を示す透視図
【図６】本発明の実施の形態３に係る積層型バリスタを構成する成形体シートの製造工程を示す斜視図
【図７】本発明の実施の形態４の構造を示す透視図
【図８】従来の一般的な積層型バリスタの構造を示す一部切欠斜視図
【符号の説明】
１ 第１の内部電極
１ａ 内部電極パターン
２ 第２の内部電極
２ａ 内部電極パターン
３ 基材部
４ バリスタ部
４ａ バリスタペースト
５ 第１の外部電極
６ 第２の外部電極
１０ 積層型バリスタ（実施の形態１）
１１〜１７ 成形体シート
１４ａ 穴
２０ 積層型バリスタ（実施の形態３）
２１ 局所バリスタ部
２２ 成形体シート
２２ａ スルーホール
２２ｂ バリスタペースト
３０ 積層型バリスタ（実施の形態４）
Claims (6)
- セラミック材料からなる基材部内に、少なくとも第１の内部電極と第２の内部電極とを所定の間隔を隔てて配設し、前記第１の内部電極および第２の内部電極にそれぞれ電気的に接続される第１および第２の外部電極を設けた積層型セラミック電子部品であって、
前記第１の内部電極と第２の内部電極との対向面の間かその近傍の少なくとも一方のセラミック材料をバリスタセラミックで形成し、前記基材部における他の部分のセラミック材料を、前記バリスタセラミック形成部よりも比誘電率の小さなセラミック材料としたことを特徴とする積層型セラミック電子部品。 - 前記第１の内部電極と第２の内部電極との対向面の間ないしその近傍のセラミック材料の全体を、バリスタセラミックで形成したことを特徴とする請求項１記載の積層型セラミック電子部品。
- 前記第１の内部電極と第２の内部電極との対向面の間ないしその近傍のセラミック材料を部分的に、バリスタセラミックで形成したことを特徴とする請求項１記載の積層型セラミック電子部品。
- 前記バリスタセラミックを、バリスタ材料と金属粒の混合体としたことを特徴とする請求項１から３のいずれかの項に記載の積層型セラミック電子部品。
- 前記第１の内部電極と第２の内部電極の対を複数対、前記基材部内に併設し、それぞれの対に対して第１および第２の外部電極を設けたことを特徴とする請求項１から４のいずれかの項に記載の積層型セラミック電子部品。
- セラミック材料からなる成形体シートを少なくとも３枚準備し、
中間の第１の成形体シートに所定の形状の穴を形成し、
この第１の成形体シートの前記穴に、バリスタセラミックからなる材料を充填し、
前記第１の成形体シートの両面に接する第２および第３の成形体シートの表面に、第１および第２の内部電極をそれぞれ形成し、
前記各成形体シートを積層してチップ状に切断した後、焼成し、
焼成後、チップの両端に露出した前記第１および第２の内部電極に導通するように第１および第２の外部電極を形成することを特徴とする積層型セラミック電子部品の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002336426A JP2004172369A (ja) | 2002-11-20 | 2002-11-20 | 積層型セラミック電子部品およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002336426A JP2004172369A (ja) | 2002-11-20 | 2002-11-20 | 積層型セラミック電子部品およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004172369A true JP2004172369A (ja) | 2004-06-17 |
Family
ID=32700271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002336426A Pending JP2004172369A (ja) | 2002-11-20 | 2002-11-20 | 積層型セラミック電子部品およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004172369A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7167352B2 (en) * | 2004-06-10 | 2007-01-23 | Tdk Corporation | Multilayer chip varistor |
| KR100706686B1 (ko) | 2004-04-09 | 2007-04-11 | 티디케이가부시기가이샤 | 적층형 전자 부품 및 그 제조 방법 |
| JP2008042204A (ja) * | 2006-08-03 | 2008-02-21 | Cooper Technologies Co | 過度電圧保護回路基板及びその製作方法 |
| JP2008547213A (ja) * | 2005-06-20 | 2008-12-25 | エプコス アクチエンゲゼルシャフト | 低減された寄生容量を備えた電気的多層構成素子 |
| JP2013529376A (ja) * | 2010-04-22 | 2013-07-18 | エプコス アーゲー | 電気多層部品の製造方法及び電気多層部品 |
-
2002
- 2002-11-20 JP JP2002336426A patent/JP2004172369A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100706686B1 (ko) | 2004-04-09 | 2007-04-11 | 티디케이가부시기가이샤 | 적층형 전자 부품 및 그 제조 방법 |
| US7167352B2 (en) * | 2004-06-10 | 2007-01-23 | Tdk Corporation | Multilayer chip varistor |
| JP2008547213A (ja) * | 2005-06-20 | 2008-12-25 | エプコス アクチエンゲゼルシャフト | 低減された寄生容量を備えた電気的多層構成素子 |
| US8058965B2 (en) | 2005-06-20 | 2011-11-15 | Epcos Ag | Electrical multilayer component with reduced parasitic capacitance |
| KR101229557B1 (ko) | 2005-06-20 | 2013-02-05 | 에프코스 아게 | 기생 커패시턴스가 감소된 전기 다중층 부품 |
| JP2008042204A (ja) * | 2006-08-03 | 2008-02-21 | Cooper Technologies Co | 過度電圧保護回路基板及びその製作方法 |
| JP2013529376A (ja) * | 2010-04-22 | 2013-07-18 | エプコス アーゲー | 電気多層部品の製造方法及び電気多層部品 |
| US9185809B2 (en) | 2010-04-22 | 2015-11-10 | Epcos Ag | Method for producing an electrical multi-layer component and electrical multi-layer component |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101763874B1 (ko) | 적층형 소자 및 이를 구비하는 전자기기 | |
| TW394961B (en) | Low capacitance chip varistor and fabrication method thereof | |
| KR101462757B1 (ko) | 적층 세라믹 커패시터, 그 제조방법 및 적층 세라믹 커패시터가 내장된 인쇄회로기판 | |
| KR101288151B1 (ko) | 적층 세라믹 전자부품 및 그 제조방법 | |
| KR101462758B1 (ko) | 적층 세라믹 커패시터, 그 제조방법 및 적층 세라믹 커패시터가 내장된 인쇄회로기판 | |
| CN104715922B (zh) | 多层陶瓷电容器及其上安装有该多层陶瓷电容器的板 | |
| JPH07235406A (ja) | チップ容量性バリスタ | |
| KR20140075273A (ko) | 적층 세라믹 커패시터 및 그 제조 방법 | |
| JPH04257112A (ja) | 積層チップｔ型フィルタ | |
| JP2004172369A (ja) | 積層型セラミック電子部品およびその製造方法 | |
| US20140290993A1 (en) | Multilayer ceramic capacitor, manufacturing method thereof, and circuit board for mounting electronic component | |
| KR20160072605A (ko) | 회로 보호 소자 | |
| JP3922165B2 (ja) | 積層型バリスタ | |
| JP2004179375A (ja) | 積層型セラミック電子部品およびその製造方法 | |
| KR100436020B1 (ko) | 적층형 배리스터 | |
| KR102053355B1 (ko) | 적층형 소자 및 이를 구비하는 전자기기 | |
| JPH10199709A (ja) | 積層型バリスタ | |
| JPH11297508A (ja) | 積層型セラミック電子部品 | |
| JPH0214501A (ja) | 電圧非直線抵抗器 | |
| JP2004179376A (ja) | 積層型セラミック電子部品 | |
| JPH11297509A (ja) | 積層型セラミック電子部品 | |
| JP4320565B2 (ja) | 積層型複合機能素子 | |
| KR100672235B1 (ko) | 바리스터 및 그 제조 방법 | |
| JP2004172368A (ja) | 静電気保護素子およびその特性調整方法 | |
| KR100246729B1 (ko) | 낮은 정전용량의 칩 바리스터 |