KR101462758B1 - 적층 세라믹 커패시터, 그 제조방법 및 적층 세라믹 커패시터가 내장된 인쇄회로기판 - Google Patents

적층 세라믹 커패시터, 그 제조방법 및 적층 세라믹 커패시터가 내장된 인쇄회로기판 Download PDF

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Abstract

본 발명의 일 실시형태는 유전체층 및 커버층을 포함하는 1005 사이즈의 세라믹 본체; 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극 및 제2 내부전극; 및 상기 제1 내부전극과 전기적으로 연결되는 제1 외부전극 및 상기 제2 내부전극과 전기적으로 연결되는 제2 외부전극; 을 포함하며, 상기 세라믹 본체의 L-T 단면에서 한 변이 상기 세라믹 본체의 제1 주면의 중심부와 평행하고, 상기 세라믹 본체의 외부면에 서로 대각선 방향의 꼭지점이 위치하며, 한 변의 길이가 30μm인 정사각형을 정의하고, 상기 정사각형 내에서 세라믹 본체를 제외한 영역의 넓이를 A-out, 상기 커버층의 두께를 t라고 할 때, 9μm2≤A-out 및 A-out/t≤3.7m를 만족하는 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터, 그 제조방법 및 적층 세라믹 커패시터가 내장된 인쇄회로기판{MULTILAYER CAPACITOR, METHOD OF MANUFACTURING THEREOF AND PRINT CIRCUIT BOARD HAVING MULTILAYER CAPACITOR}
본 발명은 적층 세라믹 전자부품, 그 제조방법, 적층 세라믹 전자부품이 내장된 인쇄회로기판 및 적층 세라믹 전자부품 연마 장치에 관한 것이다.
전자회로가 고밀도화, 고집적화됨에 따라 인쇄회로 기판에 실장되는 수동 소자들의 실장 공간이 부족하게 되고, 이를 해결하기 위해 기판 속에 내장되는 부품, 즉 임베디드 소자(embedded device)를 구현하고자 하는 노력이 진행되고 있다. 특히, 용량성 부품으로 사용되는 적층 세라믹 커패시터를 기판 내부에 내장하는 방안이 다양하게 제시되고 있다.
기판 내에 적층 세라믹 커패시터를 내장하는 방법으로는, 기판 재료 자체를 적층 세라믹 전자부품용 유전체 재료로 사용하고 구리 배선 등을 적층 세라믹 전자부품용 전극으로 사용하는 방법이 있다. 또한, 기판 내장용 적층 세라믹 커패시터를 구현하기 위한 다른 방안으로서, 고유전율의 고분자 시트나 박막의 유전체를 기판 내부에 형성하여 기판 내장용 적층 세라믹 커패시터를 형성하는 방법, 및 적층 세라믹 커패시터를 기판 내에 내장하는 방법 등이 있다.
일반적으로 적층 세라믹 커패시터는 세라믹 재질로 된 복수 개의 유전체층과 이 복수 개의 유전체층 사이에 삽입된 내부 전극을 구비한다. 이러한 적층 세라믹 전자부품을 기판 내부에 배치시킴으로써, 높은 정전용량을 갖는 기판 내장용 적층 세라믹 전자부품을 구현할 수 있다.
다만 기판에 내장용 적층 세라믹 커패시터의 경우 내장의 용이성을 위해 길이 및 폭에 비해 두께가 얇게 제작된다. 일반적으로 제조공정에서 세라믹 본체가 서로 부딪혀 깨지는 칩핑불량을 방지하기 위해 세라믹 본체의 모서리와 꼭지점 부분은 연마되어야 하는데, 두께가 얇은 세라믹 본체의 경우 연마가 용이하지 않고 편연마가 발생하는 문제가 있으며, 연마가 과도하거나 부족하게 되는 경우 적층 세라믹 전자부품의 신뢰성에 영향을 미친다.
따라서 적층 세라믹 전자부품의 최적화된 연마 치수 및 연마 방법의 제공이 필요한 실정이다.
일본 공개 특허 공보 제 2006-310700 호 대한민국 공개 특허 공보 제 2009-0083568 호
본 발명은 적층 세라믹 전자부품, 그 제조방법, 적층 세라믹 전자부품이 내장된 인쇄회로기판 및 적층 세라믹 전자부품 연마 장치를 제공하고자 한다.
본 발명의 일 실시형태는 유전체층 및 커버층을 포함하는 1005 사이즈의 세라믹 본체; 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극 및 제2 내부전극; 및 상기 제1 내부전극과 전기적으로 연결되는 제1 외부전극 및 상기 제2 내부전극과 전기적으로 연결되는 제2 외부전극; 을 포함하며, 상기 세라믹 본체의 L-T 단면에서 한 변이 상기 세라믹 본체의 제1 주면의 중심부와 평행하고, 상기 세라믹 본체의 외부면에 서로 대각선 방향의 꼭지점이 위치하며, 한 변의 길이가 30μm인 정사각형을 정의하고, 상기 정사각형 내에서 세라믹 본체를 제외한 영역의 넓이를 A-out, 상기 커버층의 두께를 t라고 할 때, 9μm2≤A-out 및 A-out/t≤3.7m를 만족하는 적층 세라믹 커패시터를 제공한다.
상기 세라믹 본체는 소성 후 두께가 0.09mm 이하일 수 있다.
상기 커버층은 상부 커버층 및 하부 커버층을 포함하며, 상기 커버층의 두께 t는 상부 커버층과 하부 커버층 두께의 산술 평균값일 수 있다.
본 발명의 다른 실시형태는 전자 부품을 수용하기 위한 홈이 구비된 회로기판; 및 유전체층 및 커버층을 포함하는 1005 사이즈의 세라믹 본체, 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극 및 제2 내부전극 및 상기 제1 내부전극과 전기적으로 연결되는 제1 외부전극 및 상기 제2 내부전극과 전기적으로 연결되는 제2 외부전극을 포함하며, 상기 세라믹 본체의 L-T 단면에서 한 변이 상기 세라믹 본체의 제1 주면의 중심부와 평행하고, 상기 세라믹 본체의 외부면에 서로 대각선 방향의 꼭지점이 위치하며, 한 변의 길이가 30μm인 정사각형을 정의하고, 상기 정사각형 내에서 세라믹 본체를 제외한 영역의 넓이를 A-out, 상기 커버층의 두께를 t라고 할 때, 9μm2≤A-out 및 A-out/t≤3.7m를 만족하며 상기 홈에 배치되는 적층 세라믹 커패시터; 를 포함하는 적층 세라믹 커패시터 내장형 회로기판을 제공한다.
본 발명의 다른 실시형태는 세라믹 그린시트를 마련하는 단계; 내부전극용 도전성 페이스트를 이용하여 상기 세라믹 그린시트 상에 내부전극 패턴을 형성하는 단계; 상기 내부전극 패턴이 형성된 그린시트와 내부전극 패턴이 형성되지 않은 그린시트를 적층 후 소성하여, 내부에 서로 대향하도록 배치되는 제1, 제2 내부전극, 유전체층 및 커버층 을 포함하는 1005 사이즈의 세라믹 본체를 형성하는 단계; 상기 세라믹 본체의 모서리를 연마하는 단계; 및 상기 제1 내부전극과 전기적으로 연결되는 제1 외부전극 및 상기 제2 내부전극과 전기적으로 연결되는 제2 외부전극을 형성하는 단계; 를 포함하며, 상기 세라믹 본체의 L-T 단면에서 한 변이 상기 세라믹 본체의 제1 주면의 중심부와 평행하고, 상기 세라믹 본체의 외부면에 서로 대각선 방향의 꼭지점이 위치하며, 한 변의 길이가 30μm인 정사각형을 정의하고, 상기 정사각형 내에서 세라믹 본체를 제외한 영역의 넓이를 A-out, 상기 커버층의 두께를 t라고 할 때, 9μm2≤A-out 및 A-out/t≤3.7m를 만족하는 적층 세라믹 커패시터의 제조 방법을 제공한다.
상기 세라믹 본체는 소성 후 두께가 0.09mm 이하일 수 있다.
상기 커버층은 상부 커버층 및 하부 커버층을 포함하며, 상기 커버층의 두께 t는 상부 커버층과 하부 커버층 두께의 산술 평균값일 수 있다.
본 발명의 또 다른 실시형태는 중력에 수직한 방향의 회전축을 가지는 공전 테이블; 상기 공전 테이블의 일면에 배치되고, 중력에 수직한 방향의 회전축을 가지며, 1005 사이즈의 세라믹 본체와 연마 매체가 투입되는 연마조; 상기 연마조의 회전을 제어하는 연마조 회전 제어부; 및 상기 공전 테이블의 회전을 제어하는 공전 테이블 회전 제어부; 를 포함하며, 상기 연마조의 회전축과 상기 공전 테이블의 회전축은 평행하되 서로 다른 위치에 형성되는 연마 장치를 제공한다.
상기 연마조의 회전을 자전, 상기 공전 테이블의 회전을 공전이라고 할 때, 자전속도/공전속도는 정수가 아닌 유리수일 수 있다.
상기 1005 사이즈의 세라믹 본체는 유전체층 및 커버층을 포함하며 소성 후 두께가 0.09mm 이하일 수 있다.
본 발명은 세라믹 본체 간 또는 다른 부품과의 충돌에 의해 세라믹 본체가 손상되는 칩핑 불량을 방지할 수 있고 용량 감소에 따른 용량 불량을 개선할 수 있는, 최적화된 세라믹 본체의 연마 치수가 적용된 적층 세라믹 커패시터를 제공할 수 있다.
또한 본 발명은 연마효율이 높고 편연마 현상을 감소시킬 수 있는 적층 세라믹 커패시터의 연마방법 및 연마장치를 제공할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다.
도 2는 도 1의 X-X' 단면도이다.
도 3은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 세라믹 본체를 나타내는 사시도이다.
도 4는 도 3의 X-X' 단면도이다.
도 5는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터 내장형 인쇄회로기판을 나타내는 단면도이다.
도 6은 본 발명의 일 실시형태에 따른 연마장치를 나타내는 사시도이다.
도 7은 본 발명의 또 다른 실시형태에 따른 적층 세라믹 커패시터의 제조 공정도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙이도록 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
적층 세라믹 커패시터(100)
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)를 나타내는 사시도이다.
도 2는 도 1의 X-X' 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시형태에 따른 기판 내장용 적층 세라믹 커패시터는 세라믹 본체(10); 및 제1, 제2 외부전극(31, 32)을 포함한다.
상기 세라믹 본체(10)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브층과, 상하 마진부로서 액티브층의 상하부에 각각 형성된 상부 및 하부 커버층(12a, 12b)을 포함할 수 있으며, 상기 액티브층은 유전체층(11)과 내부전극(21,22)을 포함하며, 유전체층(11)을 사이에 두고 복수의 제1 및 제2 내부전극(21,22)이 교대로 형성될 수 있다.
본 발명의 일 실시형태에서, 세라믹 본체(10)는 형상에 있어 특별히 제한은 없지만, 실질적으로 육면체 형상일 수 있다. 칩 소성 시 세라믹 분말의 소성 수축과 내부전극 패턴 존부에 따른 두께차이 및 세라믹 본체 모서리부의 연마로 인하여, 세라믹 본체(10)는 완전한 육면체 형상은 아니지만 실질적으로 육면체에 가까운 형상을 가질 수 있다.
본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
또한, 본 실시 형태에서는 설명의 편의를 위해 세라믹 본체의 두께 방향으로 마주보는 두 면을 제1 주면(1) 및 제2 주면(2)으로, 폭 방향으로 마주보는 두 면을 제1 측면(3) 및 제2 측면(4)으로, 길이 방향으로 마주보는 두 면을 제1 단면(5) 및 제2 단면(6)으로 설정하여 설명하도록 한다.
상기 세라믹 본체는 소성 후 두께가 0.09mm 이하이고 1005 사이즈일 수 있다. 1005 사이즈는 소성 후 세라믹 본체의 길이(L 방향의 길이)가 0.95mm±0.05mm이고, 폭(W 방향의 길이)이 0.47mm ± 0.05mm인 크기를 의미한다.
상기 내부전극은 제1 및 제2 내부전극(21,22)으로 이루어지며 제1 및 제2 내부전극은 상기 유전체층(11)을 사이에 두고 서로 대향하도록 배치될 수 있다. 제1 및 제2 내부 전극(21, 22)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 유전체층(11) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 유전체층(11)의 적층 방향을 따라 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층(11)에 의해 서로 전기적으로 절연될 수 있다.
즉, 제1 및 제2 내부 전극(21, 22)은 세라믹 본체(10)의 양 단면을 통해 번갈아 노출되는 부분을 통해 제1 및 제2 외부 전극(31, 32)과 각각 전기적으로 연결될 수 있다.
따라서, 제1 및 제2 외부 전극(31, 32)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(21, 22) 사이에 전하가 축적되고, 이때 적층 세라믹 커패시터(100)의 정전 용량은 제1 및 제2 내부 전극(21, 22)의 서로 중첩되는 영역의 면적과 비례하게 된다.
이러한 제1 및 제2 내부 전극(21, 22)의 두께는 용도에 따라 결정될 수 있는데, 예를 들어 세라믹 본체(10)의 크기를 고려하여 0.2 내지 1.0 ㎛의 범위 내에 있도록 결정될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 및 제2 내부 전극(21, 22)에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이때, 유전체층(11)의 두께는 적층 세라믹 커패시터의 용량 설계에 맞추어 임의로 변경할 수 있으며, 바람직하게 1 층의 두께는 소성 후 0.1 내지 10 ㎛이 되도록 구성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(11)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상부 및 하부 커버층(12a, 12b)은 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(11)과 동일한 재질 및 구성을 가질 수 있다. 상부 및 하부 커버층은 단일 유전체층 또는 2 개 이상의 유전체층을 액티브층의 상하면에 각각 상하 방향으로 적층하여 형성된 것으로 볼 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(21,22)의 손상을 방지하는 역할을 수행할 수 있다.
상기 제1 외부전극(31)은 상기 제1 내부전극(21)과 전기적으로 연결되며, 상기 제2 외부전극(32)은 상기 제2 내부전극(22)과 전기적으로 연결될 수 있다. 제1 및 제2 외부 전극(31, 32)은 도전성 금속을 포함할 수 있으며, 상기 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이하, 본 발명의 실시형태에 따른 적층 세라믹 커패시터의 세라믹 본체(10) 치수에 따른 칩핑 불량 및 용량과의 관계를 설명한다.
도 3은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 세라믹 본체(10)를 나타내는 사시도이고, 도 4는 도 3의 X-X' 단면도이다.
도 4를 참조하여, 상부 커버층의 두께를 t1, 하부 커버층의 두께를 t2로 규정한다. 또한 상기 세라믹 본체의 L-T 단면에서 한 변이 상기 세라믹 본체의 제1 주면의 중심부와 평행하고, 상기 세라믹 본체의 외부면에 서로 대각선 방향의 꼭지점(a, a')이 위치하며, 한 변의 길이가 30μm인 정사각형 A를 정의하고, 상기 정사각형 내에서 세라믹 본체를 제외한 영역의 넓이를 A-out, 상기 하부 커버층 및 상부 커버층두께의 평균을 t라고 규정한다.
상기 제1 주면의 중심부라함은, 세라믹 본체의 길이방향 1/2 지점에서 좌우측 길이 방향으로 10μm 씩 연장된 영역을 의미할 수 있다.
여기서 상부 커버층(12a)의 두께는 세라믹 본체의 제1 주면(1)의 길이 방향으로 1/2 및 폭 방향으로 1/2인 지점에서 액티브층의 두께 방향 최상부에 형성된 제1 내부전극(21)까지의 거리를 의미하고, 하부 커버층(12b)의 두께는 세라믹 본체의 제2 주면(2)의 길이 방향으로 1/2 및 폭 방향으로 1/2인 지점에서 액티브층의 두께 방향 최하부에 형성된 제2 내부전극(22)까지의 거리를 의미한다. 여기서 상기 t는 t1 및 t2의 산술평균((t1＋t2)/2) 값이다.
소성 후 취성을 가지는 세라믹 본체(10)는 적층 세라믹 커패시터 제조 공정을 위한 운반 과정에서 서로 부딪히면서 깨지는 칩핑 불량이 종종 발생하게 된다. 따라서 칩핑 불량을 해결하기 위해서 상기 세라믹 본체의 꼭지점과 모서리는 완만한 곡선 형상이 되도록 일정부분 마모될 수 있다.
상기 세라믹 본체(10)의 꼭지점과 모서리가 일정 수준 이상 마모되지 않는 경우, 칩핑 불량이 발생하며, 과도하게 마모되는 경우 세라믹 본체 단부와 인접한 커버층의 두께가 얇아 내부전극(21, 22)의 산화를 막아주지 못해 최외각 내부전극이 산화되어 용량 감소가 발생하게 된다. 칩핑 불량 및 용량 감소를 막기 위해 상기 세라믹 본체는 9μm2≤A-out 및 A-out/t≤3.7m를 만족하도록 마모될 수 있다.
소성 후 두께가 0.09mm 이하인 1005 사이즈의 세라믹 본체에서, A-out이 9μm2 미만인 경우 칩핑 불량의 발생 빈도가 높으며, A-out/t가 3.7m를 초과하는 경우 내부전극 산화로 인해 용량이 감소하는 용량 불량이 발생하게 된다.
따라서 상기 세라믹 본체는 9μm2≤A-out 및 A-out/t≤3.7m를 만족하는 것이 바람직하다.
실험 예
본 발명의 실시 예와 비교 예에 따른 적층 세라믹 커패시터는 하기와 같이 제작되었다.
티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film) 상에 도포 및 건조하여 1.5 ㎛의 두께로 제조된 복수 개의 세라믹 그린 시트를 마련한다.
다음으로, 상기 세라믹 그린 시트 상에 스크린을 이용하여 니켈 내부 전극용 도전성 페이스트를 도포하여 내부 전극을 형성한다.
상기 세라믹 그린 시트를 약 50 층으로 적층하되, 상하부에 내부 전극이 형성되지 않은 세라믹 그린 시트를 약 20 층으로 적층 하였다. 이 적층체를 85 ℃에서 1000 kgf/cm2 압력 조건으로 등압 압축성형(isostatic pressing) 하였다.
압착이 완료된 세라믹 적층체를 개별 칩의 형태로 절단하였고, 절단된 칩은 대기 분위기에서 230 ℃, 60 시간 유지하여 탈바인더를 진행하였다.
이후, 1200 ℃에서 내부 전극이 산화되지 않도록 Ni/NiO 평형 산소 분압 보다 낮은 10-11 내지 10-10 atm의 산소분압하 환원분위기에서 소성하였다. 소성 후 적층 칩 커패시터의 칩 사이즈는 길이×폭(L×W)은 약 0.95mm ×0.47mm(L×W, 1005 사이즈)이었다. 여기서, 제작 공차는 길이×폭(L×W)으로 ±0.05mm 내의 범위로 정하였고, 이를 만족하면 연마하여 칩핑불량 및 용량 감소로 인한 용량 불량을 측정하였다.
설계 용량 대비 실제 용량이 90% 미만인 것의 개수가 1000개 중 20개 이상일 때를 용량 불량(○) 20개 미만일 때를 정상(×)으로 규정한다.
연마는 후술하는 연마장치를 이용하여 수행되었으며 회전 속도(RPM)은 공전 테이블의 회전 속도를 기준으로 하였다.
이 후 외부전극형성의 공정을 거쳐 적층 세라믹 커패시터로 제작하였다.
샘플 커버두께t
(μm)		 회전속도
(RPM)		 시간
(분)		 A-out
(μm2)		 A-out/t
(m)		 칩핑 불량
 용량 불량
1* 10 60 100 6 0.6 341/1000 ×
2* 10 60 150 8 0.8 106/1000 ×
3 10 60 200 10 1 0/1000 ×
4 10 60 300 12 1.2 0/1000 ×
5* 10 80 100 8 0.8 113/1000 ×
6 10 80 150 13 1.3 0/1000 ×
7 10 80 200 15 1.5 0/1000 ×
8 10 80 300 19 1.9 0/1000 ×
9 10 100 100 11 1.1 0/1000 ×
10 10 100 150 20 2. 0/1000 ×
11 10 100 200 37 3.7 0/1000 ×
12* 10 100 300 39 3.9 0/1000 ○
13 20 100 100 11 0.55 0/1000 ×
14 20 100 150 19 0.95 0/1000 ×
15 20 100 200 28 1.4 0/1000 ×
16 20 100 300 33 1.65 0/1000 ×
17 20 150 100 14 0.7 0/1000 ×
18 20 150 150 23 1.15 0/1000 ×
19 20 150 200 38 1.9 0/1000 ×
20 20 150 300 52 2.6 0/1000 ×
21 20 200 100 22 1.1 0/1000 ×
22 20 200 150 40 2 0/1000 ×
23 20 200 200 64 3.2 0/1000 ×
24 20 200 300 74 3.7 0/1000 ×
25 30 100 100 15 0.5 0/1000 ×
26 30 100 150 37 1.233 0/1000 ×
27 30 100 200 51 1.7 0/1000 ×
28 30 100 300 62 2.067 0/1000 ×
29 30 150 100 25 0.833 0/1000 ×
30 30 150 150 53 1.767 0/1000 ×
31 30 150 200 82 2.733 0/1000 ×
32 30 150 300 93 3.1 0/1000 ×
33 30 200 100 35 1.167 0/1000 ×
34 30 200 150 64 2.133 0/1000 ×
35 30 200 200 91 3.033 0/1000 ×
36* 30 200 300 112 3.733 0/1000 ○
*는 비교예를 나타냄.
상기 표 1에 나타난 바와 같이, A-out이 9μm2 미만인 샘플 1, 2 및 5 에서는 칩핑 불량이 상당수 발생하였으나, A-out이 9μm2 이상인 경우 칩핑 불량이 전혀 발생하지 않은 것을 알 수 있다.
또한 A-out/t가 3.7m 을 초과하는 샘플 12 및 36은 최외각 내부 전극 끝단의 산화로 인해 용량 불량이 발생하였으나, 3.7m 이하인 경우 용량불량이 발생하지 않는다.
따라서 실험 예에 의하더라도 세라믹 본체는 9μm2≤A-out 및 A-out/t≤3.7m를 만족하는 것이 바람직함을 알 수 있다.
본 실시형태에 의하면 세라믹 본체 간 또는 다른 부품과의 충돌에 의해 세라믹 본체가 손상되는 칩핑 불량을 방지할 수 있고 용량 감소에 따른 용량 불량을 개선할 수 있는 최적화된 세라믹 본체의 연마 치수가 적용된 적층 세라믹 커패시터를 제공한다.
적층 세라믹 커패시터 내장형 회로기판(200)
도 5는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터 내장형 회로기판(200)을 나타내는 단면도이다.
도 5를 참조하면, 상기 적층 세라믹 커패시터 내장형 회로기판(200)은 전자 부품을 수용하기 위한 홈이 구비된 회로기판(110); 및 유전체층 및 커버층을 포함하는 1005 사이즈의 세라믹 본체(10), 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극 및 제2 내부전극 및 상기 제1 내부전극과 전기적으로 연결되는 제1 외부전극 및 상기 제2 내부전극과 전기적으로 연결되는 제2 외부전극을 포함하며, 상기 세라믹 본체의 L-T 단면에서 한 변이 상기 세라믹 본체의 제1 주면 중심부와 평행하고, 상기 세라믹 본체의 외부면에 서로 대각선 방향의 꼭지점이 위치하며, 한 변의 길이가 30μm인 정사각형을 정의하고, 상기 정사각형 내에서 세라믹 본체를 제외한 영역의 넓이를 A-out, 상기 커버층의 두께를 t라고 할 때, 9μm2≤A-out 및 A-out/t≤3.7m를 만족하며 상기 홈에 배치되는 적층 세라믹 커패시터; 를 포함할 수 있다.
본 실시형태에 따른 적층 세라믹 커패시터 내장형 회로기판에 관한 설명 중 상술한 적층 세라믹 커패시터에 관한 설명과 중복되는 것은 생략하고 차이점을 중심으로 이하 설명하도록 한다.
상기 회로기판(110)은 절연층(120)이 포함된 구조로 이루어지며, 필요에 따라 도 4에 예시된 바와 같이 다양한 형태의 층간회로를 구성하는 도전성 패턴(130) 및 도전성 비아홀(140)을 포함할 수 있다. 이러한 회로기판(110)은, 내부에 적층 세라믹 커패시터를 수용하기 위함 홈을 포함할 수 있다.
상기 도전성 비아홀은 회로기판 내부에 수용된 적층 세라믹 커패시터의 외부전극과 전기적으로 접속하여 외부로부터 전력을 공급할 수 있다.
적층 세라믹 커패시터의 연마 장치(300) 및 연마 방법
도 6을 참조하면 본 발명의 다른 일 실시형태는 연마조(310); 공전 테이블(320); 연마조 회전 제어부(330); 및 공전 테이블 회전 제어부(340);를 포함하는 연마 장치(300)를 제공한다.
도 6은 본 발명의 연마 장치(300)를 개략적으로 나타내는 사시도이다.
상기 연마조(310)는 연마의 대상이 되는 가공물과 연마를 수행하는 연마 매체가 수용될 수 있으며, 상기 연마 매체는 볼(ball)일 수 있다.
상기 공전 테이블(320)의 회전에 따라 상기 연마조(310)는 공전 테이블(320)의 회전 축을 중심으로 공전을 하게된다. 연마조의 공전을 위해 상기 공전 테이블의 회전 축은 연마조의 자전축과 다른 위치에 형성될 수 있다. 상기 연마조는 공전 테이블의 회전에 의한 공전과 별개로 연마조 자체의 회전이 동반될 수 있다. 연마조 자체의 회전은 연마조의 중심을 회전축으로 하여 회전축이 연마조 내에 있는 자전형태로 수행될 수 있다.
상기 공전 테이블(320)의 회전축과 상기 연마조(310)의 회전축은 모두 중력에 수직한 방향을 가지며, 서로 평행하되 서로 다른 위치에 형성될 수 있다. 공전 테이블의 회전축과 연마조의 회전축이 동일 위치에 형성되는 경우, 연마조의 공전이 일어날 수 없기 때문이다.
공전 테이블의 회전축과 연마조의 회전축이 중력과 평행한 방향으로 놓이는 기존의 연마장치의 경우, 원심력은 중력과 수직하게 작용하며 원심력에 의해 연마조 내의 연마 매체나 가공물이 연마조의 벽면으로 쏠리게 된다.
이 경우 대체적으로 밀도가 큰 연마 매체는 중력방향으로 연마조의 아랫부분에 밀집되고 밀도가 작은 가공물은 중력방향으로 연마조의 상대적으로 윗부분에 밀집되어 위치에 따라 연마 매체와 가공물의 분리가 발생한다. 연마 매체가 많은 연마조의 하부에서는 가공물과 연마 매체의 충격 횟수가 많아 연마가 과도하게 일어나고 연마 매체의 수가 작은 연마조의 상부에서는 가공물과 연마 매체의 충격 횟수가 작아 충분히 연마가 되지 않는다. 즉 연마 상태의 분포가 고르지 않는 문제가 있다.
또한 연마조 내부의 원심력에 의해 가공물이 연마조의 벽면에 붙어 회전하게 되면 연마조 벽면에 붙은 가공물의 면은 연마가 되지않는 편연마 현상이 발생하는 문제가 있다.
상기 가공물은 유전체층 및 커버층을 포함하며 소성 후 두께가 0.09mm 이하인 1005 사이즈의 세라믹 본체일 수 있다. 상기 세라믹 본체는 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극 및 제2 내부전극을 포함할 수 있다. 가공물이 더 납작한 형상의 직사각형일수록 편연마 현상은 심하게 발생한다. 즉, 두께가 얇은 세라믹 본체 일수록 편연마 현상이 심하다.
하지만 연마조와 공전테이블의 회전축을 중력에 수직한 방향으로 배치한 본 발명의 연마장치의 경우, 원심력과 중력의 방향이 직선상에 놓이게 되어 원심력에 의해 가공물이 연마조의 벽면에 붙어 회전하는 것을 방지할 수 있다. 따라서 가공물과 연마 매체의 분리 현상이 줄어들고, 편연마 현상이 개선될 수 있다.
또한 상기 연마조(310) 자체의 회전 속도를 자전 속도, 공전 테이블(320)의 회전 속도를 공전 속도라고 할 때, 자전속도/공전속도는 정수가 아닌 유리수가 될 수 있다.
공전 속도에 대한 자전 속도의 비가 정수인 경우, 연마 효율이 감소한다. 공전 속도와 자전 속도비가 정수인 경우, 공전과 자전의 불일치로 인한 연마 매체 및 가공물의 혼합 효율이 현저하게 줄어들기 때문이다.
실험 예
하기 표 2는 공전 테이블의 회전축과 연마조 자체의 회전축이 중력과 평행한 방향으로 배치된 종래 연마 장치를 사용한 경우(종래)와, 공전 테이블의 회전축과 연마조 자체의 회전축이 중력에 수직한 방향으로 배치된 본 발명의 연마 장치를 사용한 경우(신규)의 마모수준과 칩핑 불량에 대해 조사한 자료를 나타낸다.
길이×폭(L×W)이 약 0.95mm ×0.47mm(L×W, 1005 사이즈)인 세라믹 본체를 이용하였으며, 세라믹 본체의 두께에 따른 결과를 정리하였다. 연마 조건은 공전 테이블의 공전 속도가 150RPM이 되도록 하여 150분 동안 수행하였으며, 공전 속도와 자전 속도의 비가 1 : 1.3이 되도록 하였다.
연마 방법 세라믹 본체의 두께(mm) A-out(μm2) 칩핑 불량
종래 0.5 139.5 0/1000
종래 0.3 77 0/1000
종래 0.25 51 0/1000
종랙 0.09 6 340/1000
종래 0.08 5 521/1000
종래 0.07 4 785/1000
신규 0.09 53 0/1000
신규 0.08 45 0/1000
신규 0.07 43 0/1000
표 2를 참조하면, 세라믹 본체의 두께가 얇을수록 연마가 잘 되지 않는 것을 알 수 있다. 특히 종래 방법의 경우, 세라믹 본체의 두께가 0.09mm 이하인 경우 칩핑 불량이 발생하였으나, 신규 방법의 경우 세라믹 본체의 두께가 0.09mm 이하가 되어도 연마가 상당수준으로 이루어지며, 칩핑 불량이 발생하지 않은 것을 알 수 있다.
따라서 종래 방법을 적용한 연마 장치에 비해 신규 방법을 적용한 본 발명의 연마 장치의 경우 연마 효율이 현저히 향상된 것을 알 수 있다.
하기 표 3은 자전속도/공전속도 값에 따른 연마 결과(A-out 및 칩핑 불량)을 나타내는 자료이다.
길이×폭×두께(L×W×T)가 약 0.95mm ×0.47mm ×0.09 mm(L×W, 1005 사이즈)인 세라믹 본체를 이용하였다.
샘플 자전속도/공전속도 회전속도
(RPM)		 시간
(분)		 A-out
(μm2)		 칩핑 불량
1* 1 100 100 0.2 325/1000
2* 1 100 150 0.267 105/1000
3 1 100 200 0.3 0/1000
4* 1 150 100 0.266 108/1000
5 1 150 150 0.433 0/1000
6 1 150 200 0.567 0/1000
7 1 200 100 0.4 0/1000
8 1 200 150 0.567 0/1000
9 1 200 200 0.7 0/1000
10 1.3 100 100 0.5 0/1000
11 1.3 100 150 1.233 0/1000
12 1.3 100 200 1.7 0/1000
13 1.3 150 100 0.833 0/1000
14 1.3 150 150 1.766 0/1000
15 1.3 150 200 2.733 0/1000
16 1.3 200 100 1.166 0/1000
17 1.3 200 150 2.133 0/1000
18 1.3 200 200 3.033 0/1000
19* 2 100 100 0.267 101/1000
20 2 100 150 0.367 0/1000
21 2 100 200 0.433 0/1000
22* 2 150 100 0.267 107/1000
23 2 150 150 0.467 0/1000
24 2 150 200 0.567 0/1000
25 2 200 100 0.367 0/1000
26 2 200 150 0.6 0/1000
27 2 200 200 0.767 0/1000
*는 비교예를 나타냄.
표 3에 나타난 바와 같이, 자전속도/공전속도가 1 또는 2로 정수비인 경우 칩핑불량이 발생하였다. 특히 속도비가 1인 경우 150분 이하로 연마한 경우 칩핑 불량이 다량 발생하였고, 속도비가 2인 경우 100분 이하로 연마한 경우 칩핑 불량이 발생하였다. 이에 반하여 자전속도/공전속도가 1.3인 경우 칩핑 불량이 전혀 발생하지 않은 결과를 통해, 자전속도/공전속도는 정수가 아닌 것이 바람직함을 알 수 있다.
본 실시형태에 의하면 연마효율이 높고 편연마 현상을 감소시킬 수 있는 적층 세라믹 커패시터의 연마방법 및 연마장치를 제공할 수 있다.
적층 세라믹 커패시터의 제조방법
도 7은 본 발명의 다른 실시형태에 따른 기판 내장용 적층 세라믹 전자부품의 제조 공정도이다.
도 7을 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조방법은 유전체층 세라믹 그린시트 및 커버층 세라믹 그린시트를 마련하는 단계; 내부전극용 도전성 페이스트를 이용하여 상기 세라믹 그린시트 상에 내부전극 패턴을 형성하는 단계; 상기 내부전극 패턴이 형성된 그린시트를 적층 후 소성하여, 내부에 서로 대향하도록 배치되는 제1, 제2 내부전극, 유전체층 및 커버층 을 포함하는 1005 사이즈의 세라믹 본체를 형성하는 단계; 상기 세라믹 본체의 모서리를 연마하는 단계; 및 상기 제1 내부전극과 전기적으로 연결되는 제1 외부전극 및 상기 제2 내부전극과 전기적으로 연결되는 제2 외부전극을 형성하는 단계;를 포함한다.
이하에서는 본 발명의 일 실시형태에 따른 기판 내장용 적층 세라믹 전자부품의 제조방법에 대하여 설명하나, 이에 제한되는 것은 아니다.
본 발명의 일 실시형태에 따른 기판 내장용 적층 세라믹 전자부품의 제조 방법은 우선, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체 층 및 커버층을 형성할 수 있다.
상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 μm의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.
다음으로, 니켈 분말을 포함하는 내부전극용 도전성 페이스트를 마련할 수 있다.
상기 그린시트 상에 상기 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 내부전극이 인쇄된 그린시트를 수백 층 적층하고 적층체의 상하면에 내부전극이 인쇄되지 않은 그린시트를 수십층 적층한 뒤 소성하여 세라믹 본체(10)를 만들수 있다. 상기 세라믹 본체는 내부전극, 유전체층 및 커버층을 포함하며, 상기 유전체층은 내부전극이 인쇄된 그린시트가 소성되여 형성된 것이며, 상기 커버층은 내부전극이 인쇄되지 않은 그린시트가 소성되어 형성된 것이다.
상기 세라믹 본체는 소성 후 두께가 0.09mm 이하가 되도록 형성될 수 있다.
다음으로 상기 세라믹 본체의 L-T 단면에서 한 변이 상기 세라믹 본체의 제1 주면(1)의 중심부와 평행하고, 상기 세라믹 본체의 외부면에 서로 대각선 방향의 꼭지점(a,a')이 위치하며, 한 변의 길이가 30μm인 정사각형(A)을 정의하고, 상기 정사각형 내에서 세라믹 본체를 제외한 영역의 넓이를 A-out, 상기 커버층의 두께를 t라고 할 때, 9μm2≤A-out 및 A-out/t≤3.7m를 만족하도록 상기 세라믹 본체를 연마한다.
연마는 상술한 연마 장치를 이용하여 수행될 수 있다.
연마 장치 및 방법에 관한 설명 및 세라믹 본체의 치수에 관한 설명은 상술한 내용과 중복되므로 생략하도록 한다.
다음으로, 상기 세라믹 본체의 상하면 및 단부에 제1 도전성 금속 및 글라스를 포함하는 제1 외부전극 및 제2 외부전극을 형성할 수 있다.
상기 제1 도전성 금속은 특별히 제한되는 것은 아니나, 예를 들어 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 글라스는 특별히 제한되는 것은 아니며, 일반적인 적층 세라믹 커패시터의 외부전극 제작에 사용되는 글라스와 동일한 조성의 물질이 사용될 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
10: 세라믹 본체
11: 유전체층
12a, 12b: 커버층
21, 22: 제1 및 제2 내부전극
31, 32: 외부전극
100: 적층 세라믹 커패시터
110: 회로기판
120: 절연층
130: 도전성 패턴
140: 도전성 비아홀
200: 적층 세라믹 커패시터 내장형 회로기판.
300: 적층 세라믹 커패시터 연마 장치
310: 연마조
320: 공전 테이블
330: 연마조 회전 제어부
340: 공전 테이블 회전 제어부

Claims (10)

  1. 유전체층 및 커버층을 포함하는 1005 사이즈의 세라믹 본체;
    상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극 및 제2 내부전극; 및
    상기 제1 내부전극과 전기적으로 연결되는 제1 외부전극 및 상기 제2 내부전극과 전기적으로 연결되는 제2 외부전극; 을 포함하며,
    상기 세라믹 본체의 L-T 단면에서 한 변이 상기 세라믹 본체의 제1 주면의 중심부와 평행하고, 상기 세라믹 본체의 외부면에 서로 대각선 방향의 꼭지점이 위치하며, 한 변의 길이가 30μm인 정사각형을 정의하고, 상기 정사각형 내에서 세라믹 본체를 제외한 영역의 넓이를 A-out, 상기 커버층의 두께를 t라고 할 때,
    9μm2≤A-out 및 A-out/t≤3.7m를 만족하는 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 세라믹 본체는 소성 후 두께가 0.09mm 이하인 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 커버층은 상부 커버층 및 하부 커버층을 포함하며, 상기 커버층의 두께 t는 상부 커버층과 하부 커버층 두께의 산술 평균값인 적층 세라믹 커패시터.
  4. 전자 부품을 수용하기 위한 홈이 구비된 회로기판; 및
    유전체층 및 커버층을 포함하는 1005 사이즈의 세라믹 본체, 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극 및 제2 내부전극 및 상기 제1 내부전극과 전기적으로 연결되는 제1 외부전극 및 상기 제2 내부전극과 전기적으로 연결되는 제2 외부전극을 포함하며, 상기 세라믹 본체의 L-T 단면에서 한 변이 상기 세라믹 본체의 제1 주면의 중심부와 평행하고, 상기 세라믹 본체의 외부면에 서로 대각선 방향의 꼭지점이 위치하며, 한 변의 길이가 30μm인 정사각형을 정의하고, 상기 정사각형 내에서 세라믹 본체를 제외한 영역의 넓이를 A-out, 상기 커버층의 두께를 t라고 할 때, 9μm2≤A-out 및 A-out/t≤3.7m를 만족하며 상기 홈에 배치되는 적층 세라믹 커패시터; 를 포함하는 적층 세라믹 커패시터 내장형 회로기판.
  5. 세라믹 그린시트를 마련하는 단계;
    내부전극용 도전성 페이스트를 이용하여 상기 세라믹 그린시트 상에 내부전극 패턴을 형성하는 단계;
    상기 내부전극 패턴이 형성된 그린시트와 내부전극 패턴이 형성되지 않은 그린시트를 적층 후 소성하여, 내부에 서로 대향하도록 배치되는 제1, 제2 내부전극, 유전체층 및 커버층 을 포함하는 1005 사이즈의 세라믹 본체를 형성하는 단계;
    상기 세라믹 본체의 모서리를 연마하는 단계; 및
    상기 제1 내부전극과 전기적으로 연결되는 제1 외부전극 및 상기 제2 내부전극과 전기적으로 연결되는 제2 외부전극을 형성하는 단계; 를 포함하며,
    상기 세라믹 본체의 L-T 단면에서 한 변이 상기 세라믹 본체의 제1 주면의 중심부와 평행하고, 상기 세라믹 본체의 외부면에 서로 대각선 방향의 꼭지점이 위치하며, 한 변의 길이가 30μm인 정사각형을 정의하고, 상기 정사각형 내에서 세라믹 본체를 제외한 영역의 넓이를 A-out, 상기 커버층의 두께를 t라고 할 때, 9μm2≤A-out 및 A-out/t≤3.7m를 만족하는 적층 세라믹 커패시터의 제조 방법
  6. 제5항에 있어서,
    상기 세라믹 본체는 소성 후 두께가 0.09mm 이하인 적층 세라믹 커패시터의 제조 방법.
  7. 제5항에 있어서,
    상기 커버층은 상부 커버층 및 하부 커버층을 포함하며, 상기 커버층의 두께 t는 상부 커버층과 하부 커버층 두께의 산술 평균값인 적층 세라믹 커패시터의 제조 방법.
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TW102121485A TWI498930B (zh) 2013-01-29 2013-06-18 多層式陶瓷電容器、用於製造該多層式陶瓷電容器的方法、具有多層式陶瓷電容器嵌入於其內的電路板，及用於多層式陶瓷電容器的拋光裝置
JP2013132408A JP5829234B2 (ja) 2013-01-29 2013-06-25 積層セラミックキャパシタ、その製造方法、積層セラミックキャパシタが内蔵された印刷回路基板及び積層セラミックキャパシタの研磨装置
US13/928,163 US9355780B2 (en) 2013-01-29 2013-06-26 Multilayer ceramic capacitor, and circuit board having multilayer ceramic capacitor embedded therein
CN201310291733.0A CN103971929A (zh) 2013-01-29 2013-07-11 多层陶瓷电容器及其制造方法和抛光装置以及电路板

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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015026841A (ja) * 2013-10-25 2015-02-05 株式会社村田製作所 積層セラミックコンデンサ
JP2015111652A (ja) * 2013-10-31 2015-06-18 株式会社村田製作所 電子部品
JP6378122B2 (ja) * 2014-12-05 2018-08-22 太陽誘電株式会社 積層セラミック電子部品
JP7019946B2 (ja) * 2016-12-05 2022-02-16 株式会社村田製作所 積層コンデンサ内蔵基板
JP7302940B2 (ja) * 2017-01-27 2023-07-04 太陽誘電株式会社 積層セラミック電子部品
KR102115955B1 (ko) 2018-09-03 2020-05-27 삼성전기주식회사 적층 세라믹 전자부품
KR102121578B1 (ko) 2018-10-10 2020-06-10 삼성전기주식회사 적층 세라믹 전자부품

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10329012A (ja) * 1997-03-21 1998-12-15 Canon Inc 研磨装置および研磨方法
JP2002370161A (ja) * 2001-06-18 2002-12-24 Mitsubishi Materials Corp ウェーハの両面加工方法及びその装置
JP2010118499A (ja) * 2008-11-13 2010-05-27 Murata Mfg Co Ltd 積層セラミック電子部品
JP2010123865A (ja) * 2008-11-21 2010-06-03 Murata Mfg Co Ltd セラミック電子部品および部品内蔵基板

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5805409A (en) * 1995-08-18 1998-09-08 Tdk Corporation Multi-layer electronic part having external electrodes that have a thermosetting resin and metal particles
JP3506964B2 (ja) * 1999-06-30 2004-03-15 太陽誘電株式会社 積層セラミック電子部品の製造方法
JP4339816B2 (ja) 2005-05-02 2009-10-07 Ｔｄｋ株式会社 電子部品
WO2009001842A1 (ja) * 2007-06-27 2008-12-31 Murata Manufacturing Co., Ltd. 積層セラミック電子部品及びその実装構造
KR101401863B1 (ko) 2008-01-30 2014-05-29 엘지전자 주식회사 커패시터 내장형 인쇄회로기판 및 그 제조방법
JP4450084B2 (ja) * 2008-03-14 2010-04-14 Ｔｄｋ株式会社 積層コンデンサ及び積層コンデンサの実装構造
JP4999988B2 (ja) * 2008-03-24 2012-08-15 京セラ株式会社 積層セラミックコンデンサ
JP5177452B2 (ja) * 2010-01-20 2013-04-03 Ｔｄｋ株式会社 積層型電子部品の製造方法
KR20110122008A (ko) * 2010-05-03 2011-11-09 삼성전기주식회사 적층 세라믹 커패시터, 이를 포함하는 인쇄회로기판 및 그의 제조방법
JP5751080B2 (ja) * 2010-09-28 2015-07-22 株式会社村田製作所 積層セラミック電子部品
KR101541505B1 (ko) 2010-12-06 2015-08-03 가부시키가이샤 무라타 세이사쿠쇼 적층 세라믹 전자부품
JP2012160586A (ja) 2011-02-01 2012-08-23 Murata Mfg Co Ltd 積層セラミック電子部品およびその製造方法
KR101188032B1 (ko) 2011-03-09 2012-10-08 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조방법
KR101823149B1 (ko) 2011-04-19 2018-01-29 삼성전기주식회사 적층형 세라믹 커패시터

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10329012A (ja) * 1997-03-21 1998-12-15 Canon Inc 研磨装置および研磨方法
JP2002370161A (ja) * 2001-06-18 2002-12-24 Mitsubishi Materials Corp ウェーハの両面加工方法及びその装置
JP2010118499A (ja) * 2008-11-13 2010-05-27 Murata Mfg Co Ltd 積層セラミック電子部品
JP2010123865A (ja) * 2008-11-21 2010-06-03 Murata Mfg Co Ltd セラミック電子部品および部品内蔵基板

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