KR20190006883A - 적층 세라믹 커패시터 및 그의 제조 방법 - Google Patents

적층 세라믹 커패시터 및 그의 제조 방법 Download PDF

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Abstract

본 발명의 일 실시예는 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 가지며, 유전체층과 상기 유전체층을 사이에 두고 상기 제3 및 제4 면을 통해 번갈아 노출되도록 배치되는 내부 전극을 포함하는 바디; 및 상기 바디의 제3 및 제4 면에 각각 형성되는 접속부, 상기 접속부에서 상기 바디의 제1, 제2, 제5 및 제6 면의 일부까지 연장되게 형성되는 밴드부, 및 상기 접속부와 밴드부가 접하는 모서리부를 포함하는 외부 전극;을 포함하며, 상기 외부 전극의 두께는 50nm ~ 2㎛이고, 상기 접속부의 두께를 t1, 상기 밴드부의 두께를 t2, 상기 모서리부의 두께를 t3로 정의할 때, t2/t1은 0.7~1.2를 만족하고, t3/t1는 0.7~1.0를 만족하는 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터 및 그의 제조 방법{MULTILAYER CERAMIC CAPACITOR AND METHOD FOR FABRICATING THE SAME}
본 발명은 적층 세라믹 커패시터 및 그의 제조 방법에 관한 것이다.
적층 세라믹 커패시터(MLCC; Multilayer Ceramic Capacitr)의 소형화와 고 용량화 추세에 따라 적층 세라믹 커패시터의 유효 부피율(전체 부피대비 용량에 기여하는 부피의 비율)을 증가 시키는 것에 대한 중요성이 높아지고 있다.
종래에는 외부 전극을 형성할 때 도전성 금속이 포함된 페이스트를 사용하여, 바디의 내부 전극이 노출된 면을 페이스트에 딥핑(dipping)하는 방법이 주로 사용되었다.
하지만 딥핑(dipping) 공법에 의하여 형성된 외부 전극은 외부 전극의 두께가 균일하지 않고, 바디의 모서리 부분에는 외부 전극이 너무 얇게 형성되는 반면, 다른 부분은 외부 전극이 너무 두껍게 형성되었다. 이로 인해, 유효 부피율을 높게 확보하기 어려울 뿐만 아니라, 적층 세라믹 커패시터의 연결성 및 실장성을 높이기 위해 외부 전극에 도금층을 형성할 때, 도금액이 바디의 내측으로 침투되는 되어 적층 세라믹 커패시터의 신뢰성이 감소하는 문제가 있었다.
한국 공개특허공보 제10-2016-0001026호
본 발명의 일 목적 중 하나는, 적층 세라믹 커패시터의 외부 전극을 얇고 균일하면서도 치밀하게 형성시켜 유효 부피율을 향상시킴과 동시에, 내습 신뢰성이 우수한 외부 전극을 가지는 적층 세라믹 커패시터를 제공하고자 한다.
상술한 과제를 해결하기 위한 방법으로, 본 발명은 일 예를 통하여 신규한 구조의 적층 세라믹 커패시터를 제안하고자 하며, 구체적으로, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터는 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 가지며, 유전체층과 상기 유전체층을 사이에 두고 상기 제3 및 제4 면을 통해 번갈아 노출되도록 배치되는 내부 전극을 포함하는 바디; 및 상기 바디의 제3 및 제4 면에 각각 형성되는 접속부, 상기 접속부에서 상기 바디의 제1, 제2, 제5 및 제6 면의 일부까지 연장되게 형성되는 밴드부, 및 상기 접속부와 밴드부가 접하는 모서리부를 포함하는 외부 전극;을 포함하며, 상기 외부 전극의 두께는 50nm ~ 2㎛이고, 상기 접속부의 두께를 t1, 상기 밴드부의 두께를 t2, 상기 모서리부의 두께를 t3로 정의할 때, t2/t1은 0.7~1.2를 만족하고, t3/t1는 0.7~1.0를 만족한다.
상술한 과제를 해결하기 위한 방법으로, 본 발명은 다른 예를 통하여 상술한 신규한 구조의 적층 세라믹 커패시터를 효율적으로 제조할 수 있는 방법을 제안하고자 하며, 구체적으로, 본 발명의 다른 실시예에 따른 적층 세라믹 커패시터의 제조 방법은 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 가지며, 유전체층과 상기 유전체층을 사이에 두고 상기 제3 및 제4 면을 통해 번갈아 노출되도록 배치되는 내부 전극을 포함하는 바디를 마련하는 단계; 상기 제1 내지 제6 면에 제1 전극층을 형성하는 단계; 상기 제1 전극층 상에 제2 전극층을 형성하는 단계; 상기 제2 전극층 중 제1 및 제2 외부전극이 형성될 부분의 상부에 보호층을 형성하는 단계; 상기 보호층이 형성된 바디에서 상기 제2 전극층 중 노출된 부분을 에칭하여 제거한 후, 상기 제1 전극층 중 노출된 부분을 에칭하여 제거하는 단계; 및 상기 보호층을 제거하는 단계;를 포함한다.
본 발명의 일 실시예에 따른 적층 세라믹 커패시터는 얇고 균일하면서도 치밀하게 형성된 외부 전극을 가짐으로써, 유효 부피율을 향상시킴과 동시에, 내습 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 I-I`의 단면도를 개략적으로 도시한 것이다.
도 3은 도 2의 A의 확대 단면도를 개략적으로 도시한 것이다.
도 4는 딥핑(dipping) 방법에 의해 외부 전극을 형성한 적층 세라믹 커패시터의 단면도를 개략적으로 도시한 것이다.
도 5는 일반적인 스퍼터링 공법을 이용하여 외부 전극을 형성하는 방법을 개략적으로 도시한 것이다.
도 6은 바렐형 스퍼터링 공법을 이용하여 외부 전극을 형성하는 방법을 개략적으로 도시한 것이다.
도 7은 도 5의 일반적인 스퍼터링 공법을 이용하여 형성된 외부 전극의 접속부의 단면을 촬영한 것이다.
도 8은 도 6의 바렐형 스퍼터링 공법을 이용하여 형성된 외부 전극의 접속부의 단면을 촬영한 것이다.
도 9 내지 14는 본 발명의 다른 실시예에 따른 적층 세라믹 커패시터의 제조 방법의 각 단계를 개략적으로 도시한 사시도이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다. 또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서 X 방향은 제1 방향 또는 길이방향, Y 방향은 제2 방향 또는 폭 방향, Z 방향은 제3 방향, 두께 방향 또는 적층 방향으로 이해될 수 있으나, 이에 제한되는 것은 아니다.
적층 세라믹 커패시터
도 1은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 사시도를 개략적으로 도시한 것이며, 도 2는 도 1의 I-I`의 단면도를 개략적으로 도시한 것이고, 도 3은 도 2의 A의 확대 단면도를 개략적으로 도시한 것이다.
이하, 도 1 내지 3을 참조하여, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터(100)에 대해 설명하도록 한다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터(100)는 바디(110)와 바디(110)의 외측에 배치된 제1 및 제2 외부 전극(131, 132)을 포함한다.
바디(110)는 두께 방향(Z 방향)으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 폭 방향(Y 방향)으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 길이 방향(X 방향)으로 서로 대향하는 제5 및 제6 면(5, 6)을 가진다.
도 2를 참조하면, 바디(110)는 유전체층(111)과 유전체층(111)을 사이에 두고 상기 제3 및 제4 면(3, 4)을 통해 번갈아 노출되도록 배치되는 내부 전극(121, 122)을 포함한다.
바디(110)는 복수의 유전체층(111)을 두께(Z) 방향으로 적층한 다음 소성하여 형성되며, 이러한 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다. 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
내부 전극(121, 122)은 제3 면(3)을 통해 노출되는 제1 내부 전극(121)과 제4 면(4)을 통해 노출되는 제2 내부 전극(122)을 포함할 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연된다.
제1 및 제2 내부 전극(121, 122)은 바디(110)의 길이 방향(X 방향)의 제3 및 제4 면(3, 4)으로 교대로 노출됨으로써, 바디(110)의 외측에 배치되는 제1 및 제2 외부 전극(131, 132)과 각각 연결된다.
제1 및 제 2 내부 전극(121, 122)의 폭은 용도에 따라 결정될 수 있다.
예를 들어, 제1 및 제2 내부 전극(121, 122)의 폭은 바디(110)의 크기를 고려하여 0.2 내지 1.0 ㎛의 범위를 만족하도록 형성할 수 있으나, 반드시 이에 제한되는 것은 아니다.
제1 및 제2 내부 전극(121, 122)은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 납(Pb) 또는 백금(Pt) 등의 단독 또는 이들의 합금의 도전성 금속을 포함할 수 있다.
바디(110)의 상부 및 하부에는 각각 내부 전극이 형성되지 않은 유전체층을 적층하여 형성되는 커버층(112)을 포함할 수 있다. 커버층(112)은 외부 충격에 대해 적층 세라믹 커패시터의 신뢰성을 유지하는 역할을 수행할 수 있다.
외부 전극(131, 132)은 바디(110)의 제3 및 제4 면(3, 4)에 각각 형성되는 접속부, 상기 접속부에서 상기 바디의 제1, 제2, 제5 및 제6 면(1, 2, 5, 6)의 일부까지 연장되게 형성되는 밴드부, 및 상기 접속부와 밴드부가 접하는 모서리부를 포함한다. 외부 전극(131, 132)은 제1 및 제2 내부 전극(121, 122)과 각각 연결되는 제1 및 제2 외부 전극(131, 132)을 포함할 수 있다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 제1 및 제2 외부 전극(131, 132)의 구조에 대해 보다 상세히 살펴보도록 한다. 도 3은 제1 외부 전극(131)의 확대도이나, 이에 대한 설명은 제2 외부 전극(132)에 대해서도 적용될 수 있다.
본 발명의 일 실시예에 따른 적층 세라믹 커패시터는 외부 전극(131)의 두께가 50nm ~ 2㎛이고, 접속부의 두께를 t1, 밴드부의 두께를 t2, 모서리부의 두께를 t3로 정의할 때, t2/t1은 0.7~1.2를 만족하고, t3/t1는 0.7~1.0를 만족한다.
외부 전극의 두께가 50nm 미만인 경우에는 내습 신뢰성이 저하될 우려가 있으며, 2㎛ 초과인 경우에는 스퍼터 공법에 의한 공정 적합성이 저하되며, 양산성이 저하 될 수 있다.
t2/t1가 0.7 미만이거나 1.2 초과인 경우에는 접속부와 밴드부의 두께가 균일하지 못하므로 내습신뢰성 또는 유효 부피율이 저하될 수 있다.
t3/t1가 0.7 미만인 경우에는 모서리 부분이 너무 얇아 수분 침투 경로로 작용하여 내습 신뢰성이 저하될 수 있으며, t3/t1를 1.0 초과로 하기 위해서는 모서리부에 별도의 외부 전극 형성 공정을 추가하여야 하므로 생산성이 떨어질 수 있다.
종래에는 외부 전극을 형성할 때 도전성 금속이 포함된 페이스트를 사용하여, 바디의 내부 전극이 노출된 면을 페이스트에 딥핑(dipping)하는 방법이 주로 사용되었다.
종래의 딥핑(dipping) 공법에 의해 외부 전극(331, 332)을 형성한 적층 세라믹 커패시터(300)의 단면도인 도 4를 참조하면, 외부 전극 페이스트를 이용하여 딥핑(dipping) 공법에 의하여 형성된 외부 전극(331, 332)은 두께가 균일하지 않고, 바디의 모서리 부분에는 외부 전극이 너무 얇게 형성되는 반면, 다른 부분은 외부 전극이 너무 두껍게 형성되는 것을 알 수 있다.
이로 인해, 유효 부피율을 높게 확보하기 어려울 뿐만 아니라, 바디의 모서리 부분, 외부 전극 페이스트에 포함된 베이스 수지(331c), 딥핑 후 소성 과정에서 발생하는 균열 등이 수분 침투 경로로 작용하여 내습 신뢰성이 저하되고, 적층 세라믹 커패시터의 연결성 및 실장성을 높이기 위해 외부 전극에 도금층을 형성할 때, 도금액이 바디의 내측으로 침투되는 되어 적층 세라믹 커패시터의 신뢰성이 감소하는 문제가 있었다.
또한, 페이스트가 칩 표면을 타고 오르는 무닝(mooning) 현상에 의해 외부 전극의 밴드부의 길이도 균일하지 않았다.
이러한 문제점을 해결하기 위하여 스퍼터링 공법을 이용하여 외부 전극을 형성하는 방안을 고려해 볼 수 있다.
도 5는 일반적인 스퍼터링 공법을 이용하여 외부 전극을 형성하는 방법을 개략적으로 도시한 것이다. 도 6은 바렐형 스퍼터링 공법을 이용하여 외부 전극을 형성하는 방법을 개략적으로 도시한 것이다.
일반적인 스퍼터링 공법(500)의 경우 도 5에 도시된 바와 같이, 타겟(510)에서 외부 전극용 금속물질(520)을 원자 또는 이온 상태로 방출하여 직선 방향으로 이동하는 바디(C)의 제1 면에 증착시킨다. 그 후, 바디(C)를 뒤집어 바디(C)의 제2 면에 외부 전극용 금속물질(520)을 증착시키게 된다.
그러나, 이 경우 바디의 제1 면 또는 제2 면을 중심으로 외부 전극용 금속물질(520)이 증착되고, 접속부가 되는 바디의 제3 면 및 제4 면에는 외부 전극용 금속물질(520)이 적게 증착되므로, 접속부의 두께가 밴드부보다 얇아질 수 있다. 따라서, 일반적인 스퍼터링 공법을 이용하는 경우, t2/t1은 0.7~1.2를 만족하기 어렵다.
반면에, 바렐형 스퍼터링 공법(600)의 경우 도 6에 도시된 바와 같이, 바렐(600)이 회전하면서 바디(C)들도 회전하기 때문에, 타겟(610)에서 방출된 원자 또는 이온 상태의 외부 전극용 금속물질(620)이 바디의 전면에 골고루 증착할 수 있다.
도 7은 도 5의 일반적인 스퍼터링 공법을 이용하여 형성된 외부 전극의 접속부의 단면을 촬영한 것이다. 도 8은 도 6의 바렐형 스퍼터링 공법을 이용하여 형성된 외부 전극의 접속부의 단면을 촬영한 것이다.
도 7 및 도 8을 비교하여 보면, 일반적인 스퍼터링 공법을 이용하여 형성된 외부 전극의 접속부는 밴드부보다 얇게 형성될 뿐만 아니라, 약간의 균열 또는 보이드(void)들이 관찰된다. 반면에, 바렐형 스퍼터링 공법을 이용하여 형성된 외부 전극의 접속부는 균열 또는 보이드(void) 들이 거의 관찰되지 않으며 보다 치밀하게 형성된 것을 확인할 수 있다.
하기 표 1은 딥핑 공법, 일반적인 스퍼터링 공법 또는 바렐형 스퍼터링 공법을 이용하여 형성된 외부 전극의 접속부의 두께(t1), 밴드부의 두께(t2), 및 모서리부의 두께(t3)를 측정한 것이다. 단, 딥핑 공법을 이용하여 형성된 외부 전극의 두께는 가장 두꺼운 부분을 측정한 것이며, 일반적인 스퍼터링 공법 또는 바렐형 스퍼터링 공법을 이용하여 형성된 외부 전극의 두께는 그 평균값을 기재한 것이다.
구분 외부 전극 형성 방법 t1(㎛) t2(㎛) t3(㎛) t2/t1 t3/t1
1* 딥핑 공법 20 - 1.5 - 0.075
2* 일반적인 스퍼터링 공법 1 0.25 0.46 0.25 0.46
3 바렐형 스퍼터링 공법 0.06 0.06 0.06 1.0 1.0
4 0.5 0.4 0.5 0.8 1.0
5 1.0 0.9 0.8 0.9 0.8
6 1.7 1.8 1.6 1.1 0.9
상기 표 1에서 확인할 수 있듯이, 바렐형 스퍼터링 공법을 이용하는 경우, t2/t1은 0.7~1.2를 만족하고, t3/t1는 0.7~1.0를 만족하는 것을 확인할 수 있다.
따라서, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 외부 전극은 스퍼터링층인 것이 바람직하며, 보다 바람직하게는 바렐형 스퍼터링 공법을 이용하여 형성된 스퍼터링층일 수 있다.
외부 전극(131)이 얇아짐에 따라 적층 세라믹 커패시터의 내습 신뢰성이 문제될 수 있으나, 본원 발명의 일 실시예에 따른 적층 세라믹 커패시터(100)는 외부 전극(131)이 스퍼터링층이므로 치밀도가 종래 딥핑(dipping) 공법에 의하여 형성된 외부 전극(331, 332)보다 높기 때문에 내습 신뢰성을 향상시킬 수 있다. 또한, 종래 딥핑(dipping) 공법으로 형성된 외부 전극에 비해 매우 작은 두께를 가지기 때문에, 적층 세라믹 커패시터의 유효 부피율을 향상시킬 수 있다.
또한, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터는 외부 전극의 접속부의 두께 편차는 10% 이하일 수 있다. 본 발명과 같이 외부 전극의 두께가 얇은 경우, 접속부의 두께 편차가 10%를 초과하게 되면, 전기 전도성 및 내습신뢰성 또는 유효 부피율이 저하될 수 있기 때문이다.
또한, 밴드부의 두께 편차는 10% 이하일 수 있다. 본 발명과 같이 외부 전극의 두께가 얇은 경우, 밴드부의 두께 편차가 10%를 초과하거나 길이 편차가 10%를 초과하게 되면, 내습신뢰성 또는 유효 부피율이 저하될 수 있기 때문이다.
한편, 외부 전극(131)은 바디에 접하는 제1 전극층 및 제1 전극층 상에 형성된 제2 전극층을 포함할 수 있다.
외부 전극(131)의 전기 전도성을 높이기 위해서, 제2 전극층(131b)은 Cu 및 Al 중 하나 이상을 포함할 수 있다.
제1 전극층(131a)은 바디(110)와 제2 전극층(131b) 사이의 밀착력 및 접착력을 향상시키는 역할을 수행할 수 있다. 또한, 제2 전극층(131b)에 포함되는 금속 원자가 내부 전극(121)으로 확산되는 것을 방지하여 적층 세라믹 커패시터의 신뢰성을 향상시킬 수 있다. 이를 위해, 제1 전극층(131a)은 Ti, Cr, NiCr, TiW, TiN 및 TaN 중 하나 이상을 포함할 수 있다.
이때, 상기 제1 전극층(131a)의 두께는 10~100nm 일 수 있다.
제1 전극층(131a)의 두께가 10nm 미만인 경우에는 바디(110)와 제2 전극층(131b) 사이의 밀착력이 저하될 수 있고, 100nm 초과인 경우에는 외부 전극(131)에서 제1 전극층(131a)이 차지하는 비율이 증가하여 전기 전도성이 저하될 수 있다.
또한, 도 3에 도시된 바와 같이, 제1 및 제2 전극층은 밴드부의 끝단이 각각 둥극 측벽을 가지는 언더컷(undercut) 형상일 수 있다. 하술하는 바와 같이, 바디의 전면에 제1 및 제2 전극층(131a, 131b)을 형성한 후, 습식 에칭(Wet etching)에 의해 제1 및 제2 전극층(131a, 131b)의 일부를 제거함에 따라, 제1 및 제2 전극층(131a, 131b)은 밴드부의 끝단이 각각 등방성 측벽을 가지는 언더컷(undercut) 형상을 가질 수 있다.
적층 세라믹 커패시터의 제조 방법
도 9 내지 14는 본 발명의 다른 실시예에 따른 적층 세라믹 커패시터의 제조 방법의 각 단계를 개략적으로 도시한 사시도이다.
본 발명의 다른 실시예에 따른 적층 세라믹 커패시터의 제조 방법은 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되며 서로 대향하는 제5 및 제6 면을 가지며, 유전체층과 상기 유전체층을 사이에 두고 상기 제3 및 제4 면을 통해 번갈아 노출되도록 배치되는 내부 전극을 포함하는 바디를 마련하는 단계; 상기 제1 내지 제6면에 제1 전극층을 형성하는 단계; 상기 제1 전극층 상에 제2 전극층을 형성하는 단계; 상기 제2 전극층 중 제1 및 제2 외부 전극이 형성될 부분의 상부에 보호층을 형성하는 단계; 상기 보호층이 형성된 바디에서 상기 제2 전극층 중 노출된 부분을 에칭하여 제거한 후, 상기 제1 전극층 중 노출된 부분을 에칭하여 제거하는 단계; 및 상기 보호층을 제거하는 단계;를 포함한다.
이하, 도 9 내지 14를 참조하여, 본 발명의 다른 실시예에 따른 적층 세라믹 커패시터의 제조 방법의 각 단계를 설명하도록 한다.
먼저, 도 9를 참조하면, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되며 서로 대향하는 제5 및 제6 면을 가지며, 유전체층(211)과 상기 유전체층(211)을 사이에 두고 상기 제3 및 제4 면을 통해 번갈아 노출되도록 배치되는 내부 전극(221, 222)을 바디(210)를 마련하는 단계가 수행될 수 있다.
티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 시트를 마련한다.
상기 세라믹 시트는 티탄산바륨(BaTiO3) 등의 세라믹 분말, 바인더, 용제 등을 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드법을 통해 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.
다음으로, 도전성 금속을 포함하는 도전성 페이스트를 마련할 수 있다. 상기 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 납(Pb) 또는 백금(Pt) 등의 단독 또는 합금일 수 있으며, 입자 평균 크기가 0.1 내지 0.2 ㎛일 수 있고, 40 내지 50 중량%의 도전성 금속을 포함하는 내부 전극용 도전성 페이스트를 마련할 수 있다.
상기 세라믹 시트 상에 상기 내부 전극용 도전성 페이스트를 인쇄 공법 등으로 도포하여 내부 전극 패턴을 형성할 수 있다. 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상기 내부 전극 패턴이 인쇄된 세라믹 시트를 적층하고, 그 상부 및 하부에 내부 전극 패턴이 인쇄되지 않은 세라믹 시트를 적층하여 내부에 내부 전극(221, 222)을 포함하는 적층체를 형성할 수 있다. 이때, 내부 전극 패턴이 인쇄된 세라믹 시트의 적층 수는 적층 세라믹 커패시터의 용량에 따라 조절할 수 있다. 내부 전극 패턴이 인쇄되지 않은 세라믹 시트는 바디(210)의 상부 및 하부에 배치되는 커버부(212)가 된다.
이후, 상기 적층체를 압착 및 소성하여 바디(210)를 형성할 수 있다.
도 10을 참조하면, 바디(210)를 형성한 다음, 바디(210)의 제1 내지 제6 면에 제1 전극층(230a`)을 형성하는 단계를 수행한다.
다음으로 도 11을 참조하면, 제1 전극층(230a`) 상에 제2 전극층(230b`)을 형성하는 단계를 수행한다.
제1 및 제2 전극층(230a`, 230b`)은 전술한 바와 같이, 얇고 균일하면서도 치밀한 전극층을 형성하기 위하여 스퍼터링(sputtering) 공법을 이용하여 형성하는 것이 바람직하며, 접속부와 밴드부의 두께 균일성을 보다 향상시키고 기공율을 최소화하기 위하여 바렐형 스퍼터링(sputtering) 공법을 이용하여 형성하는 것이 보다 바람직하다.
제1 전극층(230a`)은 Ti, Cr, NiCr, TiW, TiN 및 TaN 중 하나 이상을 포함할 수 있으며, 두께가 10 내지 100nm가 되도록 형성할 수 있다.
제2 전극층(230b`)은 Cu 및 Al 중 하나 이상을 포함할 수 있으며, 제1 전극층과 제2 전극층의 두께의 합이 50nm ~ 2㎛가 되도록 형성할 수 있다.
다음으로, 도 12를 참조하면, 제2 전극층(230b`) 중 제1 및 제2 외부 전극이 형성될 부분의 상부에 보호층(250)을 형성하는 단계를 수행한다.
여기서 제1 및 제2 외부 전극이 형성될 부분이란 바디(210)의 제3 및 제4 면(3, 4)과 제3 및 제4 면(3, 4)으로부터 인접하는 면(1, 2, 5, 6)으로 연장되는 부분(밴드부)을 의미한다.
보호층(250)은 고분자 수지를 이용할 수 있으며, 예를 들어, 에폭시, 아크릴바인더 또는 레지스트일 수 있으나, 이에 제한되는 것은 아니다.
다음으로, 도 13를 참조하면, 보호층(250)이 형성된 바디(210)에서 제2 전극층(230b`) 중 노출된 부분을 에칭하여 제거한 후, 제1 전극층(230a`) 중 노출된 부분을 에칭하여 제거하는 단계를 수행한다. 보호층의 형상에 따라 외부 전극의 밴드부의 형상이 결정되므로 밴드부의 무닝(mooning) 현상이 발생하지 않는다.
제2 전극층(230b`)은 보호층(250)에 의해 바디(210)의 길이방향의 중앙부에 띠형태로 노출되어 있는데, 이와 같이 노출된 제2 전극층(230b`)을 제거하면, 제1 전극층(230a`)이 길이방향의 중앙부에 띠형태로 노출되며, 이와 같이 노출된 제1 전극층(230a`)을 제거함으로써, 바디(210)의 길이방향의 중앙부가 띠형태로 노출된다. 제1 전극층(230a`) 및 제2 전극층(230`)은 그 두께가 매우 작아 하나의 층으로 보여지나, 설명의 명확성을 위해 도 13에서는 구분되도록 도시되어 있다.
이때, 에칭은 습식 에칭(Wet etching)을 이용하여 행할 수 있으며, 습식 에칭에 의해 제1 및 제2 전극층의 일부를 제거함에 따라, 제1 및 제2 전극층은 밴드부의 끝단이 각각 둥극 측벽을 가지는 언더컷(undercut) 형상을 가질 수 있다.
마지막으로, 도 14와 같이, 보호층(250)을 제거하여 제1 및 제2 외부 전극(231, 232)을 형성하여, 적층 세라믹 커패시터를 완성할 수 있다.
이후, 필요에 따라 제1 및 제2 외부 전극(231, 232) 상에 도금층을 형성하는 단계를 추가로 수행할 수 있으나, 이에 제한되는 것은 아니다.
이와 같은 본 발명의 다른 실시예에 따른 적층 세라믹 커패시터의 제조 방법은 내부 전극과 외부 전극의 연결성을 향상시키기 위해 단면에 별도의 전극층을 형성하는 공정없이 바디(210)의 단면, 측면 및 주면에 외부 전극을 한번에 증착할 수 있으며, 페이스트를 이용하지 않아 전극 소성 공정이 필요 없다는 장점이 있다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층 세라믹 커패시터
110: 바디
111: 유전체층
112: 커버층
121, 122: 내부 전극
131, 132: 외부 전극
131a: 제1 전극층
131b: 제2 전극층

Claims (15)

  1. 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 가지며,
    유전체층과 상기 유전체층을 사이에 두고 상기 제3 및 제4 면을 통해 번갈아 노출되도록 배치되는 내부 전극을 포함하는 바디; 및
    상기 바디의 제3 및 제4 면에 각각 형성되는 접속부, 상기 접속부에서 상기 바디의 제1, 제2, 제5 및 제6 면의 일부까지 연장되게 형성되는 밴드부, 및 상기 접속부와 밴드부가 접하는 모서리부를 포함하는 외부 전극;을 포함하며,
    상기 외부 전극의 두께는 50nm ~ 2㎛이고,
    상기 접속부의 두께를 t1, 상기 밴드부의 두께를 t2, 상기 모서리부의 두께를 t3로 정의할 때, t2/t1은 0.7~1.2를 만족하고, t3/t1는 0.7~1.0를 만족하는 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 접속부의 두께 편차는 10% 이하인 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 밴드부의 두께 편차는 10% 이하이고, 길이 편차는 10% 이하인 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 외부 전극은 스퍼터링층인 적층 세라믹 커패시터.
  5. 제1항에 있어서,
    상기 외부 전극은 바렐형 스퍼터링 공법을 이용하여 형성된 스퍼터링층인 적층 세라믹 커패시터.
  6. 제1항에 있어서,
    상기 외부 전극은 상기 바디에 접하는 제1 전극층 및 상기 제1 전극층 상에 형성된 제2 전극층을 포함하는 적층 세라믹 커패시터.
  7. 제6항에 있어서,
    상기 제1 전극층의 두께는 10~100nm인 적층 세라믹 커패시터.
  8. 제6항에 있어서,
    상기 제1 및 제2 전극층은 밴드부의 끝단이 각각 둥극 측벽을 가지는 언더컷(undercut) 형상인 적층 세라믹 커패시터.
  9. 제6항에 있어서,
    상기 제1 전극층은 Ti, Cr, NiCr, TiW, TiN 및 TaN 중 하나 이상을 포함하는 적층 세라믹 커패시터.
  10. 제6항에 있어서,
    상기 제2 전극층은 Cu 및 Al 중 하나 이상을 포함하는 적층 세라믹 커패시터.
  11. 제1항에 있어서,
    상기 적층 세라믹 커패시터는 상기 외부 전극 상에 형성된 도금층을 추가로 포함하는 적층 세라믹 커패시터.
  12. 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 가지며,
    유전체층과 상기 유전체층을 사이에 두고 상기 제3 및 제4 면을 통해 번갈아 노출되도록 배치되는 내부 전극을 포함하는 바디를 마련하는 단계;
    상기 제1 내지 제6 면에 제1 전극층을 형성하는 단계;
    상기 제1 전극층 상에 제2 전극층을 형성하는 단계;
    상기 제2 전극층 중 제1 및 제2 외부전극이 형성될 부분의 상부에 보호층을 형성하는 단계;
    상기 보호층이 형성된 바디에서 상기 제2 전극층 중 노출된 부분을 에칭하여 제거한 후, 상기 제1 전극층 중 노출된 부분을 에칭하여 제거하는 단계; 및
    상기 보호층을 제거하는 단계;를 포함하는 적층 세라믹 커패시터의 제조 방법.
  13. 제12항에 있어서,
    상기 제1 및 제2 전극층의 두께의 합은 50nm ~ 2㎛인 적층 세라믹 커패시터의 제조 방법.
  14. 제12항에 있어서,
    상기 제1 및 제2 전극층을 형성하는 단계는 바렐형 스퍼터링 공법을 이용하여 수행되는 적층 세라믹 커패시터의 제조 방법.
  15. 제12항에 있어서,
    상기 보호층을 제거한 후, 제2 전극층 상에 도금층을 형성하는 단계를 더 포함하는 적층 세라믹 커패시터의 제조 방법.
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