JPH06188162A - チップ状回路部品の外部電極形成方法 - Google Patents
チップ状回路部品の外部電極形成方法Info
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- JPH06188162A JPH06188162A JP4355677A JP35567792A JPH06188162A JP H06188162 A JPH06188162 A JP H06188162A JP 4355677 A JP4355677 A JP 4355677A JP 35567792 A JP35567792 A JP 35567792A JP H06188162 A JPH06188162 A JP H06188162A
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Abstract
(57)【要約】 （修正有）
【目的】 スパッタリング法により、高い精度で薄い外
部電極を形成する。 【構成】 チップ状の素体１の表面全体にスパッタリン
グにより導体膜４、５、６を形成し、素体１の外部電極
８、８を形成する部分をレジスト７で覆い、このレジス
ト７で覆われた部分を除いて、導体膜４、５、６をエッ
チングした後、レジスト７を除去する。これにより、素
地１の両端部にのみ導体膜４、５、６、すなわち外部電
極８、８が残されたチップ状回路部品が完成する。
部電極を形成する。 【構成】 チップ状の素体１の表面全体にスパッタリン
グにより導体膜４、５、６を形成し、素体１の外部電極
８、８を形成する部分をレジスト７で覆い、このレジス
ト７で覆われた部分を除いて、導体膜４、５、６をエッ
チングした後、レジスト７を除去する。これにより、素
地１の両端部にのみ導体膜４、５、６、すなわち外部電
極８、８が残されたチップ状回路部品が完成する。
Description
【０００１】
【産業上の利用分野】本発明は、コンデンサ、インダク
タ或はレジスタ等の回路部品を製造するに当り、角形或
は円柱形の素体の両端に外部電極を形成する方法に関す
る。
タ或はレジスタ等の回路部品を製造するに当り、角形或
は円柱形の素体の両端に外部電極を形成する方法に関す
る。
【０００２】
【従来の技術】従来、積層セラミックコンデンサ等の外
部電極は、導体としてＡｇ等を成分とするの導電ペース
トを磁器素体の両端に塗布し、これを焼き付け、さら
に、ニッケルや錫等を順次メッキすることにより形成さ
れていた。しかし、このような導電ペーストの塗布と焼
付けといった、いわゆる厚膜法により形成される外部電
極の膜厚は、２０〜３０μ程度と厚いために、年々チッ
プ状回路部品が小型化され、幅及び厚みが０．５ｍｍ、
長さが１ｍｍといった極小のチップ状回路部品が製造さ
れるようになると、外部電極の膜厚の点で小形化に対応
しにくいという問題があった。また、この厚膜法では、
導電ペーストの焼付けという熱処理工程を経なければな
らないため、小形のチップ状回路部品では、素体内部が
熱の影響を受け、例えば、コンデンサの場合は、品質係
数Ｑの劣化等の性能の低下を来たし、熱によるダメージ
が特に大きい場合は、破損して不良品が多く発生すると
いう問題もあった。
部電極は、導体としてＡｇ等を成分とするの導電ペース
トを磁器素体の両端に塗布し、これを焼き付け、さら
に、ニッケルや錫等を順次メッキすることにより形成さ
れていた。しかし、このような導電ペーストの塗布と焼
付けといった、いわゆる厚膜法により形成される外部電
極の膜厚は、２０〜３０μ程度と厚いために、年々チッ
プ状回路部品が小型化され、幅及び厚みが０．５ｍｍ、
長さが１ｍｍといった極小のチップ状回路部品が製造さ
れるようになると、外部電極の膜厚の点で小形化に対応
しにくいという問題があった。また、この厚膜法では、
導電ペーストの焼付けという熱処理工程を経なければな
らないため、小形のチップ状回路部品では、素体内部が
熱の影響を受け、例えば、コンデンサの場合は、品質係
数Ｑの劣化等の性能の低下を来たし、熱によるダメージ
が特に大きい場合は、破損して不良品が多く発生すると
いう問題もあった。
【０００３】そこで、薄い外部電極を形成する手段とし
て、素体の表面にスパッタリングにより導体膜を形成し
て外部電極を設ける手段が注目されるようになった。こ
のスパッタリング法では、１００〜２００℃という比較
的低温で導体薄膜を形成することが可能であり、厚膜法
が持つ問題が解決できる。従来、このスパッタリング法
による外部電極の形成は、素体の必要な部分にのみ導体
薄膜が成膜されるように、素体の電極形成部分以外をマ
スキングし、その表面に銀等をスパッタリングすること
により行われていた。
て、素体の表面にスパッタリングにより導体膜を形成し
て外部電極を設ける手段が注目されるようになった。こ
のスパッタリング法では、１００〜２００℃という比較
的低温で導体薄膜を形成することが可能であり、厚膜法
が持つ問題が解決できる。従来、このスパッタリング法
による外部電極の形成は、素体の必要な部分にのみ導体
薄膜が成膜されるように、素体の電極形成部分以外をマ
スキングし、その表面に銀等をスパッタリングすること
により行われていた。
【０００４】
【発明が解決しようとしている課題】この際行われてい
るマスキング手段は、メタルマスクや石英ガラスのマス
ク治具を用いるものであるが、これらのマスク手段で
は、素体の完全なマスクは不可能である。すなわち、素
体の表面とマスクとの間には、僅かながら必ず隙間が存
在するため、この僅かな隙間からスパッタリングしよう
とする金属原子（クラスタ）が入り込む。このため、従
来のスパッタリング法による外部電極形成方法では、素
体の外部電極を形成しない表面部分にも電極材料が或る
程度付着することが避けられず、外部電極の縁が不鮮明
となるため、その寸法精度が必ずしも高いとは言えなか
った。
るマスキング手段は、メタルマスクや石英ガラスのマス
ク治具を用いるものであるが、これらのマスク手段で
は、素体の完全なマスクは不可能である。すなわち、素
体の表面とマスクとの間には、僅かながら必ず隙間が存
在するため、この僅かな隙間からスパッタリングしよう
とする金属原子（クラスタ）が入り込む。このため、従
来のスパッタリング法による外部電極形成方法では、素
体の外部電極を形成しない表面部分にも電極材料が或る
程度付着することが避けられず、外部電極の縁が不鮮明
となるため、その寸法精度が必ずしも高いとは言えなか
った。
【０００５】そこで本発明は、前記従来の課題に鑑み、
高い精度で薄い外部電極を形成することが可能なスパッ
タリングよる外部電極の形成方法を提供することを目的
とする。
高い精度で薄い外部電極を形成することが可能なスパッ
タリングよる外部電極の形成方法を提供することを目的
とする。
【０００６】
【課題を解決するための手段】すなわち、本発明では、
前記の目的を達成するため、チップ状の素体１の表面の
所定の部分にスパッタリングにより導体膜を被着させ
て、外部電極８、８を形成する方法であって、チップ状
の素体１の全表面にスパッタリングにより導体膜４、
５、６を形成する工程と、素体１に外部電極８、８を形
成する部分を除いて、前記導体膜４、５、６を除去する
工程とを有することを特徴とするチップ状回路部品の外
部電極形成方法を提供する。
前記の目的を達成するため、チップ状の素体１の表面の
所定の部分にスパッタリングにより導体膜を被着させ
て、外部電極８、８を形成する方法であって、チップ状
の素体１の全表面にスパッタリングにより導体膜４、
５、６を形成する工程と、素体１に外部電極８、８を形
成する部分を除いて、前記導体膜４、５、６を除去する
工程とを有することを特徴とするチップ状回路部品の外
部電極形成方法を提供する。
【０００７】この場合おいて、素体１に外部電極８、８
を形成する部分を除いて、前記導体膜４、５、６を除去
する工程は、素体１の外部電極８、８を形成する部分を
レジスト７で覆い、このレジスト７で覆われた部分を除
いて、導体膜４、５、６をエッチングした後、レジスト
７を除去することにより行うことができる。
を形成する部分を除いて、前記導体膜４、５、６を除去
する工程は、素体１の外部電極８、８を形成する部分を
レジスト７で覆い、このレジスト７で覆われた部分を除
いて、導体膜４、５、６をエッチングした後、レジスト
７を除去することにより行うことができる。
【０００８】
【作用】前記チップ状回路部品の外部電極形成方法で
は、チップ状の素体１の表面全体にスパッタリングによ
り導体膜４、５、６を形成し、不要な部分の導体膜４、
５、６を除去するため、鮮明な縁を有する外部電極８、
８が形成できる。これにより、薄い導体膜からなる外部
電極８、８を高い精度で形成することが可能となる。な
お、素体１の外部電極８、８を形成する部分をレジスト
７で覆い、このレジスト７で覆われた部分を除いて、導
体膜４、５、６をエッチングした後、レジスト７を除去
する方法を採用すれば、多数の素体１を同時に処理する
ことができるため、能率的で高い生産性が得られる。
は、チップ状の素体１の表面全体にスパッタリングによ
り導体膜４、５、６を形成し、不要な部分の導体膜４、
５、６を除去するため、鮮明な縁を有する外部電極８、
８が形成できる。これにより、薄い導体膜からなる外部
電極８、８を高い精度で形成することが可能となる。な
お、素体１の外部電極８、８を形成する部分をレジスト
７で覆い、このレジスト７で覆われた部分を除いて、導
体膜４、５、６をエッチングした後、レジスト７を除去
する方法を採用すれば、多数の素体１を同時に処理する
ことができるため、能率的で高い生産性が得られる。
【０００９】
【実施例】次に、図面を参照しながら、本発明の実施例
について詳細に説明する。図１は、本発明の第一の実施
例を示すものである。まず、図１（ａ）に示すように、
チップ状の素体１を用意する。この素体１は、例えば積
層セラミックコンデンサや積層セラミックインダクタで
あれば、立方体形のセラミック積層体からなる角形チッ
プ状のものであり、円筒コンデンサであれば円柱形のセ
ラミック素体からなる円形チップ状のものである。
について詳細に説明する。図１は、本発明の第一の実施
例を示すものである。まず、図１（ａ）に示すように、
チップ状の素体１を用意する。この素体１は、例えば積
層セラミックコンデンサや積層セラミックインダクタで
あれば、立方体形のセラミック積層体からなる角形チッ
プ状のものであり、円筒コンデンサであれば円柱形のセ
ラミック素体からなる円形チップ状のものである。
【００１０】次に、図１（ｂ）に示すように、この素体
１の端面にレジスト２、２を塗布し、硬化させる。この
状態で、素体１をスパッタリング装置に入れ、図１
（ｃ）に示すように、その全面にＳｉＯ2 をスパッタリ
ングし、薄いＳｉＯ2 膜３を形成する。次に、図１
（ｄ）に示すように、素体１の両端のレジスト２、２を
除去する。これにより、素体１の端面のＳｉＯ2 膜３も
レジスト２、２と共に除去され、素体１の両側面と上下
面（角形チップの場合）或は周面（円形チップの場合）
にのみＳｉＯ2 膜３が残される。
１の端面にレジスト２、２を塗布し、硬化させる。この
状態で、素体１をスパッタリング装置に入れ、図１
（ｃ）に示すように、その全面にＳｉＯ2 をスパッタリ
ングし、薄いＳｉＯ2 膜３を形成する。次に、図１
（ｄ）に示すように、素体１の両端のレジスト２、２を
除去する。これにより、素体１の端面のＳｉＯ2 膜３も
レジスト２、２と共に除去され、素体１の両側面と上下
面（角形チップの場合）或は周面（円形チップの場合）
にのみＳｉＯ2 膜３が残される。
【００１１】次に、この素体１をスパッタリング装置に
入れ、その全表面に導体をスパッタリングし、導体膜
４、５、６を形成する。この導体膜４、５、６は、例え
ばターゲットとして純度９９．９％のＣｒ、Ｎｉ、Ｓｎ
等の金属を順次用い、流量１５ｓｃｃｍ、圧力３ｍＴｏ
ｒｒのＡｒガス雰囲気中で、３００Ｗのスパッタリング
電力を加えて行う。この場合の膜成長速度は、何れの金
属も０．１μｍ／ｍｉｎであるが、Ｃｒ膜については、
０．５μｍ、Ｎｉ膜については、１．５μｍ、Ｓｎ膜に
ついては、２μｍ程度の膜厚とする。従って、導体膜
４、５、６全体の膜厚は、約４μｍ程度となる。
入れ、その全表面に導体をスパッタリングし、導体膜
４、５、６を形成する。この導体膜４、５、６は、例え
ばターゲットとして純度９９．９％のＣｒ、Ｎｉ、Ｓｎ
等の金属を順次用い、流量１５ｓｃｃｍ、圧力３ｍＴｏ
ｒｒのＡｒガス雰囲気中で、３００Ｗのスパッタリング
電力を加えて行う。この場合の膜成長速度は、何れの金
属も０．１μｍ／ｍｉｎであるが、Ｃｒ膜については、
０．５μｍ、Ｎｉ膜については、１．５μｍ、Ｓｎ膜に
ついては、２μｍ程度の膜厚とする。従って、導体膜
４、５、６全体の膜厚は、約４μｍ程度となる。
【００１２】次に、図１（ｆ）に示すように、導体膜
４、５、６が被着された素体１の外部電極８、８を形成
しようとする部分、例えば、図１の例では、素体１の両
端部に、エッチング液に対して耐性のあるレジスト７、
７を塗布する。そして、この素体１を、導体膜４、５、
６に対して溶解性のあるエッチング液、例えば、導体
４、５、６膜が各々Ｃｒ、Ｎｉ、Ｓｎの膜であれば、硝
酸系のエッチング液を用い、導体膜４、５、６をエッチ
ングする。これにより、図１（ｇ）に示されたように、
レジスト７、７で覆われた素地１の両端部分を除いて、
導体膜４、５、６が除去される。
４、５、６が被着された素体１の外部電極８、８を形成
しようとする部分、例えば、図１の例では、素体１の両
端部に、エッチング液に対して耐性のあるレジスト７、
７を塗布する。そして、この素体１を、導体膜４、５、
６に対して溶解性のあるエッチング液、例えば、導体
４、５、６膜が各々Ｃｒ、Ｎｉ、Ｓｎの膜であれば、硝
酸系のエッチング液を用い、導体膜４、５、６をエッチ
ングする。これにより、図１（ｇ）に示されたように、
レジスト７、７で覆われた素地１の両端部分を除いて、
導体膜４、５、６が除去される。
【００１３】その後、図１（ｈ）で示すように、溶剤で
素地１の両端に付着しているエッチング液を除去するこ
とにより、素地１の両端部にのみ導体膜４、５、６、す
なわち外部電極８、８が残されたチップ状回路部品が完
成する。
素地１の両端に付着しているエッチング液を除去するこ
とにより、素地１の両端部にのみ導体膜４、５、６、す
なわち外部電極８、８が残されたチップ状回路部品が完
成する。
【００１４】次に、図２により、本発明の第二の実施例
について説明すると、この第二の実施例は、前記のよう
なＳｉＯ2 膜３の形成を行わないものである。すなわ
ち、図２（ａ）に示すように、素体１を用意し、この素
体１をスパッタリング装置に入れ、図２（ｂ）に示すよ
うに、その全表面に金属をスパッタリングし、導体膜
４、５、６を形成する。次に、図２（ｃ）に示すよう
に、導体膜４、５、６が被着された素体１の外部電極
８、８を形成しようとする両端部に、エッチング液に対
して耐性のあるレジスト７、７を塗布する。そして、こ
の素体１を、導体膜４、５、６に対して溶解性のあるエ
ッチング液に浸漬し、導体膜４、５、６をエッチングす
る。これにより、図２（ｄ）で示すように、レジスト
７、７で覆われた素地１の両端部分を除いて、導体膜
４、５、６が除去される。
について説明すると、この第二の実施例は、前記のよう
なＳｉＯ2 膜３の形成を行わないものである。すなわ
ち、図２（ａ）に示すように、素体１を用意し、この素
体１をスパッタリング装置に入れ、図２（ｂ）に示すよ
うに、その全表面に金属をスパッタリングし、導体膜
４、５、６を形成する。次に、図２（ｃ）に示すよう
に、導体膜４、５、６が被着された素体１の外部電極
８、８を形成しようとする両端部に、エッチング液に対
して耐性のあるレジスト７、７を塗布する。そして、こ
の素体１を、導体膜４、５、６に対して溶解性のあるエ
ッチング液に浸漬し、導体膜４、５、６をエッチングす
る。これにより、図２（ｄ）で示すように、レジスト
７、７で覆われた素地１の両端部分を除いて、導体膜
４、５、６が除去される。
【００１５】その後、図２（ｅ）で示すように、溶剤で
素地１の両端に付着しているエッチング液を除去するこ
とにより、素地１の両端部にのみ導体膜４、５、６、す
なわち外部電極８、８が残されたチップ状回路部品が完
成する。なお、導体膜４、５、６の外部電極以外の余分
な部分を除去する手段としては、前記のエッチングの他
に、レーザ加工によるトリミングや、電解加工によるト
リミング等も採用することができる。
素地１の両端に付着しているエッチング液を除去するこ
とにより、素地１の両端部にのみ導体膜４、５、６、す
なわち外部電極８、８が残されたチップ状回路部品が完
成する。なお、導体膜４、５、６の外部電極以外の余分
な部分を除去する手段としては、前記のエッチングの他
に、レーザ加工によるトリミングや、電解加工によるト
リミング等も採用することができる。
【００１６】
【発明の効果】以上説明した通り、本発明によれば、高
い精度で薄い外部電極を形成することが可能なスパッタ
リングよる外部電極の形成方法を提供することができ、
小形のチップ状回路部品の外部電極を形成するのに好適
である。
い精度で薄い外部電極を形成することが可能なスパッタ
リングよる外部電極の形成方法を提供することができ、
小形のチップ状回路部品の外部電極を形成するのに好適
である。
【図１】本発明の第一の実施例によるチップ状回路部品
の外部電極形成方法における各工程毎のワークの状態を
素体を除いて断面した側面図である。
の外部電極形成方法における各工程毎のワークの状態を
素体を除いて断面した側面図である。
【図２】本発明の第二の実施例によるチップ状回路部品
の外部電極形成方法における各工程毎のワークの状態を
素体を除いて断面した側面図である。
の外部電極形成方法における各工程毎のワークの状態を
素体を除いて断面した側面図である。
１ 素体 ２ レジスト ３ ＳｉＯ2 膜 ４ 導体膜 ５ 導体膜 ６ 導体膜 ７ レジスト ８ 外部電極
Claims (2)
- 【請求項１】 チップ状の素体（１）の表面の所定の部
分にスパッタリングにより導体膜を被着させて、外部電
極（８）、（８）を形成する方法であって、チップ状の
素体（１）の全表面にスパッタリングにより導体膜
（４）、（５）、（６）を形成する工程と、素体（１）
に外部電極（８）、（８）を形成する部分を除いて、前
記導体膜（４）、（５）、（６）を除去する工程とを有
することを特徴とするチップ状回路部品の外部電極形成
方法。 - 【請求項２】 前記請求項１において、素体（１）に外
部電極（８）、（８）を形成する部分を除いて、前記導
体膜（４）、（５）、（６）を除去する工程が、素体
（１）の外部電極（８）、（８）を形成する部分をレジ
スト（７）で覆い、このレジスト（７）で覆われた部分
を除いて、導体膜（４）、（５）、（６）をエッチング
した後、レジスト（７）を除去する工程であることを特
徴とするチップ状回路部品の外部電極形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4355677A JPH06188162A (ja) | 1992-12-19 | 1992-12-19 | チップ状回路部品の外部電極形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4355677A JPH06188162A (ja) | 1992-12-19 | 1992-12-19 | チップ状回路部品の外部電極形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06188162A true JPH06188162A (ja) | 1994-07-08 |
Family
ID=18445209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4355677A Withdrawn JPH06188162A (ja) | 1992-12-19 | 1992-12-19 | チップ状回路部品の外部電極形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06188162A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001189216A (ja) * | 1999-12-28 | 2001-07-10 | Tokin Corp | コモンモードチョークコイル及びその製造方法 |
| KR20150134274A (ko) * | 2014-05-21 | 2015-12-01 | 가부시키가이샤 무라타 세이사쿠쇼 | 적층 세라믹 콘덴서 |
| JP2019021907A (ja) * | 2017-07-11 | 2019-02-07 | サムソン エレクトロ−メカニックス カンパニーリミテッド． | 積層セラミックキャパシタ及びその製造方法 |
| US11621127B2 (en) | 2017-07-11 | 2023-04-04 | Samsung Electro-Mechanics Co., Ltd. | Method of manufacturing a multilayer ceramic capacitor |
-
1992
- 1992-12-19 JP JP4355677A patent/JPH06188162A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001189216A (ja) * | 1999-12-28 | 2001-07-10 | Tokin Corp | コモンモードチョークコイル及びその製造方法 |
| KR20150134274A (ko) * | 2014-05-21 | 2015-12-01 | 가부시키가이샤 무라타 세이사쿠쇼 | 적층 세라믹 콘덴서 |
| JP2019021907A (ja) * | 2017-07-11 | 2019-02-07 | サムソン エレクトロ−メカニックス カンパニーリミテッド． | 積層セラミックキャパシタ及びその製造方法 |
| US11621127B2 (en) | 2017-07-11 | 2023-04-04 | Samsung Electro-Mechanics Co., Ltd. | Method of manufacturing a multilayer ceramic capacitor |
| US11721489B2 (en) | 2017-07-11 | 2023-08-08 | Samsung Electro-Mechanics Co., Ltd. | Multilayer ceramic capacitor |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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