JPS6032357B2 - 容量素子の製造方法 - Google Patents
容量素子の製造方法Info
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- JPS6032357B2 JPS6032357B2 JP52024199A JP2419977A JPS6032357B2 JP S6032357 B2 JPS6032357 B2 JP S6032357B2 JP 52024199 A JP52024199 A JP 52024199A JP 2419977 A JP2419977 A JP 2419977A JP S6032357 B2 JPS6032357 B2 JP S6032357B2
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Links
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Landscapes
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明の目的は高歩留り}こ容量素子を製造する方法を
提供することにある。
提供することにある。
特に、同一主平面上に特性の均一な多数の容量を同時に
高歩蟹りで製造することを目的とする。第1図を用いて
集積回路等における従来の容量の製造方法の一例を述べ
る。
高歩蟹りで製造することを目的とする。第1図を用いて
集積回路等における従来の容量の製造方法の一例を述べ
る。
絶縁あるいは半導体基体11の上面に第1のAI膜12
を真空蒸着法やスパッタリング法等を用いて形成した後
、この山膜12を酸化して全面に陽極酸化AI203膜
13を形成する。容量に用いる絶縁体膜としての陽極酸
化AI203膜1 3は例えば15重量%5棚酸アンモ
ニウムのエチレングリコール溶液中で化成して得られ、
そのN203膜の絶縁耐圧はほぼ化成電圧に等しいa。
次にフオトレジスト膜14を所望の形状に形成するb。
そしてフオトレジスト膜14をマスクとして陽極酸イ仏
120辺莫13と第1の山膜12の2層膜を選択的にエ
ッチングして除去し、次いでフオトレジスト膜14をレ
ジスト除去液(例えばJ−100)で除去するc。次に
第2のAI膜を全面に蒸着した後、通常のフオトヱッチ
ング法を用いて陽極酸イ仏1203膜13の上面に選択
的に山電極15を形成して完成するd。ところで、以上
の方法は、工程cに於けるフオトレジスト除去によって
陽極酸イ仏1203膜1 3が侵されてその耐圧が低下
するだけでなくピンホールが発生して容量としての特性
及び歩留りが箸るしく劣化し、多数の容量素子を含む装
置の製造は困難であった。
を真空蒸着法やスパッタリング法等を用いて形成した後
、この山膜12を酸化して全面に陽極酸化AI203膜
13を形成する。容量に用いる絶縁体膜としての陽極酸
化AI203膜1 3は例えば15重量%5棚酸アンモ
ニウムのエチレングリコール溶液中で化成して得られ、
そのN203膜の絶縁耐圧はほぼ化成電圧に等しいa。
次にフオトレジスト膜14を所望の形状に形成するb。
そしてフオトレジスト膜14をマスクとして陽極酸イ仏
120辺莫13と第1の山膜12の2層膜を選択的にエ
ッチングして除去し、次いでフオトレジスト膜14をレ
ジスト除去液(例えばJ−100)で除去するc。次に
第2のAI膜を全面に蒸着した後、通常のフオトヱッチ
ング法を用いて陽極酸イ仏1203膜13の上面に選択
的に山電極15を形成して完成するd。ところで、以上
の方法は、工程cに於けるフオトレジスト除去によって
陽極酸イ仏1203膜1 3が侵されてその耐圧が低下
するだけでなくピンホールが発生して容量としての特性
及び歩留りが箸るしく劣化し、多数の容量素子を含む装
置の製造は困難であった。
本発明は以上の欠点に鑑み、多数の特性のそろった容量
素子の形成を可能とするもので、本発明の実施例を第2
図を用いて説明する。
素子の形成を可能とするもので、本発明の実施例を第2
図を用いて説明する。
第2図において第1図と同一のものには同一番号を付し
ている。絶縁または半導体基体11の上面に第1のN膜
12を真空蒸着法やスパッタリング法等を用いて形成し
た後、所望の形状にフオトレジスト膜21を形成するa
。こうしたのち、たとえば15重量%5棚酸アンモニウ
ムのエチレングリコール溶液中で陽極酸化を行ない、フ
オトレジスト膜21で覆われていない領域に選択的に陽
極酸化N203膜13′を形成するb。次に真空蒸着法
を用いて第2の山膜22,22′を形成する。この場合
、フオトレジスト膜21の側面には第2のM膜22,2
2′が被看しない様にするc。そして、J−100等の
フオトレジスト除去液に浸してフオトレジスト膜21を
除去すると同時にその上の第2のAI膜22′を除去し
、陽極酸化AI203膜13′の上に自己整合的にN電
極22が形成されるd。通常のフオトェッチング法を用
いて第1のN膜12を選択的に除去して完成するe。以
上の方法によれば、陽極酸化AI203膜1 3′はフ
オトレジスト除去液に触れることなく容量のN電極22
が形成されるため、陽極酸化N203膜13′の耐圧劣
化やピンホール発生がない。
ている。絶縁または半導体基体11の上面に第1のN膜
12を真空蒸着法やスパッタリング法等を用いて形成し
た後、所望の形状にフオトレジスト膜21を形成するa
。こうしたのち、たとえば15重量%5棚酸アンモニウ
ムのエチレングリコール溶液中で陽極酸化を行ない、フ
オトレジスト膜21で覆われていない領域に選択的に陽
極酸化N203膜13′を形成するb。次に真空蒸着法
を用いて第2の山膜22,22′を形成する。この場合
、フオトレジスト膜21の側面には第2のM膜22,2
2′が被看しない様にするc。そして、J−100等の
フオトレジスト除去液に浸してフオトレジスト膜21を
除去すると同時にその上の第2のAI膜22′を除去し
、陽極酸化AI203膜13′の上に自己整合的にN電
極22が形成されるd。通常のフオトェッチング法を用
いて第1のN膜12を選択的に除去して完成するe。以
上の方法によれば、陽極酸化AI203膜1 3′はフ
オトレジスト除去液に触れることなく容量のN電極22
が形成されるため、陽極酸化N203膜13′の耐圧劣
化やピンホール発生がない。
従って多数の容量素子を含む装置の製造に有用である。
このことは容量の安定化にすこぶる有益である。又、第
2図の方法は従来と同機に2回のフオト・エッチング工
程で、製造工程を複雑にすることなくその目的を達成し
ている。なお、第2図では第1及び第2の金属膜として
山陵で説明したが、本発明では陽極酸化可能な金属膜(
AIやTa等)や半導体膜(Si等)を用いることも当
然同様であり、フオトレジスト膜21の代りに他の絶縁
体膜も使用可能である。
このことは容量の安定化にすこぶる有益である。又、第
2図の方法は従来と同機に2回のフオト・エッチング工
程で、製造工程を複雑にすることなくその目的を達成し
ている。なお、第2図では第1及び第2の金属膜として
山陵で説明したが、本発明では陽極酸化可能な金属膜(
AIやTa等)や半導体膜(Si等)を用いることも当
然同様であり、フオトレジスト膜21の代りに他の絶縁
体膜も使用可能である。
以上のように、本発明は陽極酸化可能な第1の金属膜又
は半導体膜の上面に所望の絶縁体膜を形成したのち、第
1の金属膜又は半導体膜を陽極酸化し、さらに全面に第
2の金属膜又は半導体膜を形成し、しかるのち絶縁体膜
を除去することにより、容量素子を自己整合的に形成可
能とするとともに、陽極酸化膜の劣化が起らないため、
特性の均一な多数の容量を得ることができ、容量素子の
製造に大きく寄与するものである。
は半導体膜の上面に所望の絶縁体膜を形成したのち、第
1の金属膜又は半導体膜を陽極酸化し、さらに全面に第
2の金属膜又は半導体膜を形成し、しかるのち絶縁体膜
を除去することにより、容量素子を自己整合的に形成可
能とするとともに、陽極酸化膜の劣化が起らないため、
特性の均一な多数の容量を得ることができ、容量素子の
製造に大きく寄与するものである。
第1図a〜dは従来の容量素子の製造工程図、第2図a
〜eは本発明の一実施例による容量素子の製造工程図で
ある。 11…・・・基体、12,22,22′・・・・・・A
I膜、13,13′…・・・陽極酸化AI203勝、2
1・・・・・・フオトレジスト膜。 第1図 てもよい。 この正特性サーミスタの場合には、無電解めつき膜とし
て、ニッケルがもっぱら用いられることはいうまでもな
い。以上のように、この発明によれば、セラミック基体
の電極の表面にフラックス作用を有する樹脂を形成した
ことによって、半田付け時のぬれ性を良好にすることが
でき、高価な銀の使用を一切必要としない安価なものを
得ることができる。 また、それによってセラミック電子部品をたとえばプリ
ント基板に直接半田付けする場合などの半田付けに要す
る時間を短縮することができ、電極が剥離したり静電容
量を変化したりするのを防止することができる。また、
樹脂レジスト膜がフラックス作用を有しているため、セ
ラミック電子部品をプリント基板などに取り付けたり、
リード線を取り付けるときなどにおいて、新たにフラッ
クスを用いる必要がないため、作業性を著しく良好にす
ることができる。さらに、電極の付与に無電凝めつきと
いう量産的な手法を採用できるので、その製造工程も簡
単であり、製造コストを安価にすることができる。さら
に、無電解めつき膜の上の電極に見合う部分に樹脂を形
成した後、エッチング処理などを行うようにするのみで
よいため、電極の面積の大小によって製造工程や製造時
間が異なることがないのみならず、レジスト膜によって
電極の保護を行わせることができる。図面の簡単な説明 第1図ないし第4図はこの発明の−実施例の製造方法を
説明するための図解図であり、特に第1図はセラミック
基体を示し、第2図はセラミック基体に無電解めつきを
施した状態を示し、第3図は第2図のものに樹脂を塗布
してレジスト膜を形成した状態を示し、第4図は不要電
極を除去した状態を示す。 また、第5図は第4図に示すもののレジスト膜を除去し
た状態を示す。図において、1はセラミック基体、2は
無電解めつき膜「 3はしジスト膜を示す。 ¥,函 孝2回 孝J図 秋菌 孝づ函
〜eは本発明の一実施例による容量素子の製造工程図で
ある。 11…・・・基体、12,22,22′・・・・・・A
I膜、13,13′…・・・陽極酸化AI203勝、2
1・・・・・・フオトレジスト膜。 第1図 てもよい。 この正特性サーミスタの場合には、無電解めつき膜とし
て、ニッケルがもっぱら用いられることはいうまでもな
い。以上のように、この発明によれば、セラミック基体
の電極の表面にフラックス作用を有する樹脂を形成した
ことによって、半田付け時のぬれ性を良好にすることが
でき、高価な銀の使用を一切必要としない安価なものを
得ることができる。 また、それによってセラミック電子部品をたとえばプリ
ント基板に直接半田付けする場合などの半田付けに要す
る時間を短縮することができ、電極が剥離したり静電容
量を変化したりするのを防止することができる。また、
樹脂レジスト膜がフラックス作用を有しているため、セ
ラミック電子部品をプリント基板などに取り付けたり、
リード線を取り付けるときなどにおいて、新たにフラッ
クスを用いる必要がないため、作業性を著しく良好にす
ることができる。さらに、電極の付与に無電凝めつきと
いう量産的な手法を採用できるので、その製造工程も簡
単であり、製造コストを安価にすることができる。さら
に、無電解めつき膜の上の電極に見合う部分に樹脂を形
成した後、エッチング処理などを行うようにするのみで
よいため、電極の面積の大小によって製造工程や製造時
間が異なることがないのみならず、レジスト膜によって
電極の保護を行わせることができる。図面の簡単な説明 第1図ないし第4図はこの発明の−実施例の製造方法を
説明するための図解図であり、特に第1図はセラミック
基体を示し、第2図はセラミック基体に無電解めつきを
施した状態を示し、第3図は第2図のものに樹脂を塗布
してレジスト膜を形成した状態を示し、第4図は不要電
極を除去した状態を示す。 また、第5図は第4図に示すもののレジスト膜を除去し
た状態を示す。図において、1はセラミック基体、2は
無電解めつき膜「 3はしジスト膜を示す。 ¥,函 孝2回 孝J図 秋菌 孝づ函
Claims (1)
- 【特許請求の範囲】 1 陽極酸化可能な第1の金属膜又は半導体膜の上面に
、所望の形状の絶縁体膜を形成した後、該第1の金属膜
又は半導体膜の露出した領域に選択的に陽極酸化膜を形
成する工程と、全面に第2の金属膜又は半導体膜を蒸着
した後、上記絶縁体膜を除去すると同時にその上に被着
した第2の金属膜又は半導体膜を除去し、上記陽極酸化
膜上に上記第2の金属膜又は半導体膜の一部を自己整合
的に形成する工程とを備え、上記第1の金属膜又は半導
体膜、陽極酸化膜、上記第2の金属膜又は半導体膜より
なる容量を形成することを特徴とする容量素子の製造方
法。 2 絶縁体膜としてフオトレジスト膜を用いたことを特
徴とする特許請求の範囲第1項に記載の容量素子の製造
方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP52024199A JPS6032357B2 (ja) | 1977-03-04 | 1977-03-04 | 容量素子の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP52024199A JPS6032357B2 (ja) | 1977-03-04 | 1977-03-04 | 容量素子の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS53108790A JPS53108790A (en) | 1978-09-21 |
JPS6032357B2 true JPS6032357B2 (ja) | 1985-07-27 |
Family
ID=12131642
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP52024199A Expired JPS6032357B2 (ja) | 1977-03-04 | 1977-03-04 | 容量素子の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6032357B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2526225B1 (fr) * | 1982-04-30 | 1985-11-08 | Radiotechnique Compelec | Procede de realisation d'un condensateur integre, et dispositif ainsi obtenu |
JPS5978553A (ja) * | 1982-10-27 | 1984-05-07 | Hitachi Ltd | キヤパシタおよびその製造方法 |
US6613641B1 (en) | 2001-01-17 | 2003-09-02 | International Business Machines Corporation | Production of metal insulator metal (MIM) structures using anodizing process |
-
1977
- 1977-03-04 JP JP52024199A patent/JPS6032357B2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS53108790A (en) | 1978-09-21 |
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