KR20230064855A - 적층형 커패시터 - Google Patents

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KR20230064855A
KR20230064855A KR1020210150400A KR20210150400A KR20230064855A KR 20230064855 A KR20230064855 A KR 20230064855A KR 1020210150400 A KR1020210150400 A KR 1020210150400A KR 20210150400 A KR20210150400 A KR 20210150400A KR 20230064855 A KR20230064855 A KR 20230064855A
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margin
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이장호
홍기표
김성훈
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삼성전기주식회사
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Abstract

본 발명의 일 실시 예에 따른 적층형 커패시터는, 적어도 하나의 제1 내부전극과 적어도 하나의 제2 내부전극이 적어도 하나의 유전체층을 사이에 두고 제1 방향으로 교대로 적층된 적층 구조를 포함하는 바디와, 적어도 하나의 제1 내부전극과 적어도 하나의 제2 내부전극에 각각 연결되도록 서로 이격되어 바디에 배치된 제1 및 제2 외부전극을 포함하고, 바디는, 제1 방향에 수직인 제2 방향으로 상기 적층 구조를 사이에 두도록 배치된 복수의 사이드 마진층과, 복수의 사이드 마진층 중 적어도 하나의 제3 방향 가장자리와 적층 구조의 사이와 복수의 사이드 마진층 중 적어도 하나의 제1 방향 가장자리와 적층 구조의 사이에 마진을 두도록 구성된 적어도 하나의 가장자리 마진부를 포함할 수 있다.

Description

적층형 커패시터{Multi-layer capacitor}
본 발명은 적층형 커패시터에 관한 것이다.
적층형 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 전자기기 부품으로서 널리 사용되고 있으며, 고신뢰성, 고강도 특성을 가져서 전기기기(차량 포함) 부품으로서도 널리 사용되고 있다.
공개특허공보 제10-2011-0074259호
본 발명은 전반적인 성능(예: 신뢰성, 정전용량, 소형화)을 효율적으로 향상시킬 수 있는 적층형 커패시터를 제공한다.
본 발명의 일 실시 예에 따른 적층형 커패시터는, 적어도 하나의 제1 내부전극과 적어도 하나의 제2 내부전극이 적어도 하나의 유전체층을 사이에 두고 제1 방향으로 교대로 적층된 적층 구조를 포함하는 바디; 및 상기 적어도 하나의 제1 내부전극과 적어도 하나의 제2 내부전극에 각각 연결되도록 서로 이격되어 상기 바디에 배치된 제1 및 제2 외부전극; 을 포함하고, 상기 바디는, 상기 제1 방향에 수직인 제2 방향으로 상기 적층 구조를 사이에 두도록 배치된 복수의 사이드 마진층; 및 상기 복수의 사이드 마진층 중 적어도 하나의 제3 방향 가장자리와 상기 적층 구조의 사이와, 상기 복수의 사이드 마진층 중 적어도 하나의 제1 방향 가장자리와 상기 적층 구조의 사이에 마진을 두도록 구성된 적어도 하나의 가장자리 마진부; 를 포함할 수 있다.
본 발명의 일 실시 예에 따른 적층형 커패시터는, 적어도 하나의 제1 내부전극과 적어도 하나의 제2 내부전극이 적어도 하나의 유전체층을 사이에 두고 제1 방향으로 교대로 적층된 적층 구조를 포함하는 바디; 및 상기 적어도 하나의 제1 내부전극과 적어도 하나의 제2 내부전극에 각각 연결되도록 서로 이격되어 상기 바디에 배치된 제1 및 제2 외부전극; 을 포함하고, 상기 적어도 하나의 제1 내부전극과 적어도 하나의 제2 내부전극은, 상부 및 하부 내부전극; 및 상부 및 하부 내부전극의 사이에 배치되어 상기 상부 및 하부 내부전극 각각의 중앙 폭보다 더 넓은 중앙 폭을 가지고 복수의 코너에서 함몰된 중부 내부전극; 을 포함할 수 있다.
본 발명의 일 실시 예에 따른 적층형 커패시터는, 실질적인 사이드 사이즈 증가나 정전용량 희생 없이도 사이드 신뢰성을 향상시킬 수 있으므로, 전반적인 성능(예: 신뢰성, 정전용량, 소형화)을 효율적으로 향상시킬 수 있다.
본 발명의 일 실시 예에 따른 적층형 커패시터는, 커버층을 포함할 경우에 커버층과 적층 구조 간의 박리(delamination)를 억제할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터에 포함된 바디를 나타낸 사시도이다.
도 2는 본 발명의 일 실시 예에 따른 적층형 커패시터를 나타낸 사시도이다.
도 3a는 도 2의 A-A'를 나타낸 단면도이다.
도 3b는 도 1의 바디를 L방향 관점으로 나타낸 측면도이다.
도 4 는 도 2의 B-B'를 나타낸 단면도이다.
도 5a는 본 발명의 일 실시 예에 따른 적층형 커패시터의 절단 공정 이전의 중부 내부전극을 나타낸 평면도이다.
도 5b는 본 발명의 일 실시 예에 따른 적층형 커패시터의 절단 공정 이전의 상부 내부전극을 나타낸 평면도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 발명의 실시형태들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
이하에서는 본 발명의 일 실시형태에 따른 적층형 커패시터를 설명하되, 특히 적층 세라믹 캐패시터로 설명하지만 이에 제한되는 것은 아니다.
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터에 포함된 바디를 나타낸 사시도이고, 도 2는 본 발명의 일 실시 예에 따른 적층형 커패시터를 나타낸 사시도이고, 도 4 는 도 2의 B-B'를 나타낸 단면도이다.
도 1, 도 2 및 도 4를 참조하면, 본 발명의 일 실시 예에 따른 적층형 커패시터(100)는, 바디(110), 제1 외부전극(131) 및 제2 외부전극(132)를 포함할 수 있다. 도 2는 바디(110)의 내부를 나타내기 위해 약 1/4의 부피만큼 절단된 형태를 나타내나, 실제 적층형 커패시터(100)는 약 1/4의 부피만큼 절단되지 않을 수 있고, 중심에서부터 L 방향, W 방향 및 T 방향 각각을 기준으로 대략 대칭적인 형태일 수 있다.
바디(110)는 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)이 적어도 하나의 유전체층(111a)을 사이에 두고 제1 방향(예: T 방향)으로 교대로 적층된 적층 구조(111)를 포함할 수 있다.
예를 들어, 바디(110)는 적층 구조(111)의 소성에 의해 세라믹 바디로 구성될 수 있다. 여기서, 바디(110)에 배치된 적어도 하나의 유전체층(111a)은 소결된 상태로서, 인접하는 유전체층 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
예를 들어, 바디(110)는 길이 방향(L)의 양 측면, 폭 방향(W)의 양 측면 및 두께 방향(T)의 양 측면을 갖는 육면체로 형성될 수 있으며, 상기 육면체의 모서리 및/또는 코너는 연마됨에 따라 둥근 형태일 수 있다. 다만, 바디(110)의 형상, 치수 및 유전체층(111a)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
적어도 하나의 유전체층(111a)은 그 두께를 적층형 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있으며, 고유전율을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 상기 세라믹 분말은 티탄산스트론튬(SrTiO3)계, 티탄산칼슘(CaTiO3)계, 지르콘산칼슘(CaZrO3)계 중 적어도 하나일 수도 있다. 또한, 적층형 커패시터(100)의 요구 규격에 따라, 세라믹 분말에 다양한 세라믹 첨가제(예: MgO, Al2O3, SiO2, ZnO), 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
적어도 하나의 유전체층(111a)의 형성에 사용되는 세라믹 분말의 평균 입경은 특별히 제한되지 않으며, 적층형 커패시터(100)의 요구 규격(예: 전자기기용 커패시터와 같이 소형화 및/또는 고용량이 요구되거나, 전기기기용 커패시터와 같이 높은 내전압 특성 및/또는 강한 강도가 요구되는 등)에 따라 조절될 수 있으나, 예를 들어, 400 nm 이하로 조절될 수 있다.
예를 들어, 적어도 하나의 유전체층(111a)은 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 시트를 마련함에 의해 형성될 수 있다. 상기 세라믹 시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작함에 따라 형성될 수 있으나, 이에 한정되지 않는다.
적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)은 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 유전체층의 적층 방향(예: T 방향)을 따라 바디(110)의 길이 방향(L)의 일 측면과 타 측면으로 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층에 의해 서로 전기적으로 절연될 수 있다.
예를 들어, 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122) 각각은 입자 평균 크기가 0.1 내지 0.2 ㎛이고 40 내지 50 중량%의 도전성 금속 분말을 포함하는 내부전극용 도전성 페이스트에 의해 형성될 수 있으나, 이에 한정되지 않는다. 상기 도전성 페이스트는 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 납(Pb) 또는 백금(Pt) 등의 단독 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
예를 들어, 상기 세라믹 시트 상에 상기 내부전극용 도전성 페이스트를 인쇄 공법 등으로 도포하여 내부전극 패턴을 형성할 수 있다. 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법, 그라비아 인쇄법 및 잉크젯 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 상기 내부 전극 패턴이 인쇄된 세라믹 시트를 200 내지 300층 적층하고, 압착, 소성함으로써, 바디(110)를 제작할 수 있다.
적층형 커패시터(100)의 정전용량은 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122) 간의 적층 방향(예: T 방향) 중첩 면적에 비례하고, 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)의 총 적층 수에 비례하고, 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122) 간의 간격에 반비례할 수 있다. 상기 간격은 적어도 하나의 유전체층(111a) 각각의 두께와 실질적으로 동일할 수 있다.
적층형 커패시터(100)는 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122) 간의 간격이 짧을수록 두께 대비 더 큰 정전용량을 가질 수 있다. 반면, 적층형 커패시터(100)의 내전압은 상기 간격이 길수록 높을 수 있다. 따라서, 상기 간격은 적층형 커패시터(100)의 요구 규격(예: 전자기기용 커패시터와 같이 소형화 및/또는 고용량이 요구되거나, 전기기기용 커패시터와 같이 높은 내전압 특성 및/또는 강한 강도가 요구되는 등)에 따라 조절될 수 있다. 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122) 각각의 두께도 상기 간격의 영향을 받을 수 있다.
예를 들어, 적층형 커패시터(100)는 높은 내전압 특성 및/또는 강한 강도가 요구될 경우에 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122) 간의 간격이 각각의 두께의 2배를 초과하도록 설계될 수 있다. 예를 들어, 적층형 커패시터(100)는 소형화 및/또는 고용량이 요구될 경우에 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122) 각각의 두께가 0.4㎛ 이하이고 총 적층수가 400층 이상이 되도록 설계될 수 있다.
제1 및 제2 외부전극(131, 132)은 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)에 각각 연결되도록 서로 이격되어 바디(110)에 배치될 수 있다.
예를 들어, 제1 및 제2 외부전극(131, 132) 각각은 금속 성분이 포함된 페이스트에 딥핑(dipping)하는 방법, 도전성 페이스트를 인쇄하는 방법, 시트(Sheet) 전사, 패드(Pad) 전사 방법, 스퍼터 도금 또는 전해 도금 등으로 형성될 수 있다. 예를 들어, 제1 및 제2 외부전극(131, 132)은 상기 페이스트가 소성됨에 따라 형성된 소성층과 상기 소성층의 외면에 형성된 도금층을 포함할 수 있고, 상기 소성층과 상기 도금층 사이에 도전성 수지층을 더 포함할 수 있다. 예를 들어, 상기 도전성 수지층은 에폭시 같은 열경화성 수지에 도전성 입자가 함유됨에 따라 형성될 수 있다. 상기 금속 성분은 구리(Cu), 팔라듐(Pd), 백금(Pt), 금(Au), 은(Ag), 납(Pb), 주석(Sn) 등의 단독 또는 이들의 합금일 수 있으나, 이에 한정되지 않는다.
적층형 커패시터(100)는 외부 기판(예: 인쇄회로기판)에 실장 또는 내장될 수 있고, 제1 및 제2 외부전극(131, 132)을 통해 상기 외부 기판의 배선, 랜드, 솔더 및 범프 중 적어도 하나에 연결됨으로써, 상기 외부 기판에 전기적으로 연결된 회로(예: 집적회로, 프로세서)에 전기적으로 연결될 수 있다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시 예에 따른 적층형 커패시터(100)는, 복수의 사이드 마진층(114) 및 적어도 하나의 가장자리 마진부(111b, 111c, 111d)를 더 포함할 수 있다.
복수의 사이드 마진층(114)은 제1 방향(예: T 방향)에 수직인 제2 방향(예: W 방향)으로 적층 구조(111)를 사이에 두도록 배치될 수 있다. 예를 들어, 복수의 사이드 마진층(114)은 적어도 하나의 유전체층(111a)과 동일한 재료(예: 티탄산바륨(BaTiO3)계 분말)를 포함할 수 있고, 유사한 방식(적층 방향 다름)으로 형성될 수 있다. 설계에 따라, 복수의 사이드 마진층(114)은 주석(Sn) 코팅 구조를 가짐으로써, 더 높은 인성을 가져서 크랙(crack) 발생이 억제될 수 있고, 더 높은 치밀도를 가질 수 있다.
복수의 사이드 마진층(114)은 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)이 바디(110)에서 제2 방향(예: W 방향) 표면으로 노출되는 되는 것을 막을 수 있으므로, 외부 환경 요소(예: 수분, 도금액, 이물질)가 상기 제2 방향 표면을 통해 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)으로 침투하는 것을 방지할 수 있고, 적층형 커패시터(100)의 신뢰성 및 수명을 향상시킬 수 있다. 또한, 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)은 복수의 사이드 마진층(114)으로 인해 제2 방향으로 효율적으로 확장하여 형성될 수 있으므로, 복수의 사이드 마진층(114)은 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)의 중첩 면적을 넓혀서 적층형 커패시터(100)의 정전용량 향상에도 기여할 수 있다.
적층형 커패시터(100)의 신뢰성 및 수명은 복수의 사이드 마진층(114)이 두꺼울수록 더욱 향상될 수 있고, 적층형 커패시터(100)의 사이즈 대비 정전용량은 복수의 사이드 마진층(114)이 얇을수록 더욱 클 수 있다. 예를 들어, 복수의 사이드 마진층(114) 각각의 두께는 7㎛ 이상 45㎛ 이하일 수 있다.
복수의 사이드 마진층(114)의 적층 구조(111)의 사이드에 대한 밀착성이 높을수록, 적층형 커패시터(100)의 성능(예: 신뢰성, 수명, 정전용량)은 더 향상될 수 있다. 복수의 사이드 마진층(114)의 적층 구조(111)의 사이드에 대한 밀착성이 전반적으로 고를수록, 복수의 사이드 마진층(114)의 밀착성 대비 적층형 커패시터(100)의 성능 향상은 더욱 효율적일 수 있다.
실제로 복수의 사이드 마진층(114)을 형성하는 과정에서, 복수의 사이드 마진층(114)의 중앙의 밀착성과 가장자리의 밀착성은 미세하게 달라질 수 있고, 복수의 사이드 마진층(114)의 사이즈도 공정산포 등으로 인해 미세하게 달라질 수 있다.
본 발명의 일 실시 예에 따른 적층형 커패시터(100)는, 복수의 사이드 마진층(114)의 중앙과 가장자리 간의 밀착성 차이나 공정산포에 따른 사이즈 차이로 인해 적층형 커패시터(100)의 성능 향상에 한계로 작용하는 것을 극복할 수 있다.
적어도 하나의 가장자리 마진부(111b, 111c, 111d)는 복수의 사이드 마진층(114) 중 적어도 하나의 제3 방향(예: L 방향) 가장자리와 적층 구조(111)의 사이에 마진을 두도록 구성된 가장자리 마진부(111d)와, 복수의 사이드 마진층(114) 중 적어도 하나의 제1 방향(예: T 방향) 가장자리와 적층 구조(111)의 사이에 마진을 두도록 구성된 가장자리 마진부(111b, 111c)를 포함할 수 있다. 적어도 하나의 가장자리 마진부(111b, 111c, 111d)는 적층 구조(111)에 포함된 적어도 하나의 유전체층(111a)에서 내부전극이 제1 방향(예: T 방향)으로 접하지 않는 가장자리 부분을 포함할 수 있으나, 이에 한정되지 않는다.
적어도 하나의 가장자리 마진부(111b, 111c, 111d)는 복수의 사이드 마진층(114)에서 적어도 하나의 가장자리 마진부(111b, 111c, 111d)에 제2 방향(예: W 방향)으로 중첩되는 부분의 두께를 국부적으로 두껍게 하는 효과를 낼 수 있으므로, 복수의 사이드 마진층(114)의 가장자리에서의 밀착성을 향상시키거나 사이즈를 증가키시는 것과 유사한 효과를 낼 수 있다. 따라서, 적층형 커패시터(100)의 성능(예: 신뢰성, 수명, 정전용량)은 더욱 효율적으로 향상될 수 있다. 또한, 적어도 하나의 가장자리 마진부(111b, 111c, 111d)는 복수의 사이드 마진층(114)의 두께에 실질적인 영향을 주지 않을 수 있으므로, 적층형 커패시터(100)의 사이즈 대비 정전용량도 효율적으로 커질 수 있다.
예를 들어, 적어도 하나의 가장자리 마진부(111b, 111c, 111d)는 적어도 하나의 유전체층(111a)의 상하에 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)이 형성되지 않는 부분일 수 있으므로, 적어도 하나의 유전체층(111a)과 유사한 특성을 가질 수 있다.
도 1 및 도 2를 참조하면, 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)은, 상부 내부전극(121b, 122b), 하부 내부전극(121c, 122c) 및 중부 내부전극(121a, 122a)을 포함할 수 있다.
도 1에 도시된 쌍점선은 적층 구조(111)의 표면으로 노출되지 않는 것을 의미하므로, 중부 내부전극(121a, 122a)은 상부 및 하부 내부전극(121b, 122b, 121c, 122c)의 사이에 배치되어 상부 및 하부 내부전극(121b, 122b, 121c, 122c)의 중앙 폭보다 더 넓은 중앙 폭을 가질 수 있다. 또한, 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)이 가장자리 마진부(111d)에 배치되지 않으므로, 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)은 복수의 코너에서 함몰된 형태일 수 있다.
예를 들어, 적어도 하나의 가장자리 마진부(111b, 111c, 111d)는 복수의 사이드 마진층(114)의 4개 가장자리 모두에 인접하여 배치될 수 있고, 중부 내부전극(121a, 122a)은 복수의 사이드 마진층(114)에 접하도록 제2 방향(예: W 방향)으로 노출될 수 있으므로, 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122) 중 일부는, 일부분이 적어도 하나의 가장자리 마진부(111b, 111c, 111d)에 의해 둘러싸이도록 돌출될 수 있다.
예를 들어, 상부 및 하부 내부전극(121b, 122b, 121c, 122c)은 복수의 사이드 마진층(114)에 접하지 않을 수 있고, 중부 내부전극(121a, 122a)은 복수의 사이드 마진층(114)에 접할 수 있으므로, 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)은 부분적으로 복수의 사이드 마진층(114)에 접할 수 있다.
도 1 및 도 2를 참조하면, 바디(110)는 상부 커버층(112) 및 하부 커버층(113)을 더 포함할 수 있다. 상부 및 하부 커버층(112, 113)은 제1 방향(예: T 방향)으로 적층 구조(111)를 사이에 두도록 배치되고 각각 적어도 하나의 유전체층(111a) 각각보다 더 두꺼울 수 있다.
상부 및 하부 커버층(112, 113)은 외부 환경 요소(예: 수분, 도금액, 이물질)가 적층 구조(111)로 침투하는 것을 막을 수 있고, 바디(110)를 외부 충격으로부터 보호할 수 있고, 바디(110)의 휨강도도 향상시킬 수 있다.
예를 들어, 상부 및 하부 커버층(112, 113)은 적어도 하나의 유전체층(111a)와 동일한 재료나 다른 재료(예: 에폭시 수지와 같은 열경화성 수지)를 포함할 수 있다.
적어도 하나의 가장자리 마진부(111b, 111c, 111d)는 상부 및 하부 커버층(112, 113)의 사이에 배치되고, 상부 및 하부 커버층(112, 113) 각각은 복수의 사이드 마진층(114)의 사이에 배치될 수 있다.
복수의 사이드 마진층(114)은 적층 구조(111)와 상부 및 하부 커버층(112, 113) 간의 밀착성을 향상시킬 수 있다. 복수의 사이드 마진층(114)과 상부 및 하부 커버층(112, 113) 간의 밀착성이 복수의 사이드 마진층(114)의 중앙의 밀착성과 미세하게 달라질 경우, 적어도 하나의 가장자리 마진부(111b, 111c, 111d)는 복수의 사이드 마진층(114)의 밀착성 차이에 따른 영향을 줄일 수 있다. 또한, 가장자리 마진부(111b, 111c)는 적층 구조(111)와 상부 및 하부 커버층(112, 113) 간의 결합력을 향상시킬 수 있으므로, 적층 구조(111)와 상부 및 하부 커버층(112, 113) 간의 박리(delamination)를 효율적으로 억제할 수 있다.
제1 및 제2 외부전극(131, 132) 각각은 바디(110)의 제3 방향(예: L 방향) 표면에 배치되고 복수의 사이드 마진층(114)의 외면의 일부분과 상부 및 하부 커버층(112, 113) 각각의 외면의 일부분에도 배치될 수 있다. 예를 들어, 제1 및 제2 외부전극(131, 132)은 벤딩(bending)부를 포함할 수 있고, 벤딩부 길이는 딥핑(dipping)에 의해 형성될 경우에 딥핑 깊이 조절을 통해 조절될 수 있다.
제1 및 제2 외부전극(131, 132)은 복수의 사이드 마진층(114)과 상부 및 하부 커버층(112, 113) 간의 밀착성을 향상시킬 수 있고, 제1 및 제2 외부전극(131, 132) 형성 과정에서의 외부 환경 요소(예: 수분, 도금액)의 침투는 적어도 하나의 가장자리 마진부(111b, 111c, 111d)에 의해 방지될 수 있다.
도 3a는 도 2의 A-A'를 나타낸 단면도이고, 도 3b는 도 1의 바디를 L방향 관점으로 나타낸 측면도이다.
도 3a를 참조하면, 복수의 사이드 마진층(114) 중 하나의 제1 방향 가장자리와 적층 구조의 사이의 마진(예: 가장자리 마진부(111b, 111c)의 단면)의 제1 방향 길이(BT)와 제2 방향 길이(AW)는 각각 10㎛ 초과 70㎛ 미만일 수 있다.
제2 방향 길이(AW)는 중부 내부전극(111a, 112a)의 중앙 폭과 상부 및 하부 내부전극(111b, 112b, 111c, 112c) 각각의 중앙 폭 간의 차이와 동일할 수 있고, 중부 내부전극(111a, 112a)의 복수의 코너의 제2 방향(예: W 방향) 함몰 길이와 동일할 수 있다. 제1 방향 길이(BT)는 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122) 중 바디의 제1 방향(예: T 방향) 표면의 중앙에 가장 가까운 내부전극과 바디의 제1 방향 표면 간의 간격과, 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122) 중 바디(110)의 제1 방향(예: T 방향) 표면의 가장자리에 가장 가까운 내부전극과 바디의 제1 방향(예: T 방향) 표면 간의 간격 간의 차이와 동일할 수 있다.
예를 들어, 제1 방향 길이(BT)와 제2 방향 길이(AW)는 TEM(Transmission Electron Microscopy), AFM(Atomic Force Microscope), SEM(Scanning Electron Microscope), 광학 현미경 및 surface profiler 중 적어도 하나를 사용한 분석에 의해 측정될 수 있다. 예를 들어, 몇 개(예: 1개 이상)의 적층형 커패시터 표본은 측정을 위해 마련될 수 있으며, 제3 방향(예: L 방향)으로 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)이 단면으로 노출되도록 연마된 상태에서 제1 및 제2 방향 길이(BT, AW) 측정에 사용될 수 있다. 예를 들어, 상기 단면은 적층형 커패시터 표본의 중심을 절단한 단면일 수 있고, 적층형 커패시터 표본의 적어도 일부분이 몰딩된 상태에서 제공될 수 있다. 제1 방향 길이(BT)는 상기 단면에서 가장자리 마진부의 제1 방향 길이를 제2 방향으로 적분하여 제2 방향 길이를 나눈 값(또는 제1 방향 길이의 평균값)으로 계산될 수 있고, 제2 방향 길이(AW)는 상기 단면에서 가장자리 마진부의 제2 방향 길이를 제1 방향으로 적분하여 제1 방향 길이를 나눈 값(또는 제2 방향 길이의 평균값)으로 계산될 수 있다.
아래의 표 1은 제1 방향 길이(BT)와 제2 방향 길이(AW)에 따른 내습신뢰성 물량 여부와, 정전용량 불량 여부와, 항복전압(BDV)의 큰 감소 여부를 나타낸다. 여기서, 정전용량 불량 여부는 정전용량이 최대값으로부터 10% 이상 감소하는지 여부로 판단될 수 있고, 항복전압(BDV)의 큰 감소 여부는 항복전압(BDV)이 최대값으로부터 10% 이상 감소하는지 여부로 판단될 수 있다.
샘플 순번 AW
(㎛)		 BT
(㎛)		 내습신뢰성
불량 여부		 정전용량
불량 여부		 BDV 큰
감소 여부
1 10 10 NG OK OK
2 20 20 OK OK OK
3 30 30 OK OK OK
4 40 40 OK OK OK
5 50 50 OK OK OK
6 60 60 OK OK OK
7 70 70 OK OK NG
8 80 80 OK NG NG
제1 방향 길이(BT)와 제2 방향 길이(AW)가 10㎛ 초과일 경우, 적층형 커패시터(100)는 향상된 내습신뢰성을 가질 수 있다. 제1 방향 길이(BT)와 제2 방향 길이(AW)가 70㎛ 미만일 경우, 적층형 커패시터(100)는 큰 정전용량과 높은 항복전압을 가질 수 있다. 따라서, 제1 방향 길이(BT)와 제2 방향 길이(AW)가 10㎛ 초과 70㎛ 미만일 경우, 적층형 커패시터(100)는 향상된 내습신뢰성, 큰 정전용량 및 높은 항복전압을 가질 수 있다.
도 3a 및 도 3b를 참조하면, 표 1의 샘플의 바디(110)의 폭(WACT + 2*WM)은 0.2mm 이상 0.5mm 이하일 수 있다. 따라서, 적어도 하나의 가장자리 마진부(111b, 111c, 111d) 각각의 제2 방향 길이(AW)는 바디(110)의 폭(WACT + 2*WM)의 14%(70/500배) 미만일 수 있다. 예를 들어, 바디(110)의 폭(WACT + 2*WM)이 작아질 경우, 제2 방향 길이(AW)의 최적 범위의 최대값도 작아질 수 있다. 예를 들어, 바디(110)의 폭(WACT + 2*WM)이 0.2mm, 0.3mm일 경우, 제2 방향 길이(AW)의 최적 범위의 최대값은 25㎛, 35㎛일 수 있다. 예를 들어, 폭(WACT + 2*WM)은 적층형 커패시터의 0402, 0603, 1005 사이즈의 02, 03, 05 중 하나에 대응될 수 있다.
표 1의 샘플의 복수의 사이드 마진층(114) 각각의 두께(WM)는 7㎛ 이상 45㎛ 이하일 수 있고, 바디(110)의 제2 방향(예: W 방향) 표면과 중부 내부전극(111a, 112a)의 미함몰 부분 간의 간격은 7㎛ 이상 45㎛ 이하일 수 있다. 바디(110)의 제3 방향(예: L 방향) 길이는 0.4mm 이상 1.0mm일 수 있다. 예를 들어, 두께(WM)는 제1 및 제2 방향 길이(BT, AW) 측정 방식과 동일한 방식으로 측정될 수 있으며, 적층형 커패시터 표본의 단면(예: 중심 단면)에서, 복수의 사이드 마진층(114)의 제2 방향 길이를 제1 방향으로 적분하여 제1 방향 길이를 나눈 값(또는 제2 방향 길이의 평균값)으로 계산될 수 있다.
표 1의 샘플의 상부 및 하부 커버층(112, 113) 각각의 두께(TC)는 12㎛ 이상 60㎛ 이하일 수 있고, 적어도 하나의 유전체층(111a)의 두께(TD)보다 두꺼울 수 있다. 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122) 중 바디(110)의 제1 방향(예: T 방향) 표면의 중앙에 가장 가까운 내부전극과 바디(110)의 제1 방향 표면 간의 간격은 12㎛ 이상 60㎛ 이하일 수 있다. 예를 들어, 두께(TC)는 제1 및 제2 방향 길이(BT, AW) 측정 방식과 동일한 방식으로 측정될 수 있으며, 적층형 커패시터 표본의 단면(예: 중심 단면)에서, 상부 및 하부 커버층(112, 113)의 제1 방향 길이를 제2 방향으로 적분하여 제2 방향 길이를 나눈 값(또는 제1 방향 길이의 평균값)으로 계산될 수 있다.
표 1의 샘플의 복수의 사이드 마진층(114) 각각의 두께(WM)는 적어도 하나의 유전체층(111a) 각각의 두께 두께(TD)보다 더 두껍고 상부 및 하부 커버층(112, 113) 각각의 두께(TC)보다 더 얇을 수 있다.
표 1의 샘플의 복수의 사이드 마진층(114) 중 하나의 제1 방향 가장자리와 적층 구조의 사이의 마진의 제1 방향 길이(BT)와 제2 방향 길이(AW) 간의 차이는 복수의 사이드 마진층(114) 각각의 두께(WM)와 상부 및 하부 커버층(112, 113) 각각의 두께(TC) 간의 차이보다 작을 수 있다. 즉, 적어도 하나의 가장자리 마진부(111b, 111c, 111d)의 단면은 정사각형에 가까울 수 있다.
적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122) 각각의 두께(TE)는 0.35㎛ 이상 0.70㎛ 이하일 수 있고, 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)의 총 적층수는 150 이상 900 이하일 수 있다. 상기 총 적층수는 바디(110)의 크기가 커질수록 더 많아질 수 있다. 예를 들어, 바디(110)의 폭(WACT + 2*WM)이 0.2mm, 0.3mm, 0.5mm일 경우, 상기 총 적층수는 150~300, 170~400, 300~900일 수 있다. 적층 구조의 두께(TACT)는 두께(TD)와 두께(TE)와 상기 총 적층수에 기반할 수 있다.
도 5a는 본 발명의 일 실시 예에 따른 적층형 커패시터의 절단 공정 이전의 중부 내부전극을 나타낸 평면도이고, 도 5b는 본 발명의 일 실시 예에 따른 적층형 커패시터의 절단 공정 이전의 상부 내부전극을 나타낸 평면도이다.
도 5a 및 도 5b를 참조하면, 절단 공정 이전의 적층형 커패시터(100pre)는 다수의 적층 구조(111)가 연결된 상태에서 절단선(CUT)을 따라 절단될 수 있다. 이에 따라, 다수의 적층형 커패시터의 양산성은 높아질 수 있다.
예를 들어, 가장자리 마진부(111d)는 중부 내부전극(121a, 122a)의 복수의 코너가 함몰됨으로써 형성될 수 있다. 가장자리 마진부(111b, 111c)는 상부 내부전극(121b, 122b) 및 하부 내부전극(121c, 122c)의 W 방향 폭이 중부 내부전극(121a, 122a)의 폭보다 짧아짐으로써 형성될 수 있다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층형 커패시터
110: 바디(body)
111: 적층 구조
111a: 유전체층
111b, 111c, 111d: 가장자리 마진부
112: 상부 커버층
113: 하부 커버층
114: 복수의 사이드 마진부
121: 제1 내부전극
122: 제2 내부전극
121a, 122a: 중부 내부전극
121b, 122b: 상부 내부전극
121c, 122c: 하부 내부전극
131: 제1 외부전극
132: 제2 외부전극

Claims (16)

  1. 적어도 하나의 제1 내부전극과 적어도 하나의 제2 내부전극이 적어도 하나의 유전체층을 사이에 두고 제1 방향으로 교대로 적층된 적층 구조를 포함하는 바디; 및
    상기 적어도 하나의 제1 내부전극과 적어도 하나의 제2 내부전극에 각각 연결되도록 서로 이격되어 상기 바디에 배치된 제1 및 제2 외부전극; 을 포함하고,
    상기 바디는,
    상기 제1 방향에 수직인 제2 방향으로 상기 적층 구조를 사이에 두도록 배치된 복수의 사이드 마진층; 및
    상기 복수의 사이드 마진층 중 적어도 하나의 제3 방향 가장자리와 상기 적층 구조의 사이와, 상기 복수의 사이드 마진층 중 적어도 하나의 제1 방향 가장자리와 상기 적층 구조의 사이에 마진을 두도록 구성된 적어도 하나의 가장자리 마진부; 를 포함하는 적층형 커패시터.
  2. 제1항에 있어서,
    상기 적어도 하나의 제1 내부전극과 적어도 하나의 제2 내부전극 중 일부는, 일부분이 상기 적어도 하나의 가장자리 마진부에 의해 둘러싸이도록 돌출된 적층형 커패시터.
  3. 제2항에 있어서,
    상기 적어도 하나의 제1 내부전극과 적어도 하나의 제2 내부전극은 부분적으로 상기 복수의 사이드 마진층에 접하는 적층형 커패시터.
  4. 제1항에 있어서,
    상기 바디는 상기 제1 방향으로 상기 적층 구조를 사이에 두도록 배치되고 각각 상기 적어도 하나의 유전체층 각각보다 더 두꺼운 상부 및 하부 커버층을 더 포함하고,
    상기 적어도 하나의 가장자리 마진부는 상기 상부 및 하부 커버층의 사이에 배치되고,
    상기 상부 및 하부 커버층 각각은 상기 복수의 사이드 마진층의 사이에 배치된 적층형 커패시터.
  5. 제4항에 있어서,
    상기 제1 및 제2 외부전극 각각은 상기 바디의 제3 방향 표면에 배치되고 상기 복수의 사이드 마진층의 외면의 일부분과 상기 상부 및 하부 커버층 각각의 외면의 일부분에도 배치되는 적층형 커패시터.
  6. 제4항에 있어서,
    상기 복수의 사이드 마진층 각각은 상기 적어도 하나의 유전체층 각각보다 더 두껍고 상기 상부 및 하부 커버층 각각보다 더 얇은 적층형 커패시터.
  7. 제6항에 있어서,
    상기 복수의 사이드 마진층 중 하나의 제1 방향 가장자리와 상기 적층 구조의 사이의 마진의 제1 방향 길이와 제2 방향 길이 간의 차이는 상기 복수의 사이드 마진층 각각의 두께와 상기 상부 및 하부 커버층 각각의 두께 간의 차이보다 작은 적층형 커패시터.
  8. 제4항에 있어서,
    상기 복수의 사이드 마진층 각각의 두께는 7㎛ 이상 45㎛ 이하이고,
    상기 상부 및 하부 커버층 각각의 두께는 12㎛ 이상 60㎛ 이하이고,
    상기 복수의 사이드 마진층 중 하나의 제1 방향 가장자리와 상기 적층 구조의 사이의 마진의 제1 방향 길이와 제2 방향 길이는 각각 10㎛ 초과 70㎛ 미만인 적층형 커패시터.
  9. 제1항에 있어서,
    상기 복수의 사이드 마진층 중 하나의 제1 방향 가장자리와 상기 적층 구조의 사이의 마진의 제1 방향 길이와 제2 방향 길이는 각각 10㎛ 초과 70㎛ 미만인 적층형 커패시터.
  10. 제9항에 있어서,
    상기 적어도 하나의 가장자리 마진부 각각의 제2 방향 길이는 상기 바디의 폭의 14% 미만인 적층형 커패시터.
  11. 제10항에 있어서,
    상기 적어도 하나의 유전체층과 상기 복수의 사이드 마진층은 각각 티탄산바륨(BaTiO3)계 세라믹 재료를 함유하는 적층형 커패시터.
  12. 제1항에 있어서,
    상기 적어도 하나의 제1 내부전극과 적어도 하나의 제2 내부전극은,
    상부 및 하부 내부전극; 및
    상부 및 하부 내부전극의 사이에 배치되어 상기 상부 및 하부 내부전극의 중앙 폭보다 더 넓은 중앙 폭을 가지고 복수의 코너에서 함몰된 중부 내부전극; 을 포함하는 적층형 커패시터.
  13. 적어도 하나의 제1 내부전극과 적어도 하나의 제2 내부전극이 적어도 하나의 유전체층을 사이에 두고 제1 방향으로 교대로 적층된 적층 구조를 포함하는 바디; 및
    상기 적어도 하나의 제1 내부전극과 적어도 하나의 제2 내부전극에 각각 연결되도록 서로 이격되어 상기 바디에 배치된 제1 및 제2 외부전극; 을 포함하고,
    상기 적어도 하나의 제1 내부전극과 적어도 하나의 제2 내부전극은,
    상부 및 하부 내부전극; 및
    상부 및 하부 내부전극의 사이에 배치되어 상기 상부 및 하부 내부전극 각각의 중앙 폭보다 더 넓은 중앙 폭을 가지고 복수의 코너에서 함몰된 중부 내부전극; 을 포함하는 적층형 커패시터.
  14. 제13항에 있어서,
    상기 중부 내부전극의 중앙 폭과 상기 상부 및 하부 내부전극 각각의 중앙 폭 간의 차이는 10㎛ 초과 70㎛ 미만이고,
    상기 중부 내부전극의 복수의 코너의 제2 방향 함몰 길이는 10㎛ 초과 70㎛ 미만인 적층형 커패시터.
  15. 제14항에 있어서,
    상기 바디의 제2 방향 표면과 상기 중부 내부전극의 미함몰 부분 간의 간격은 7㎛ 이상 45㎛ 이하인 적층형 커패시터.
  16. 제15항에 있어서,
    상기 적어도 하나의 제1 내부전극과 적어도 하나의 제2 내부전극 중 상기 바디의 제1 방향 표면의 중앙에 가장 가까운 내부전극과 상기 바디의 제1 방향 표면 간의 간격은,
    상기 적어도 하나의 제1 내부전극과 적어도 하나의 제2 내부전극 중 상기 바디의 제1 방향 표면의 가장자리에 가장 가까운 내부전극과 상기 바디의 제1 방향 표면 간의 간격보다 10㎛ 초과 70㎛ 미만만큼 짧고,
    12㎛ 이상 60㎛ 이하인 적층형 커패시터.
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