JP7292101B2

JP7292101B2 - 積層セラミック電子部品及び積層セラミック電子部品の製造方法

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Publication number: JP7292101B2
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Inventors: 洋一加藤
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Description

本発明は、サイドマージン部を備えた積層セラミック電子部品及びその製造方法に関する。

積層セラミックコンデンサ等の積層セラミック電子部品は、典型的には、内部電極がセラミック層を挟んで積層された機能部と、内部電極の側部を保護するサイドマージン部と、を有する。このような積層セラミック電子部品の製造方法として、サイドマージン部を薄型化して内部電極の交差面積を増加させる観点等から、内部電極とセラミックグリーンシートからなる未焼成の積層体を作製した後、サイドマージン部を設ける技術が知られている。

例えば特許文献１には、内部電極を側面に露出させた状態のグリーンチップの側面に側面用セラミックグリーンシートを貼り付けることで、生のセラミック保護層を形成する、積層セラミック電子部品の製造方法が開示されている。

特開２０１２－２０９５３９号公報

上記の製造方法によって製造された積層セラミック電子部品は、サイドマージン部を薄く構成できる一方で、特にサイドマージン部の角部において、外的な衝撃によるクラックや欠損が発生しやすくなるという問題があった。サイドマージン部にクラックや欠損が発生した場合、絶縁劣化が発生して、積層セラミック電子部品の信頼性が低下する。

以上のような事情に鑑み、本発明の目的は、信頼性の高い積層セラミック電子部品及びその製造方法を提供することにある。

上記目的を達成するため、本発明の一形態に係る積層セラミック電子部品は、積層体と、サイドマージン部と、を具備する。
上記積層体は、第１方向に積層された複数のセラミック層と、上記複数のセラミック層の間に配置され上記第１方向と直交する第２方向の端部の位置が上記第２方向に０．５μｍの範囲内に相互に揃っている複数の内部電極と、を有する。
上記サイドマージン部は、上記第１方向に直交する第２方向から上記積層体を覆う。
さらに、上記サイドマージン部は、上記第１方向及び上記第２方向に直交する第３方向並びに上記第１方向における中央部よりもポア率の低い、上記第１方向及び上記第３方向における角部を有する。

この構成では、サイドマージン部において、角部が、中央部よりもポア率の低い緻密な構成となる。これにより、特に外的な衝撃が付加されやすい角部のクラックや欠損を抑制することができる。したがって、サイドマージン部を薄く構成した場合にも、積層セラミック電子部品の機械的強度や耐湿性を高めて絶縁劣化を抑制でき、積層セラミック電子部品の信頼性を高めることができる。

具体的には、上記角部のポア率は、３％以下であってもよい。
また、上記中央部のポア率は、２％以上であり、
上記角部のポア率は、１％以下であってもよい。
これにより、角部のポア率が十分低くなり、絶縁劣化をより確実に抑制でき、積層セラミック電子部品の信頼性をより高めることができる。

上記サイドマージン部の上記第２方向における厚みは、３０μｍ以下であってもよい。
これにより、サイドマージン部を薄く構成でき、積層セラミック電子部品を小型化することができる。また、内部電極の交差面積を確保でき、小型でかつ大容量の積層セラミック電子部品を実現することができる。

上記サイドマージン部は、上記角部を含み、上記中央部の上記第１方向及び上記第３方向における外側を取り囲む周縁部を有し、
上記周縁部は、上記中央部よりもポア率が小さい構成とすることができる。
これにより、角部を含む周縁部が緻密な構成となり、サイドマージン部の機械的強度及び耐湿性をより向上させることができる。したがって、積層セラミック電子部品の信頼性をさらに高めることができる。

本発明の他の形態に係る積層セラミック電子部品の製造方法は、第１方向に積層された複数のセラミック層と、上記複数のセラミック層の間に配置され上記第１方向に直交する第２方向に向いた側面から露出した複数の内部電極と、を有する積層チップを作製する工程を含む。
上記第１方向及び上記第２方向に直交する第３方向並びに上記第１方向における中央部よりもポア率の低い、上記第１方向及び上記第３方向における角部を有するサイドマージン部が、上記積層チップの上記側面に形成される。

上記サイドマージン部を形成する工程では、
上記積層チップの側面に、未焼成のセラミックスからなる未処理サイドマージン部が形成され、
上記未処理サイドマージン部の上記第１方向及び上記第３方向における角部が、上記第２方向から加圧されてもよい。
これにより、未処理サイドマージン部の角部が加圧処理により圧縮され、角部の粉体充填率が上昇する。したがって、角部が粉体充填率の高い状態で焼成され、角部をポア率の低い緻密な状態で焼結させることができる。

以上のように、本発明によれば、信頼性の高い積層セラミック電子部品及びその製造方法を提供することができる。

本発明の第１実施形態に係る積層セラミックコンデンサの斜視図である。上記積層セラミックコンデンサの図１のＡ－Ａ'線に沿った断面図である。上記積層セラミックコンデンサの図１のＢ－Ｂ'線に沿った断面図である。上記積層セラミックコンデンサの図１のＣ－Ｃ'線に沿った断面図である。上記積層セラミックコンデンサの製造方法を示すフローチャートである。上記積層セラミックコンデンサの製造過程を示す斜視図である。上記積層セラミックコンデンサの製造過程を示す斜視図である。上記積層セラミックコンデンサの製造過程を示す斜視図である。上記積層セラミックコンデンサの製造過程を示す断面図である。上記積層セラミックコンデンサの製造過程を示す斜視図である。本発明の第２実施形態に係る積層セラミックコンデンサを示す斜視図である。上記積層セラミックコンデンサの製造過程を示す断面図である。上記積層セラミックコンデンサの製造過程を示す斜視図である。

以下、図面を参照しながら、本発明の実施形態を説明する。
図面には、適宜相互に直交するＸ軸、Ｙ軸、及びＺ軸が示されている。Ｘ軸、Ｙ軸、及びＺ軸は全図において共通である。

＜第１実施形態＞
［積層セラミックコンデンサ１０の構成］
図１～４は、本発明の第１実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ－Ａ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０の図１のＢ－Ｂ'線に沿った断面図である。図４は、積層セラミックコンデンサ１０の図１のＣ－Ｃ'線に沿った断面図である。

積層セラミックコンデンサ１０は、セラミック素体１１と、第１外部電極１４と、第２外部電極１５と、を備える。図１では、外部電極１４，１５を破線で示している。セラミック素体１１は、典型的には、Ｚ軸方向を向いた２つの主面と、Ｘ軸方向を向いた２つの端面と、Ｙ軸方向を向いた２つの側面と、を有する。なお、セラミック素体１１の各面を接続する稜部は丸みを帯びていてもよい。

外部電極１４，１５は、セラミック素体１１の端面を覆い、セラミック素体１１を挟んでＸ軸方向に対向している。外部電極１４，１５は、セラミック素体１１の端面から主面及び側面に延出している。これにより、外部電極１４，１５では、Ｘ－Ｚ平面に平行な断面、及びＸ－Ｙ平面に平行な断面がいずれもＵ字状となっている。なお、外部電極１４，１５の形状は、図１に示すものに限定されない。

外部電極１４，１５は、電気の良導体により形成されている。外部電極１４，１５を形成する電気の良導体としては、例えば、銅（Ｃｕ）、ニッケル（Ｎｉ）、錫（Ｓｎ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）などを主成分とする金属又は合金が挙げられる。

セラミック素体１１は、積層体１６と、サイドマージン部１７と、を有する。積層体１６には、Ｘ軸方向を向いた２つの端面１６ａと、Ｙ軸方向を向いた２つの側面１６ｂと、Ｚ軸方向を向いた２つの主面１６ｃと、が形成されている。

積層体１６は、容量形成部１８と、容量形成部１８のＺ軸方向両側にそれぞれ設けられたカバー部１９と、容量形成部１８のＸ軸方向両側にそれぞれ設けられたエンドマージン部２０と、を有する。容量形成部１８は、本実施形態における機能部として構成される。

容量形成部１８は、複数のセラミック層２１（図２参照）を挟んでＺ軸方向に交互に積層された第１内部電極１２及び第２内部電極１３を有する。内部電極１２，１３は、電気の良導体により形成されている。内部電極１２，１３を形成する電気の良導体としては、典型的にはニッケル（Ｎｉ）が挙げられ、この他にも銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）などを主成分とする金属又は合金が挙げられる。

内部電極１２，１３は、それぞれ、Ｘ－Ｙ平面に沿って延びるシート状に構成される。第１内部電極１２は、積層体１６の一方の端面１６ａに引き出され、第１外部電極１４に接続される。第２内部電極１３は、積層体１６の他方の端面１６ａに引き出され、第２外部電極１５に接続される。これにより、第１外部電極１４及び第２外部電極１５の間に電圧が印加されると、第１内部電極１２と第２内部電極１３との間のセラミック層２１に電圧が加わり、容量形成部１８に当該電圧に応じた電荷が蓄えられる。

積層体１６では、内部電極１２，１３間の各セラミック層２１の容量を大きくするため、高誘電率の誘電体セラミックスが用いられる。高誘電率の誘電体セラミックスとしては、例えば、チタン酸バリウム（ＢａＴｉＯ_３）に代表される、バリウム（Ｂａ）及びチタン（Ｔｉ）を含むペロブスカイト構造の材料が挙げられる。

なお、セラミック層２１は、チタン酸ストロンチウム（ＳｒＴｉＯ_３）系、チタン酸カルシウム（ＣａＴｉＯ_３）系、チタン酸マグネシウム（ＭｇＴｉＯ_３）系、ジルコン酸カルシウム（ＣａＺｒＯ_３）系、チタン酸ジルコン酸カルシウム（Ｃａ（Ｚｒ，Ｔｉ）Ｏ_３）系、ジルコン酸バリウム（ＢａＺｒＯ_３）系、酸化チタン（ＴｉＯ_２）系などで構成してもよい。

カバー部１９は、絶縁性セラミックスで形成され、容量形成部１８のＺ軸方向における絶縁性を確保するとともに、容量形成部１８を保護する。

エンドマージン部２０は、絶縁性セラミックスで形成され、容量形成部１８と外部電極１４，１５の間にそれぞれ設けられる。つまり、エンドマージン部２０は、第１内部電極１２とそれが引き出されていない側の端面１６ａとの間、及び、第２内部電極１３とそれが引き出されていない側の端面１６ａとの間に、それぞれ設けられる。エンドマージン部２０は、第１内部電極１２と第２外部電極１５との絶縁性を確保し、かつ、第２内部電極１３と第１外部電極１４との絶縁性を確保する。

エンドマージン部２０及びカバー部１９に用いられる絶縁性セラミックスは、セラミック層２１で用いられた誘電体セラミックスを含んでいてもよい。これにより、エンドマージン部２０及びカバー部１９と容量形成部１８との間に発生し得る内部応力が抑制される。

内部電極１２，１３は、容量形成部１８のＹ軸方向の全幅にわたって形成され、積層体１６の両側面１６ｂに露出している。これらの内部電極１２，１３の端部の位置は、Ｙ軸方向に０．５μｍの範囲内に相互に揃っている。両側面１６ｂには、内部電極１２，１３間及びこれらと外部との間の絶縁性を確保する等の観点から、サイドマージン部１７が設けられている。

［サイドマージン部１７の構成］
サイドマージン部１７は、積層体１６の２つの側面１６ｂをそれぞれ被覆している。サイドマージン部１７も、絶縁性セラミックスで形成されるが、カバー部１９及びエンドマージン部２０と同様に内部応力抑制等の観点から、セラミック層２１で用いられた誘電体セラミックスで形成されてもよい。

サイドマージン部１７は、本実施形態において、非常に薄く構成される。具体的に、サイドマージン部１７のＹ軸方向における厚みは、３０μｍ以下で構成される。これにより、積層セラミックコンデンサ１０を小型化できるとともに、内部電極１２，１３の交差面積を十分に確保し、大容量化を実現できる。

図１、３及び４に示すように、サイドマージン部１７は、Ｚ軸方向及びＸ軸方向における中央部Ｃと、中央部ＣのＺ軸方向及びＸ軸方向における外側を取り囲む周縁部Ｅと、を有する。中央部Ｃ及び周縁部Ｅは、後述するポア率の観点から規定されたサイドマージン部１７内の領域である。図１では、周縁部Ｅをドットパターンで示している。図３及び４では、周縁部Ｅを高密度の斜線で、中央部Ｃを低密度の斜線で示している。

周縁部Ｅは、図１に示すように、サイドマージン部１７の周縁を環状に取り囲む領域として規定される。周縁部ＥのＺ軸方向内方における境界面は、図３に示すように、容量形成部１８とカバー部１９との境界面をＹ軸方向に延長した面に一致するものとする。同様に、周縁部ＥのＸ軸方向内方における境界面は、図４に示すように、容量形成部１８とエンドマージン部２０との境界面をＹ軸方向に延長した面に一致するものとする。また、周縁部ＥのＹ軸方向内方における境界面は、サイドマージン部３７と積層体１６との境界面に一致するものとする。

中央部Ｃは、図１に示すように、Ｙ軸方向から見たときに、サイドマージン部１７のＺ軸方向及びＸ軸方向における中心点を中心とする略矩形の平面形状を有する領域として規定される。具体的に、中央部Ｃは、Ｚ軸方向において、サイドマージン部１７をＺ軸方向に２等分する仮想線を中心として、サイドマージン部１７のＺ軸方向における寸法の５０％の寸法を有する領域とする。同様に、中央部Ｃは、Ｘ軸方向において、サイドマージン部１７をＸ軸方向に２等分する仮想線を中心として、サイドマージン部１７のＸ軸方向における寸法の５０％の寸法を有する領域とする。なお、中央部ＣのＹ軸方向内方における境界面は、サイドマージン部３７と積層体１６との境界面に一致するものとする。

本実施形態では、周縁部Ｅと中央部Ｃとのポア率が比較される。ポア率は、例えば以下の手順により算出される。まず、サイドマージン部１７の周縁部Ｅ及び中央部Ｃの断面をＳＥＭ（Scanning Electron Microscope）によって所定の倍率（例えば１００００倍）で撮像する。周縁部Ｅ及び中央部Ｃの断面は、それぞれ複数個所（例えば５箇所）撮像される。次に、周縁部Ｅ及び中央部Ｃの断面を撮像した各画像に写っているポアの断面積を測定し、複数の画像中のポアの断面積から、周縁部Ｅにおけるポアの断面積の平均値及び中央部Ｃにおけるポアの断面積の平均値をそれぞれ算出する。そして、周縁部Ｅ及び中央部Ｃの断面積に対する当該平均値の割合から、それぞれ、周縁部Ｅにおけるポア率及び中央部Ｃにおけるポア率を算出する。

本実施形態において、周縁部Ｅは、中央部Ｃよりもポア率が小さく構成される。これにより、周縁部Ｅは、中央部Ｃよりもセラミックスの緻密性が高く、機械的強度が高くなる。したがって、周縁部Ｅでは、外的な衝撃に対するクラックや欠損が抑制される。また、周縁部Ｅでは、クラックやポアを介した水分の進入が抑制され、耐湿性も高められる。したがって、積層セラミックコンデンサ１０によれば、外的な衝撃を受けやすい周縁部Ｅにおける絶縁劣化を抑制でき、信頼性の高い構成を得ることができる。

具体的には、周縁部Ｅのポア率は、３％以下であると良く、１％以下であるとより良い。これにより、周縁部Ｅの機械的強度及び耐湿性を十分に高めることができる。
周縁部Ｅのポア率が１％以下である場合、中央部Ｃのポア率は、例えば２％以上とすることができる。
また、周縁部Ｅのポア率は、例えば、中央部Ｃのポア率よりも１％以上低くすることができる。これにより、周縁部Ｅのポア率を十分低くすることができる。

上記構成の積層セラミックコンデンサ１０は、以下のように製造される。

［積層セラミックコンデンサ１０の製造方法］
図５は、積層セラミックコンデンサ１０の製造方法を示すフローチャートである。図６～１０は積層セラミックコンデンサ１０の製造過程を模式的に示す図である。以下、積層セラミックコンデンサ１０の製造方法について、図５に沿って、図６～１０を適宜参照しながら説明する。

（ステップＳ０１：セラミック積層チップ１１６の作製）
ステップＳ０１では、容量形成部１８を形成するための第１セラミックシート１０１及び第２セラミックシート１０２と、カバー部１９を形成するための第３セラミックシート１０３と、を積層し、切断することで、未焼成のセラミック積層チップ（積層チップ）１１６を作製する。

図６に示すセラミックシート１０１，１０２，１０３は、誘電体セラミックスを主成分とする未焼成の誘電体グリーンシートとして構成される。第１セラミックシート１０１には、第１内部電極１２に対応する未焼成の第１内部電極１１２が形成される。第２セラミックシート１０２には、第２内部電極１３に対応する未焼成の第２内部電極１１３が形成される。第３セラミックシート１０３には、内部電極が形成されていない。

各内部電極１１２，１１３は、Ｘ軸方向に平行な切断線Ｌｘを横切り、かつＹ軸方向に平行な切断線Ｌｙに沿って延びる複数の帯状の電極パターンを有する。これらの内部電極１１２，１１３は、印刷法等により、導電性ペーストをセラミックシート１０１，１０２に塗布することで形成される。

セラミックシート１０１，１０２は、図６に示すように、Ｚ軸方向に交互に積層される。セラミックシート１０１，１０２の積層体は、容量形成部１８に対応する。セラミックシート１０３は、セラミックシート１０１，１０２の積層体のＺ軸方向上下面に積層される。セラミックシート１０３の積層体は、カバー部１９に対応する。
なお、セラミックシート１０１，１０２，１０３の積層枚数等は、適宜調整可能である。

続いて、セラミックシート１０１，１０２，１０３の積層体をＺ軸方向から圧着し、切断線Ｌｘ，Ｌｙに沿って切断する。これにより、図７に示す積層チップ１１６が作製される。

積層チップ１１６は、未焼成の内部電極１１２，１１３が形成された未焼成の容量形成部１１８と、未焼成のカバー部１１９と、を有する。積層チップ１１６には、切断線Ｌｘに対応する切断面である側面１１６ｂと、切断線Ｌｙに対応する切断面である端面１１６ａと、が形成される。側面１１６ｂからは、未焼成の内部電極１１２，１１３の端部が露出している。

（ステップＳ０２：未処理サイドマージン部１１７ｕ形成）
ステップＳ０２では、積層チップ１１６の側面１１６ｂに、未処理サイドマージン部１１７ｕを形成する。未処理サイドマージン部１１７ｕは、後述する加圧処理前のサイドマージン部である。

未処理サイドマージン部１１７ｕは、未焼成のセラミックスからなり、具体的にはセラミックシートやセラミックスラリーから形成される。未処理サイドマージン部１１７ｕは、例えば、セラミックシートを積層チップ１１６の側面１１６ｂに貼り付けることにより形成することができる。また、未処理サイドマージン部１１７ｕは、積層チップ１１６の側面１１６ｂを、例えば塗布やディップなどによってセラミックスラリーでコーティングすることにより形成することもできる。

これにより、図８に示すように、積層チップ１１６の側面１１６ｂに未処理サイドマージン部１１７ｕが形成された、未処理素体１１１ｕが作製される。

未処理サイドマージン部１１７ｕにおいて、上述の中央部Ｃと周縁部Ｅと同様に、Ｚ軸方向及びＸ軸方向における中央部Ｃｕと、Ｚ軸方向及びＸ軸方向における周縁部Ｅｕと、を規定する。但し、未処理サイドマージン部１１７ｕは、全体としてほぼ均一な密度でセラミック粒子間のポアを含む。つまり、未処理サイドマージン部１１７ｕでは、周縁部Ｅｕのポア率と中央部Ｃｕのポア率はほぼ同じである。本実施形態では、未処理サイドマージン部１１７ｕに以下の加圧処理を行い、周縁部Ｅｕのポア率を低下させる。

（ステップＳ０３：加圧処理）
ステップＳ０３では、未処理サイドマージン部１１７ｕの周縁部Ｅｕを、Ｙ軸方向から加圧する。

図９は、本実施形態の加圧処理を模式的に示す断面図である。同図に示すように、本実施形態では、まず、弾性部材Ｐが配置される。弾性部材Ｐには、Ｙ軸方向から見た際に、未処理サイドマージン部１１７ｕの中央部Ｃｕの形状に即した略矩形の孔が形成されている。次に、弾性部材Ｐ上に、未処理素体１１１ｕを、Ｙ軸方向が鉛直方向（加圧方向）に一致する姿勢で配置する。未処理素体１１１ｕは、弾性部材Ｐ上に周縁部Ｅｕが接する位置に配置される。弾性部材Ｐは、フッ素ゴム、シリコーンゴム等、弾性を鑑みて適宜選択できる。

弾性部材Ｐ上には、位置決め用の枠体Ｓが配置されていてもよい。枠体Ｓは、内壁面のＹ軸方向からみた平面形状が、未処理サイドマージン部１１７ｕのＹ軸方向から見た平面形状に即した形状となるように設計されている。このような枠体Ｓの内部に未処理素体１１１ｕを配置することで、弾性部材Ｐに対して未処理素体１１ｕを容易に位置決めでき、周縁部Ｅｕを的確に加圧できる。また、枠体Ｓの平面形状を上記形状に設計することで、未処理サイドマージン部１１７ｕが上下に配置された姿勢で未処理素体１１１ｕを整列させることが容易になる。

次に、弾性部材Ｐ上であって枠体Ｓの内部に配置された未処理素体１１１ｕが、Ｙ軸方向下方に向かって加圧される。加圧方法は限定されず、例えば一軸加圧法を用いることができる。これにより、未処理素体１１１ｕがＹ軸方向下方に加圧されるとともに、周縁部Ｅｕが弾性部材ＰからＹ軸方向上方に向かって抗力を受ける。

この加圧処理により、未処理サイドマージン部１１７ｕの周縁部Ｅｕが圧縮され、周縁部Ｅｕの粉体充填率が上昇する。一方、中央部Ｃｕは弾性部材Ｐからの抗力を受けないため、加圧されても粉体充填率が上昇しない。したがって、周縁部Ｅｕの粉体充填率が中央部Ｃｕよりも高くなる。周縁部Ｅｕの粉体充填率は、加圧の大きさや弾性部材Ｐの弾性率等によって調整することができる。

この結果、図１０に示すように、積層チップ１１６の側面１１６ｂに、周縁部Ｅｕの方が中央部Ｃｕよりも粉体充填率が高い未焼成のサイドマージン部１１７が形成された、未焼成のセラミック素体１１１が作製される。図１０では、図１と同様に、周縁部Ｅｕをドットパターンで示している。

（ステップＳ０４：焼成）
ステップＳ０４では、ステップＳ０３で得られた未焼成のセラミック素体１１１を焼成する。ステップＳ０４における焼成温度は、未焼成のセラミック素体の焼結温度に基づいて決定することができる。また、焼成は、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において行うことができる。

焼成により、粉体充填率が高い周縁部Ｅｕは、ポア率の低い緻密な状態で焼結する。一方で、周縁部Ｅｕよりも粉体充填率が低い中央部Ｃｕは、周縁部Ｅｕより緻密性の低い状態で焼結する。つまり、本ステップにより、中央部Ｃよりも低いポア率を有する周縁部Ｅが形成される。

（ステップＳ０５：バレル研磨）
ステップＳ０５では、焼成されたセラミック素体に対してバレル研磨を施し、面取りする。バレル研磨は、例えば、複数のセラミック素体をバレル容器に封入し、当該バレル容器に回転や振動を与えることにより行われる。バレル容器には、複数のセラミック素体とともに、研磨媒体や液体が封入されてもよい。本ステップのバレル研磨により、各面を接続する稜部及び角部が丸みを帯び、図１～４に示すようなセラミック素体１１が作製される。

（ステップＳ０６：外部電極形成）
ステップＳ０６では、ステップＳ０５で得られたセラミック素体１１のＸ軸方向両端部に外部電極１４，１５を形成する。一例として、まず、導電性ペーストをセラミック素体１１のＸ軸方向両端部に塗布し、この導電性ペーストを焼き付けて下地膜を形成する。次に、下地膜が形成されたセラミック素体１１をメッキ液に浸漬させて電解メッキを行うことで、１又は複数のメッキ膜を形成する。
これにより、図１～４に示すような積層セラミックコンデンサ１０が形成される。

［実施例及び比較例］
本実施形態の実施例及び比較例として、上記の製造方法に基づいて積層セラミックコンデンサ１０のサンプルを作製した。このサンプルでは、Ｘ軸方向の寸法を１ｍｍとし、Ｙ軸方向及びＺ軸方向の寸法を０．５ｍｍとした。

実施例のサンプルでは、ステップＳ０３の加圧処理を行い、サイドマージン部の周縁部のポア率が中央部よりも高くなるように形成した。サイドマージン部の周縁部のポア率は０．８％以下であり、中央部のポア率は３．０％以上であった。
一方、比較例のサンプルでは、ステップＳ０３を行わなかった。

各サンプルについて、ステップＳ０５のバレル研磨後におけるＩＲ不良率を評価した。この評価では、６Ｖの定格電圧を印加した後の抵抗値を測定し、抵抗値が１ＭΩ以下のものをショートが発生したサンプルと判定した。そして、実施例及び比較例各々のサンプル１０００個における、ショート発生と判定されたサンプルの割合を、バレル研磨後のショート発生率として算出した。

この結果、サイドマージン部にポア率の分布を形成しなかった比較例のサンプルでは、バレル研磨後のショート発生率が５％であった。これにより、比較例のサンプルでは、バレル研磨によってサイドマージン部の周縁部にクラックや欠損が発生し、絶縁劣化が生じやすくなることが確認された。

一方、実施例のサンプルでは、バレル研磨後のショート発生率が０％であった。これにより、実施例のサンプルでは、サイドマージン部の周縁部が緻密に構成され、バレル研磨によってもクラックや欠損が発生しにくいことが確認された。

さらに、バレル研磨後にショートが発生していないと判定された実施例及び比較例のサンプルに対し、床上３０ｃｍの位置から落下させ、再度ショートの発生率を算出した。具体的には、各サンプルの落下後の抵抗値を測定し、実施例及び比較例各々のサンプル１０００個における、抵抗値が１ＭΩ以下のサンプルの割合を、落下試験後のショート発生率として算出した。

この結果、比較例のサンプルでは、落下試験後のショート発生率が３％であった。一方、実施例のサンプルでは、落下試験後のショート発生率が０％であった。
これにより、実施例のサンプルは、周縁部のポア率が低く緻密であるため、落下などの外的な衝撃にも高い耐性を有し、絶縁劣化しにくく信頼性が高い構成であることが確認された。

＜第２実施形態＞
サイドマージン部は、周縁部の中でも、特に角部における強度が重要となる。
そこで、本実施形態では、サイドマージン部の角部のポア率が高い構成について説明する。

図１１は、本発明の第２実施形態に係る積層セラミックコンデンサ３０を示す斜視図である。
以下の説明において、上述の第１実施形態と同様の構成については同一の符号を付して、説明を省略する。

積層セラミックコンデンサ３０は、セラミック素体３１と、第１外部電極１４と、第２外部電極１５と、を備える。図１１では、外部電極１４，１５を破線で示している。セラミック素体３１は、第１実施形態と同様の積層体１６と、第１実施形態と異なるサイドマージン部３７と、を有する。

サイドマージン部３７は、角部Ｅａと、中央部Ｃと、を有する。図１１では、角部Ｅａをドットパターンで示している。
角部Ｅａは、周縁部Ｅに含まれ、Ｚ軸方向及びＸ軸方向における各サイドマージン部３７の角（四隅）を構成する。つまり、各サイドマージン部３７には、４つの角部Ｅａが規定される。各角部ＥａのＺ軸方向内方における境界面は、容量形成部１８とカバー部１９との境界面をＹ軸方向及びＸ軸方向に延長した面に一致するものとする。同様に、各角部ＥａのＸ軸方向内方における境界面は、容量形成部１８とエンドマージン部２０との境界面をＹ軸方向及びＺ軸方向に延長した面に一致するものとする。また、各角部ＥａのＹ軸方向内方における境界面は、サイドマージン部３７と積層体１６との境界面に一致するものとする。
中央部Ｃは、第１実施形態と同様に、Ｙ軸方向から見たときに、Ｚ軸方向及びＸ軸方向における中心点を中心とする略矩形の平面形状を有する領域として規定される。

本実施形態において、角部Ｅａは、中央部Ｃよりもポア率が小さく構成される。
具体的には、角部Ｅａのポア率は、３％以下であると良く、１％以下であるとより良い。これにより、角部Ｅａの機械的強度及び耐湿性を十分に高めることができる。
角部Ｅａのポア率が１％以下である場合、中央部Ｃのポア率は、例えば２％以上とすることができる。
また、角部Ｅａのポア率は、例えば、中央部Ｃのポア率よりも１％以上低くすることができる。これにより、角部Ｅａのポア率を十分低くすることができる。

このような構成により、積層セラミックコンデンサ３０では、角部Ｅａのセラミックスの緻密性が高くなり、機械的強度が高くなるとともに、耐湿性も高くなる。したがって、積層セラミックコンデンサ３０によって、特に外的な衝撃を受けやすい角部Ｅａにおける絶縁劣化を抑制でき、信頼性の高い構成を得ることができる。

上記構成の積層セラミックコンデンサ３０は、上述の積層セラミックコンデンサ１０と同様の工程を経て作製される。但し、サイドマージン部３７は、ステップＳ０３の加圧処理において、角部ＥａのみをＹ軸方向から加圧することで形成される。

図１２は、本実施形態におけるステップＳ０３の加圧処理を模式的に示す断面図である。同図に示すように、本実施形態では、Ｙ軸方向が鉛直方向となる姿勢で配置された未処理素体１１１ｕの未処理サイドマージン部１１７ｕの角部Ｅａｕの下方にのみ、弾性部材Ｐが配置される。これにより、Ｙ軸方向下方に向かって未処理素体１１１ｕが加圧された場合、未処理サイドマージン部１１７ｕの角部Ｅａｕが圧縮され、角部Ｅａｕの粉体充填率が上昇する。一方、中央部Ｃｕを含む他の領域は弾性部材Ｐからの抗力を受けないため、加圧されても粉体充填率が上昇しない。したがって、角部Ｅａｕの方が中央部Ｃｕよりも粉体充填率が高くなる。

この処理により、図１３に示すように、積層チップ１１６の側面１１６ｂに、中央部Ｃｕよりも粉体充填率が高い角部Ｅａｕを有する未焼成のサイドマージン部１３７が形成された未焼成のセラミック素体１３１が作製される。このセラミック素体１３１を焼成、バレル研磨し、Ｘ軸方向両端部に外部電極１４，１５が形成されることで、積層セラミックコンデンサ３０が作製される。すなわち、焼成によって粉体充填率が高い角部Ｅａｕが緻密化し、ポア率の低い角部Ｅａが形成される。図１３では、図１１と同様に、角部Ｅａｕをドットパターンで示している。

以上、本発明の各実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。

以上の各実施形態では、ステップＳ０３において周縁部Ｅｕ又は角部Ｅａｕを加圧することによりポア率を調整したが、ポア率の調整方法はこれに限定されない。
例えば、サイドマージン部の周縁部又は角部と中央部とで、異なるセラミック材料が用いられてもよい。具体的には、周縁部又は角部は、中央部のセラミック材料よりも、セラミック粒子径が小さいセラミック材料で形成されてもよい。また、周縁部又は角部は、中央部のセラミック材料よりも、ガラス質の含有量が少ないセラミック材料で形成されてもよい。
あるいは、脱バインダ処理が施されたサイドマージン部の周縁部又は角部に、選択的にセラミックスを堆積させ、脱バインダ処理によって生じた空隙を埋めることで、ポア率を小さくしてもよい。セラミックスの堆積方法としては、例えばセラミックスの粉体を吹き付けるスプレードライ法や、スパッタ法、真空蒸着法等が挙げられる。

上記のステップＳ０６における処理の一部を、ステップＳ０４の前に行ってもよい。例えば、ステップＳ０４の前に未焼成のセラミック素体１１１のＸ軸方向両端面に未焼成の電極材料を塗布し、ステップＳ０６において、未焼成のセラミック素体１１１を焼成すると同時に、未焼成の電極材料を焼き付けて外部電極１４，１５の下地層を形成してもよい。また、脱バインダ処理したセラミック素体１１１に未焼成の電極材料を塗布して、これらを同時に焼成してもよい。これらの場合、ステップＳ０５におけるバレル研磨は、未焼成のセラミック素体１１１に対して行ってもよい。

例えば、上記実施形態では、セラミック電子部品の一例として積層セラミックコンデンサについて説明したが、本発明は、対を成す内部電極が交互に配置される積層セラミック電子部品全般に適用可能である。このような積層セラミック電子部品としては、例えば、チップバリスタ、チップサーミスタ、積層インダクタ、圧電素子などが挙げられる。

１０，３０…積層セラミックコンデンサ（積層セラミック電子部品）
１２，１３…内部電極
１６…積層体
１７，３７…サイドマージン部
Ｅ…周縁部
Ｅａ…角部
Ｃ…中央部

Claims

第１方向に積層された複数のセラミック層と、前記複数のセラミック層の間に配置され前記第１方向と直交する第２方向の端部の位置が前記第２方向に０．５μｍの範囲内に相互に揃っている複数の内部電極と、を有する積層体と、
前記第１方向に直交する第２方向から前記積層体を覆うサイドマージン部と、
を具備し、
前記サイドマージン部は、前記第１方向及び前記第２方向に直交する第３方向並びに前記第１方向における中央部よりもポア率の低い、前記第１方向及び前記第３方向における角部を有する
積層セラミック電子部品。
請求項１に記載の積層セラミック電子部品であって、
前記角部のポア率は、３％以下である
積層セラミック電子部品。
請求項２に記載の積層セラミック電子部品であって、
前記中央部のポア率は、２％以上であり、
前記角部のポア率は、１％以下である
積層セラミック電子部品。
請求項１から３のいずれか一項に記載の積層セラミック電子部品であって、
前記サイドマージン部の前記第２方向における厚みは、３０μｍ以下である
積層セラミック電子部品。
請求項１から４のいずれか一項に記載の積層セラミック電子部品であって、
前記サイドマージン部は、前記角部を含み、前記中央部の前記第１方向及び前記第３方向における外側を取り囲む周縁部を有し、
前記周縁部は、前記中央部よりもポア率が小さい
積層セラミック電子部品。
第１方向に積層された複数のセラミック層と、前記複数のセラミック層の間に配置され前記第１方向に直交する第２方向に向いた側面から露出した複数の内部電極と、を有する積層チップを作製し、
前記第１方向及び前記第２方向に直交する第３方向並びに前記第１方向における中央部よりもポア率の低い、前記第１方向及び前記第３方向における角部を有するサイドマージン部を、前記積層チップの前記側面に形成する
積層セラミック電子部品の製造方法。
請求項６に記載の積層セラミック電子部品の製造方法であって、
前記サイドマージン部を形成する工程では、
前記積層チップの側面に、未焼成のセラミックスからなる未処理サイドマージン部を形成し、
前記未処理サイドマージン部の前記第１方向及び前記第３方向における角部を、前記第２方向から加圧する
積層セラミック電子部品の製造方法。