JP2017183469A - 積層セラミック電子部品の製造方法及び積層セラミック電子部品 - Google Patents

Abstract

【課題】小型化を実現しつつ、内部電極の周囲の絶縁性を十分確保することが可能な積層セラミック電子部品の製造方法及び積層セラミック電子部品を提供する。
【解決手段】本発明の一形態に係る積層セラミック電子部品の製造方法は、積層されたセラミック層と、上記セラミック層の間に配置された内部電極と、上記内部電極が露出した側面と、を有する積層チップを準備する。
上記側面にセラミックペーストが塗布される。
塗布された上記セラミックペーストが上記側面に向かって押圧されて平坦化される。
【選択図】図１４

Description

本発明は、サイドマージン部が後付けされる積層セラミック電子部品の製造方法及び積層セラミック電子部品に関する。

近年、電子機器の小型化及び高性能化に伴い、電子機器に用いられる積層セラミックコンデンサに対する小型化及び大容量化の要望がますます強くなってきている。この要望に応えるためには、積層セラミックコンデンサの内部電極を拡大することが有効である。内部電極を拡大するためには、内部電極の周囲の絶縁性を確保するためのサイドマージン部を薄くする必要がある。

この一方で、一般的な積層セラミックコンデンサの製造方法では、各工程（例えば、内部電極のパターニング、積層シートの切断など）の精度により、均一な厚さのサイドマージン部を形成することが難しい。したがって、このような積層セラミックコンデンサの製造方法では、サイドマージン部を薄くするほど、内部電極の周囲の絶縁性を確保することが難しくなる。

特許文献１，２には、サイドマージン部を後付けする技術が開示されている。つまり、この技術では、積層シートを切断することにより、側面に内部電極が露出した積層チップが作製され、この積層チップの側面にセラミックペーストを塗布等することによってサイドマージン部が設けられる。これにより、確実にサイドマージン部を形成可能となるため、内部電極の周囲の絶縁性が確保しやすくなる。

特開２０１２−１９１１６４号公報 特開２０１２−２０９５３８号公報

しかしながら、セラミックペーストを用いてサイドマージン部を形成した場合、特許文献２の段落［0065］［0007］に記載されているように、積層チップの側面にセラミックペーストを均一な厚みで設けることが難しかった。また、特許文献２に記載の方法でセラミックペーストを塗布した場合でも、サイドマージン部の厚みを均一に制御することが難しかった。サイドマージン部の厚みが不均一であると、サイドマージン部の一部が突出して積層セラミックコンデンサの小型化が妨げられるとともに、内部電極の周囲の絶縁性を十分確保できない可能性がある。

以上のような事情に鑑み、本発明の目的は、小型化を実現しつつ、内部電極の周囲の絶縁性を十分確保することが可能な積層セラミック電子部品の製造方法及び積層セラミック電子部品を提供することにある。

上記目的を達成するため、本発明の一形態に係る積層セラミック電子部品の製造方法は、第１の軸方向に積層されたセラミック層と、上記セラミック層の間に配置された内部電極と、上記内部電極が露出した側面と、を有する積層チップを準備する。
上記側面にセラミックペーストが塗布される。
塗布された上記セラミックペーストが上記側面に向かって押圧されて平坦化される。
この構成によれば、塗布直後のセラミックペーストが表面張力等によって不均一な厚みになった場合でも、平坦化することによりセラミックペーストの厚みを均一化することができる。これにより、サイドマージン部の部分的な突出、膨出等を防止し、積層セラミック電子部品の小型化を実現することができる。さらに、塗布直後にセラミックペーストの周縁が薄い場合であっても、平坦化によりセラミックペーストが押圧されて当該周縁に流動することで、周縁部の厚みを十分確保することができる。したがって、内部電極の絶縁性を確保することができる。

また、上記側面を上記セラミックペーストに浸漬させることによって上記セラミックペーストを塗布してもよい。
これにより、複数の積層チップに対して同時に塗布処理を行うことができ、生産性を高めることができる。

また、具体的には、平板を用いて上記セラミックペーストを押圧することで上記セラミックペーストを平坦化することができる。
これにより、複数の積層チップに対して同時に押圧処理を行うことができ、生産性を高めることができる。

上記平板は、表面に形成された、上記セラミックペーストの離型性を高める離型層を有していてもよい。
これにより、セラミックペーストと平板が貼り付くことを防止し、押圧処理により所望の形状のサイドマージン部を形成することができる。

上記セラミックペーストを塗布した後、さらに、上記セラミックペーストを乾燥させてもよい。
セラミックペーストの平坦化前にセラミックペーストを乾燥させることで、平坦化ステップにおいて、セラミックペーストを所望の形状に変形しやすくすることができる。
また、一方の側面にセラミックペーストを塗布した後、他方の側面に対する処理を行う前に、塗布されたセラミックペーストを乾燥させることで、このセラミックペーストの変形を防止することができる。これにより、他方の側面に対する処理において、当該一方の側面を塗布装置又は平坦化装置等によって保持する場合にも、セラミックペーストの変形を防止することができる。

平坦化の具体的な態様としては、上記セラミックペーストの膨出した部分が周縁に流動するように押圧することで平坦化してもよい。
これにより、塗布後のセラミックペーストに膨出した部分があった場合に、当該部分の厚みを減じ、積層セラミック電子部品の小型化を実現することができる。また、塗布されたセラミックペーストの周縁の厚みを十分確保することができ、内部電極の周囲の絶縁性を十分確保することができる。

例えば、上記平坦化された部分の上記第１の軸方向に沿った長さは、上記積層チップの上記第１の軸方向に沿った長さの３０％以上７０％以下であってもよい。
また例えば、セラミックペーストを上記側面に直交する第２の軸方向に押圧して平坦化する場合に、上記平坦化された部分の上記第１の軸方向及び上記第２の軸方向に直交する第３の軸方向に沿った長さは、上記積層チップの上記第３の軸方向に沿った長さの３０％以上７０％以下であってもよい。

本発明の他の形態に係る積層セラミック電子部品は、積層チップと、サイドマージン部とを具備する。
上記積層チップは、第１の軸方向に積層されたセラミック層と、上記セラミック層の間に配置された内部電極と、上記内部電極が露出した側面と、を有する。
上記サイドマージン部は、上記側面に直交する第２の軸方向の厚みが所定の厚みで形成された平坦部と、上記平坦部の周囲に形成され上記平坦部から離間するに従い上記第２の軸方向の厚みが上記所定の厚みから漸減するように構成された周縁部と、を有し、誘電体セラミックスによって上記側面に設けられる。
この構成により、サイドマージン部の部分的な突出、膨出等を防止し、積層セラミック電子部品の小型化を実現することができる。さらに、周縁部の厚みが急激に薄くならず平坦部から徐々に薄くなるため、側面の周縁においても十分な絶縁性を確保することができる。

例えば、上記平坦部の上記第１の軸方向に沿った長さは、上記積層チップの上記第１の軸方向に沿った長さの３０％以上７０％以下であってもよい。
また例えば、上記平坦部の上記第１の軸方向及び上記第２の軸方向に直交する第３の軸方向に沿った長さは、上記積層チップの上記第３の軸方向に沿った長さの３０％以上７０％以下であってもよい。

以上のように、本発明によれば、小型化を実現しつつ、内部電極の周囲の絶縁性を十分確保することが可能な積層セラミック電子部品の製造方法及び積層セラミック電子部品を提供することができる。

本発明の第１の実施形態に係る積層セラミックコンデンサの斜視図である。 上記積層セラミックコンデンサのＡ−Ａ'線に沿った断面図である。 上記積層セラミックコンデンサのＢ−Ｂ'線に沿った断面図である。 上記積層セラミックコンデンサの素体をＹ軸方向から見た側面図である。 上記積層セラミックコンデンサの製造方法を示すフローチャートである。 上記製造方法のステップＳ０１で準備される積層シートの平面図である。 上記ステップＳ０２を示す積層シートの斜視図である。 上記ステップＳ０３を示す積層シートの平面図である。 上記ステップＳ０３の後の積層チップの斜視図である。 上記ステップＳ０４を示す模式図である。 上記ステップＳ０４を示す模式図である。 上記ステップＳ０４の直後の積層チップを示す断面図である。 上記ステップＳ０５を示す模式図である。 上記ステップＳ０５を示す模式図である。 上記ステップＳ０５を示す模式図である。 上記ステップＳ０５の直後の積層チップを示す断面図である。 上記ステップＳ０７の後の素体の斜視図である。 上記積層セラミックコンデンサの製造方法の変形例を示すフローチャートである。 上記積層セラミックコンデンサの変形例を示す断面図である。

以下、図面を参照しながら、本発明の実施形態を説明する。
図面には、適宜相互に直交するＸ軸、Ｙ軸、及びＺ軸が示されている。Ｘ軸、Ｙ軸、及びＺ軸は全図において共通である。

＜第１の実施形態＞
［積層セラミックコンデンサ１０の構成］
図１〜３は、本発明の第１の実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ−Ａ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０のＢ−Ｂ'線に沿った断面図である。

積層セラミックコンデンサ１０は、素体１１と、第１外部電極１４と、第２外部電極１５と、を具備する。外部電極１４，１５は、相互に離間し、素体１１を挟んでＸ軸方向に対向している。

素体１１は、Ｘ軸方向を向いた２つの端面（図示せず）と、Ｙ軸方向を向いた２つの側面Ｐ，Ｑと、Ｚ軸方向を向いた２つの主面１１ａ，１１ｂと、を有する。素体１１の各面を接続する稜部は面取りされている。素体１１において、例えば、Ｘ軸方向の寸法を１．０ｍｍとし、Ｙ軸及びＺ軸方向の寸法を０．５ｍｍとすることができる。
なお、素体１１の形状はこのような形状に限定されない。例えば、素体１１の各面は曲面であってもよく、素体１１は全体として丸みを帯びた形状であってもよい。

外部電極１４，１５は、素体１１のＸ軸方向両端面を覆い、Ｘ軸方向両端面に接続するＹ軸方向両側面及びＺ軸方向両主面に延出している。これにより、外部電極１４，１５のいずれにおいても、Ｘ−Ｚ平面に平行な断面及びＸ−Ｙ軸に平行な断面の形状がＵ字状となっている。

外部電極１４，１５はそれぞれ、良導体により形成され、積層セラミックコンデンサ１０の端子として機能する。外部電極１４，１５を形成する良導体としては、例えば、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）などを主成分とする金属や合金を用いることができる。
外部電極１４，１５は、単層構造であっても複層構造であってもよい。

複層構造の外部電極１４，１５は、例えば、下地膜と表面膜との２層構造や、下地膜と中間膜と表面膜との３層構造として構成されていてもよい。
下地膜は、例えば、ニッケル、銅、パラジウム、白金、銀、金などを主成分とする金属や合金の焼き付け膜とすることができる。
中間膜は、例えば、白金、パラジウム、金、銅、ニッケルなどを主成分とする金属や合金のメッキ膜とすることができる。
表面膜は、例えば、銅、錫、パラジウム、金、亜鉛などを主成分とする金属や合金のメッキ膜とすることができる。

素体１１は、積層チップ１６と、サイドマージン部１７と、を有する。
サイドマージン部１７は、Ｘ−Ｚ平面に沿って延びる平板状であり、積層チップ１６のＹ軸方向両側面Ｐ，Ｑをそれぞれ覆っている。サイドマージン部１７の詳細な構成については、後述する。
積層チップ１６は、容量形成部１８と、カバー部１９と、を有する。カバー部１９は、Ｘ−Ｙ平面に沿って延びる平板状であり、容量形成部１８のＺ軸方向両主面をそれぞれ覆っている。
サイドマージン部１７及びカバー部１９は、主に、容量形成部１８を保護するとともに、容量形成部１８の周囲の絶縁性を確保する機能を有する。

容量形成部１８は、複数の第１内部電極１２と、複数の第２内部電極１３と、を有する。内部電極１２，１３は、いずれもＸ−Ｙ平面に沿って延びるシート状であり、Ｚ軸方向（第１の軸方向）に交互に配置されている。第１内部電極１２は、第１外部電極１４に接続され、第２外部電極１５から離間している。これとは反対に、第２内部電極１３は、第２外部電極１５に接続され、第１外部電極１４から離間している。

内部電極１２，１３はそれぞれ、良導体により形成され、積層セラミックコンデンサ１０の内部電極として機能する。内部電極１２，１３を形成する良導体としては、例えばニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）、又はこれらの合金を含む金属材料が用いられる。

容量形成部１８は、誘電体セラミックスによって形成されている。積層セラミックコンデンサ１０では、内部電極１２，１３間の各誘電体セラミック層の容量を大きくするため、容量形成部１８を形成する材料として高誘電率の誘電体セラミックスが用いられる。高誘電率の誘電体セラミックスとしては、例えば、チタン酸バリウム（ＢａＴｉＯ_３）に代表される、バリウム（Ｂａ）及びチタン（Ｔｉ）を含むペロブスカイト構造の材料が挙げられる。また、容量形成部１８を構成する誘電体セラミックスは、チタン酸バリウム系以外にも、チタン酸ストロンチウム（ＳｒＴｉＯ_３）系、チタン酸カルシウム（ＣａＴｉＯ_３）系、チタン酸マグネシウム（ＭｇＴｉＯ_３）系、ジルコン酸カルシウム（ＣａＺｒＯ_３）系、チタン酸ジルコン酸カルシウム（ＰＣＺＴ）系、ジルコン酸バリウム（ＢａＺｒＯ_３）系、酸化チタン（ＴｉＯ_２）系などであってもよい。

サイドマージン部１７及びカバー部１９も、誘電体セラミックスによって形成されている。サイドマージン部１７及びカバー部１９を形成する材料は、絶縁性セラミックスであればよいが、容量形成部１８と同様の材料を用いることより、製造効率が向上するとともに、素体１１における内部応力が抑制される。

上記の構成により、積層セラミックコンデンサ１０では、第１外部電極１４と第２外部電極１５との間に電圧が印加されると、第１内部電極１２と第２内部電極１３との間の複数の誘電体セラミック層に電圧が加わる。これにより、積層セラミックコンデンサ１０では、第１外部電極１４と第２外部電極１５との間の電圧に応じた電荷が蓄えられる。

なお、積層セラミックコンデンサ１０の構成は、特定の構成に限定されず、積層セラミックコンデンサ１０に求められるサイズや性能などに応じて、公知の構成を適宜採用可能である。例えば、容量形成部１８における各内部電極１２，１３の枚数は、適宜決定可能である。

［サイドマージン部１７の構成］
図４は、素体１１をＹ軸方向から見た側面図である。図３及び図４を参照し、サイドマージン部１７の詳細な構成について説明する。

サイドマージン部１７は、平坦部１７１と、周縁部１７２とを有する。
平坦部１７１は、Ｙ軸方向（第２の軸方向）の厚みが所定の厚みＴで形成される。平坦部１７１は、典型的には、Ｚ軸方向及びＸ軸方向に沿ったサイドマージン部１７の中央部に形成される。周縁部１７２は、平坦部１７１の周囲に形成され、平坦部１７１から離間するに従いＹ軸方向の厚みが所定の厚みＴから漸減するように構成される。すなわち、サイドマージン部１７は、最も厚い部分が平坦に構成されており、その周囲が次第に薄くなるように構成される。
これにより、サイドマージン部１７の部分的な突出、膨出等を防止することができ、積層セラミックコンデンサ１０の小型化を実現可能な適切な形状とすることができる。また、周縁部１７２が平坦部１７１から徐々に厚みが薄くなることから、周縁部１７２の厚みが急激に薄くなることを防止することができる。これにより、側面Ｐ，Ｑの周縁においてもサイドマージン部１７が十分な保護機能を発揮することができる。

また、図３に示すように、平坦部１７１のＺ軸方向に沿った長さＨ２は、積層チップ１６のＺ軸方向に沿った長さＨ１の３０％以上７０％以下であってもよい。ここでいう「平坦部１７１のＺ軸方向に沿った長さ」とは、平坦部１７１のＺ軸方向に沿った最も長い部分の長さをいうものとし、同様に、「積層チップ１６のＺ軸方向に沿った長さ」とは、積層チップ１６のＺ軸方向に沿った最も長い部分の長さをいうものとする。
また、図４に示すように、平坦部１７１のＸ軸方向（第３の軸方向）に沿った長さＤ２は、積層チップ１６のＸ軸方向に沿った長さＤ１の３０％以上７０％以下であってもよい。ここでいう「平坦部１７１のＸ軸方向に沿った長さ」とは、平坦部１７１のＸ軸方向に沿った最も長い部分の長さをいうものとし、同様に、「積層チップ１６のＸ軸方向に沿った長さ」とは、積層チップ１６のＸ軸方向に沿った最も長い部分の長さをいうものとする。

また、図３及び４に示すように、本実施形態では、サイドマージン部１７の周縁部１７２が、Ｚ軸方向に相互に対向する素体１１の主面１１ａ，１１ｂの周縁を覆っていてもよい。あるいは、後述する図１９に示すように、サイドマージン部１７が素体１１の主面１１ａ，１１ｂを覆わない構成でもよい。

このような構成のサイドマージン部１７は、以下に説明するように、セラミックペーストの塗布及び平坦化によって形成することができる。

［積層セラミックコンデンサ１０の製造方法］
図５は、積層セラミックコンデンサ１０の製造方法を示すフローチャートである。図６〜１７は、積層セラミックコンデンサ１０の製造過程を示す図である。以下、積層セラミックコンデンサ１０の製造方法について、図５に沿って、図６〜１７を適宜参照しながら説明する。

（ステップＳ０１：セラミックシート準備）
ステップＳ０１では、容量形成部１８を形成するための第１セラミックシート１０１及び第２セラミックシート１０２と、カバー部１９を形成するための第３セラミックシート１０３と、を準備する。

図６はセラミックシート１０１，１０２，１０３の平面図である。図６（Ａ）はセラミックシート１０１を示し、図６（Ｂ）はセラミックシート１０２を示し、図６（Ｃ）はセラミックシート１０３を示している。セラミックシート１０１，１０２，１０３は、未焼成の誘電体グリーンシートとして構成され、例えば、ロールコーターやドクターブレードを用いてシート状に成形される。

ステップＳ０１の段階では、セラミックシート１０１，１０２，１０３は各積層セラミックコンデンサ１０ごとに切り分けられていない。図６には、各積層セラミックコンデンサ１０ごとに切り分ける際の切断線Ｌｘ，Ｌｙが示されている。切断線ＬｘはＸ軸に平行であり、切断線ＬｙはＹ軸に平行である。

図６に示すように、第１セラミックシート１０１には第１内部電極１２に対応する未焼成の第１内部電極１１２が形成され、第２セラミックシート１０２には第２内部電極１３に対応する未焼成の第２内部電極１１３が形成されている。なお、カバー部１９に対応する第３セラミックシート１０３には内部電極が形成されていない。

内部電極１１２，１１３は、任意の導電性ペーストを用いて形成することができる。導電性ペーストによる内部電極１１２，１１３の形成には、例えば、スクリーン印刷法やグラビア印刷法を用いることができる。

内部電極１１２，１１３は、切断線Ｌｙによって仕切られたＸ軸方向に隣接する２つの領域にわたって配置され、Ｙ軸方向に帯状に延びている。第１内部電極１１２と第２内部電極１１３とでは、切断線Ｌｙによって仕切られた領域１列ずつＸ軸方向にずらされている。つまり、第１内部電極１１２の中央を通る切断線Ｌｙが第２内部電極１１３の間の領域を通り、第２内部電極１１３の中央を通る切断線Ｌｙが第１内部電極１１２の間の領域を通っている。

（ステップＳ０２：積層）
ステップＳ０２では、ステップＳ０１で準備したセラミックシート１０１，１０２，１０３を積層することにより積層シート１０４を作製する。

図７は、ステップＳ０２で得られる積層シート１０４の斜視図である。図７では、説明の便宜上、セラミックシート１０１，１０２，１０３を分解して示している。しかし、実際の積層シート１０４では、セラミックシート１０１，１０２，１０３が静水圧加圧や一軸加圧などにより圧着されて一体化される。これにより、高密度の積層シート１０４が得られる。後述するように、図７の積層シート１０４から複数の積層チップ１１６に個片化される。

積層シート１０４では、容量形成部１８に対応する第１セラミックシート１０１及び第２セラミックシート１０２がＺ軸方向に交互に積層されている。
また、積層シート１０４では、交互に積層されたセラミックシート１０１，１０２のＺ軸方向最上面及び最下面にそれぞれカバー部１９に対応する第３セラミックシート１０３が積層される。なお、図７に示す例では、第３セラミックシート１０３がそれぞれ３枚ずつ積層されているが、第３セラミックシート１０３の枚数は適宜変更可能である。

（ステップＳ０３：切断）
ステップＳ０３では、ステップＳ０２で得られた積層シート１０４を切断することにより未焼成の積層チップ１１６を作製する。

図８は、ステップＳ０３の後の積層シート１０４の平面図である。積層シート１０４は、保持部材としてのテープＴ１に貼り付けられた状態で、切断線Ｌｘ，Ｌｙに沿って切断される。
これにより、積層シート１０４が個片化され、図９に示す積層チップ１１６が得られる。積層チップ１１６には、内部電極１１２，１１３が露出した切断面である側面Ｐ，Ｑが形成されている。

積層シート１０４の切断方法は、特定の方法に限定されない。例えば、積層シート１０４の切断には、各種ブレードを利用した技術を用いることができる。積層シート１０４の切断に利用可能なブレードの一例としては、押し切り刃や回転刃（ダイシングブレードなど）が挙げられる。更に、積層シート１０４の切断には、各種ブレードを利用した技術以外にも、例えばレーザ切断やウォータージェット切断を用いることができる。

必要に応じ、切断後の積層チップ１１６を洗浄し、側面Ｐ，Ｑなどに付着した切断屑などを除去する。

（ステップＳ０４：セラミックペースト塗布１）
ステップＳ０４では、サイドマージン部１１７を形成するために、ステップＳ０３で得られた積層チップ１１６の側面Ｐにセラミックペーストを塗布する。

ステップＳ０４では、サイドマージン部１１７を形成するためのセラミックペースト２０１ｐが準備される。セラミックペースト２０１ｐは、誘電体セラミックスからなるセラミックパウダーを含み、有機溶剤及び有機バインダ等を適宜含んでいてもよい。
またステップＳ０４では、側面Ｐをセラミックペースト２０１ｐに浸漬させることによって側面Ｐにセラミックペースト２０１ｐを塗布することができる。これにより、側面Ｐへのセラミックペースト２０１ｐの塗布を容易に行うことができる。セラミックペースト２０１ｐの塗布方法はこれに限定されず、例えばローラ等を利用する方法や、スプレー方式による噴射等を適用することもできる。

図１０及び１１は、ステップＳ０４の側面Ｐにセラミックペーストを塗布するプロセスを示す模式的な図であり、図１０は塗布（ディッピング）前、図１１は塗布（ディッピング）後の態様を示す。ステップＳ０４では、積層チップ１１６がテープＴ１からテープＴ２に貼り替えられている。
本実施形態のステップＳ０４では、ディッピング装置（ディップコーター）２００を用いる。ディッピング装置２００は、例えば、セラミックペースト２０１ｐを貯留する容器２０１と、テープＴ２を介して積層チップ１１６を保持する保持具２０２とを備え、さらに図示しない駆動機構、コントローラ等を備える。容器２０１及び保持具２０２は、例えばＹ軸方向に対向して配置されている。
ディッピング時には、ユーザの入力操作又は予め設定されたプログラム等に基づき、容器２０１に対して図１０の白抜き矢印に示す方向（ここではＹ軸方向下方）に保持具２０２が接近することで、塗布対象物である積層チップ１１６の側面Ｐがセラミックペースト２０１ｐ中に浸漬される。浸漬された後、容器２０１に対して図１１の白抜き矢印に示す方向（ここではＹ軸方向上方）に保持具２０２が離間することで、セラミックペースト２０１ｐから積層チップ１１６が引き上げられる。
このような方法により、複数の積層チップ１１６に対して同時にセラミックペースト２０１ｐを塗布することができ、塗布処理における生産性を高めることができる。

図１２は、ステップＳ０４の直後の積層チップ１１６を示す断面図である。なお、図１２では、説明のため、図１１で示した状態から９０°左回転させた積層チップ１１６を示している。
同図に示すように、側面Ｐにはセラミックペースト１１７ｐが塗布されている。このセラミックペースト１１７ｐは、セラミックペースト１１７ｐの表面張力によって、中央部がＹ軸方向に膨出している。すなわち、塗布直後のセラミックペースト１１７ｐは、Ｙ軸方向に沿った厚みが中央部で厚く、周縁部で薄く形成されている。仮に、この形状のまま焼成した場合、積層セラミックコンデンサ１０のＹ軸方向に沿った厚みが厚くなり、所望のサイズに形成することが難しくなる。また、サイドマージン部１７の周縁部が薄くなることから、当該周縁部において内部電極１２，１３の絶縁性を十分確保することができなくなり、不具合を引き起こすことにもなりかねない。

そこで、本実施形態においては、側面Ｐにセラミックペースト１１７ｐを塗布した後に、当該セラミックペースト１１７ｐを平坦化することで、所望の形状のサイドマージン部１１７を形成する。
なお、ステップＳ０４の後、塗布されたセラミックペースト１１７ｐを乾燥させてもよい。これにより、次のステップＳ０５においてセラミックペースト１１７ｐを所望の形状に変形しやすくすることができる。乾燥処理の条件は、セラミックペースト１１７ｐの性状や押圧条件に応じて適宜調整することができる。

（ステップＳ０５：セラミックペースト平坦化１）
ステップＳ０５では、塗布されたセラミックペースト１１７ｐを側面Ｐに向かって押圧して平坦化し、サイドマージン部１１７を形成する。

図１３〜１５は、ステップＳ０５のセラミックペースト１１７ｐを平坦化するプロセスを示す模式的な図であり、図１３は押圧前、図１４は押圧時、図１５は押圧後の態様を示す。
本実施形態のステップＳ０５では、押圧装置３００を用いる。押圧装置３００は、例えば、セラミックペースト１１７ｐを押圧する平板３０１と、テープＴ２を介して積層チップ１１６を保持する保持具３０２とを備え、さらに図示しない駆動機構、コントローラ等を備える。平板３０１及び保持具３０２は、例えばＹ軸方向に相互に対向して配置されている。

ステップＳ０５では、平板３０１を用いてセラミックペースト１１７ｐを押圧することで平坦化することができる。平板３０１は、セラミックペースト１１７ｐへの貼り付き等の不具合が起こらない構成であれば特に限定されないが、例えばセラミックペースト１１７ｐの離型性を高める離型層３０１ａを有していてもよい。離型層３０１ａは、セラミックペースト１１７ｐの離型性を高める表面加工により形成される。例えば、離型層３０１ａは、フッ素、シリコーン樹脂等を含む撥水処理により形成されてもよく、ダイアモンドライクカーボン等を含む膜であってもよい。あるいは、その他の離型剤、潤滑剤等を含む膜であってもよい。平板３０１を用いることで、複数の積層チップ１１６に対して同時に押圧処理を行うことができる。

押圧時には、図１３及び１４を参照し、ユーザの入力操作又は予め設定されたプログラム等に基づき、平板３０１に対して図１３の白抜き矢印に示す方向（ここではＹ軸方向下方）に保持具３０２が接近することで、セラミックペースト１１７ｐが平板３０１に押圧される。すなわち、この例では側面Ｐに直交するＹ軸方向に押圧する。押圧の条件（押圧力、押圧時間等）は、セラミックペースト１１７ｐの粘度や厚み等を考慮して適宜調整することができる。
押圧後、図１５を参照し、平板３０１に対して図１５の白抜き矢印に示す方向（ここではＹ軸方向上方）に保持具３０２が離間する。
これにより、側面Ｐにサイドマージン部１１７が形成される。

図１６（Ａ）は、ステップＳ０５の後のサイドマージン部１１７が形成された積層チップ１１６を示す断面図であり、図１６（Ｂ）は、サイドマージン部１１７をＹ軸方向から見た平面図である。なお、図１６（Ａ）では、説明のため、図１５で示した状態から９０°左回転させた積層チップ１１６を示している。

サイドマージン部１１７は、平坦部１１７ａと、周縁部１１７ｂとを有する。
平坦部１１７ａは、平板３０１によって押圧されることにより、Ｙ軸方向の厚みが所定の厚みＴ１０で均一に形成される平坦な部分である。厚みＴ１０は、典型的には、側面Ｐと平板３０１の表面とが最も接近した際のこれらの間の距離により規定される。平坦部１１７ａは、セラミックペーストの膨出した部分が周縁に流動するように押圧することで形成されるため（図１２参照）、典型的にはＺ軸方向及びＸ軸方向に沿ったサイドマージン部１１７の中央部に形成される。
周縁部１１７ｂは、膨出した部分がつぶれることによりセラミックペーストが周縁に流動して形成される部分であり、平坦部１１７ａの周囲に形成される。これにより、セラミックペースト１１７ｐの塗布直後と比較して周縁部１１７ｂの厚みが厚くなり、平坦部１１７ａから離間するに従いＹ軸方向の厚みが所定の厚みＴ１０から漸減するように構成される。

また図１６（Ａ）を参照し、ステップＳ０５では、平坦部１１７ａのＺ軸方向に沿った長さＨ１２が、積層チップ１１６のＺ軸方向に沿った長さＨ１１の３０％以上７０％以下となるように、セラミックペースト１１７ｐを押圧することができる。ここでいう「平坦部１１７ａのＺ軸方向に沿った長さＨ１２」とは、平坦部１１７ａのＺ軸方向に沿った最も長い部分の長さをいうものとし、同様に、「積層チップ１１６のＺ軸方向に沿った長さＨ１１」とは、積層チップ１１６のＺ軸方向に沿った最も長い部分の長さをいうものとする。
また図１６（Ｂ）を参照し、ステップＳ０５では、平坦部１１７ａのＸ軸方向に沿った長さＤ１２が、積層チップ１１６のＸ軸方向に沿った長さＤ１１の３０％以上７０％以下となるように、セラミックペースト１１７ｐを押圧することができる。ここでいう「平坦部１１７ａのＸ軸方向に沿った長さＤ１２」とは、平坦部１１７ａのＸ軸方向に沿った最も長い部分の長さをいうものとし、同様に、「積層チップ１１６のＸ軸方向に沿った長さＤ１１」とは、積層チップ１１６のＸ軸方向に沿った最も長い部分の長さをいうものとする。
このような形状となるように押圧条件を調整することにより、セラミックペースト１１７ｐの平板３０１表面への貼り付きを抑制し、かつ、内部電極１１２，１１３の保護機能を十分に有する所望の形状のサイドマージン部１１７を形成することができる。

また、焼成後のサイドマージン部１７及び積層チップ１６の寸法の割合は、焼成前のサイドマージン部１１７及び積層チップ１１６の寸法の割合とほぼ同一である。このため、平坦部１１７ａの長さ及び積層チップ１１６の長さを上述のような割合となるように押圧することで、焼成後の素体１１においても積層チップ１６の長さに対する平坦部１１７ａの長さの割合を上述の範囲に調整することができる。

なお、ステップＳ０５の後、サイドマージン部１１７を乾燥させてもよい。これにより、次のステップＳ０６、ステップＳ０７において、テープ等を介してディッピング装置２００及び押圧装置３００に保持される側面Ｐ側のサイドマージン部１１７の変形を抑制することができる。乾燥条件は、サイドマージン部１１７の性状やディッピング装置２００及び押圧装置３００の保持態様に応じて適宜調整することができる。

（ステップＳ０６：セラミックペースト塗布２）
ステップＳ０６では、ステップＳ０５で得られた積層チップ１１６の側面Ｑに、セラミックペースト１１７ｐを塗布する。ステップＳ０６における側面Ｑへのセラミックペースト１１７ｐの塗布は、ステップＳ０４における側面Ｐへのセラミックペースト１１７ｐの塗布と同様に行うことができる。

（ステップＳ０７：セラミックペースト平坦化２）
ステップＳ０７では、ステップＳ０７で塗布されたセラミックペースト１１７ｐを側面Ｑに向かって押圧して平坦化し、サイドマージン部１１７を形成する。ステップＳ０７における側面Ｑ側のセラミックペースト１１７ｐの平坦化は、ステップＳ０５における側面Ｐ側のセラミックペースト１１７ｐの平坦化と同様に行うことができる。すなわち、本ステップにより、側面Ｑ側のサイドマージン部１１７も、図１６に示すサイドマージン部１１７と同様に形成される。

以上により、図１７に示す未焼成の素体１１１が得られる。
素体１１１の形状は、焼成後の素体１１の形状に応じて決定可能である。例えば、１．０ｍｍ×０．５ｍｍ×０．５ｍｍの素体１１を得るために、１．２ｍｍ×０．６ｍｍ×０．６ｍｍの素体１１１を作製することができる。

（ステップＳ０８：焼成）
ステップＳ０８では、ステップＳ０７で得られた未焼成の素体１１１を焼成することにより、図１〜３に示す積層セラミックコンデンサ１０の素体１１を作製する。焼成は、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において行うことができる。

（ステップＳ０９：外部電極形成）
ステップＳ０９では、ステップＳ０８で得られた素体１１に外部電極１４，１５を形成することにより、図１〜３に示す積層セラミックコンデンサ１０を作製する。

ステップＳ０９では、まず、素体１１の一方のＸ軸方向端面を覆うように未焼成の電極材料を塗布し、素体１１の他方のＸ軸方向端面を覆うように未焼成の電極材料を塗布する。素体１１に塗布された未焼成の電極材料に、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において焼き付け処理を行って、素体１１に下地膜を形成する。そして、素体１１に焼き付けられた下地膜の上に、中間膜及び表面膜を電解メッキなどのメッキ処理で形成して、外部電極１４，１５が完成する。

なお、上記のステップＳ０９における処理の一部を、ステップＳ０８の前に行ってもよい。例えば、ステップＳ０８の前に未焼成の素体１１１のＸ軸方向両端面に未焼成の電極材料を塗布し、ステップＳ０８において、未焼成の素体１１１を焼成すると同時に、未焼成の電極材料を焼き付けて外部電極１４，１５の下地層を形成してもよい。

［その他の実施形態］
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく種々変更を加え得ることは勿論である。

例えば、図５に示す各ステップは、必要に応じて、順番を入れ替えてもよい。
一例として、ステップＳ０３で個片化した未焼成の積層チップ１１６を焼成して積層チップ１６とした後に、積層チップ１６にサイドマージン部１１７を設けてもよい。この場合、焼成後の積層チップ１６に対してステップＳ０４〜Ｓ０８を行うことができる。

また、図１８に示すように、側面Ｐにセラミックペーストを塗布した後（ステップＳ１４）、平坦化の前に側面Ｑにセラミックペーストを塗布し（ステップＳ１５）、その後側面Ｐの平坦化（ステップＳ１６）、側面Ｑの平坦化（ステップＳ１７）を順に行ってもよい。また、これら各ステップの間に、適宜セラミックペーストを乾燥させてもよい。これにより、同一の装置によるステップを連続して行うことができ、効率よく積層セラミックコンデンサ１０を製造することができる。
なお、本変形例においても、ステップＳ１４，Ｓ１５，Ｓ１６の後、必要に応じてセラミックペースト１１７ｐ又はサイドマージン部１１７の乾燥処理を行ってもよい。

上述の実施形態では、側面Ｐ，Ｑをセラミックペースト２０１ｐに浸漬させることによりセラミックペースト２０１ｐを塗布すると説明したが、これに限定されず、ローラ等を用いた塗布や、スプレー方式による噴射等を適用することもできる。

また、図１３〜１５に示す平板３０１は、離型層３０１ａを有すると説明したが、これに限定されず、離型層を有さなくてもよい。
また、押圧処理も、セラミックペースト１１７ｐを側面Ｐ，Ｑに向かって押圧して平坦化できれば平板を用いる方法に限定されない。

また、図１９に示すように、サイドマージン部１７の周縁部１７２が、素体１１の主面１１ａ，１１ｂの周縁を覆わない構成でもよい。このようなサイドマージン部１７は、例えば、側面Ｐ，Ｑの表面のみセラミックペースト２０１ｐに浸漬させるようにすること、あるいは側面Ｐ，Ｑにローラやスプレーを用いてセラミックペーストを塗布すること等により形成することができる。また、図１７に示すようなサイドマージン部１１７の周縁部１１７ｂが主面の周縁を覆う構成の素体１１１を作製した後、焼成前、又は焼成後に、サイドマージン部１７（１１７）の主面の周縁を覆っている部分を除去する処理を行ってもよい。

また、上記実施形態では、積層セラミック電子部品の一例として積層セラミックコンデンサについて説明したが、本発明は、相互に対を成す内部電極が交互に配置される積層セラミック電子部品全般に適用可能である。このような積層セラミック電子部品としては、例えば、圧電素子などが挙げられる。

１０…積層セラミックコンデンサ
１１…素体
１２，１３…内部電極
１４，１５…外部電極
１６…積層チップ
１７…サイドマージン部
１７１…平坦部
１７２…周縁部
１８…容量形成部
１９…カバー部
１０４…積層シート
１１１…未焼成の素体
１１２，１１３…未焼成の内部電極（導電体）
１１６…未焼成の積層チップ
１１７…未焼成のサイドマージン部
２０１ｐ…セラミックペースト
１１７ｐ…塗布されたセラミックペースト
１１７ａ…未焼成の平坦部（セラミックペーストの平坦化された部分）
２００…ディッピング装置
３００…押圧装置
３０１…平板
３０１ａ…離型層
Ｐ，Ｑ…側面

Claims (11)

1. 第１の軸方向に積層されたセラミック層と、前記セラミック層の間に配置された内部電極と、前記内部電極が露出した側面と、を有する積層チップを準備し、
   前記側面にセラミックペーストを塗布し、
   塗布された前記セラミックペーストを前記側面に向かって押圧して平坦化する
   積層セラミック電子部品の製造方法。
2. 請求項１に記載の積層セラミック電子部品の製造方法であって、
   前記側面を前記セラミックペーストに浸漬させることによって前記セラミックペーストを塗布する
   積層セラミック電子部品の製造方法。
3. 請求項１又は２に記載の積層セラミック電子部品の製造方法であって、
   平板を用いて前記セラミックペーストを押圧することで前記セラミックペーストを平坦化する
   積層セラミック電子部品の製造方法。
4. 請求項３に記載の積層セラミック電子部品の製造方法であって、
   前記平板は、表面に形成された、前記セラミックペーストの離型性を高める離型層を有する
   積層セラミック電子部品の製造方法。
5. 請求項１から４のうちのいずれか一項に記載の積層セラミック電子部品の製造方法であって、
   前記セラミックペーストを塗布した後、さらに、前記セラミックペーストを乾燥させる
   積層セラミック電子部品の製造方法。
6. 請求項１から５のうちのいずれか一項に記載の積層セラミック電子部品の製造方法であって、
   前記セラミックペーストの膨出した部分が周縁に流動するように押圧することで平坦化する
   積層セラミック電子部品の製造方法。
7. 請求項６に記載の積層セラミック電子部品の製造方法であって、
   前記平坦化された部分の前記第１の軸方向に沿った長さは、前記積層チップの前記第１の軸方向に沿った長さの３０％以上７０％以下である
   積層セラミック電子部品の製造方法。
8. 請求項６又は７に記載の積層セラミック電子部品の製造方法であって、
   前記セラミックペーストを前記側面に直交する第２の軸方向に押圧して平坦化し、
   前記平坦化された部分の前記第１の軸方向及び前記第２の軸方向に直交する第３の軸方向に沿った長さは、前記積層チップの前記第３の軸方向に沿った長さの３０％以上７０％以下である
   積層セラミック電子部品。
9. 第１の軸方向に積層されたセラミック層と、前記セラミック層の間に配置された内部電極と、前記内部電極が露出した側面と、を有する積層チップと、
   前記側面に直交する第２の軸方向の厚みが所定の厚みで形成された平坦部と、前記平坦部の周囲に形成され前記平坦部から離間するに従い前記第２の軸方向の厚みが前記所定の厚みから漸減するように構成された周縁部と、を有し、誘電体セラミックスによって前記側面に設けられたサイドマージン部と、
   を具備する積層セラミック電子部品。
10. 請求項９に記載の積層セラミック電子部品であって、
    前記平坦部の前記第１の軸方向に沿った長さは、前記積層チップの前記第１の軸方向に沿った長さの３０％以上７０％以下である
    積層セラミック電子部品。
11. 請求項９又は１０に記載の積層セラミック電子部品であって、
    前記平坦部の前記第１の軸方向及び前記第２の軸方向に直交する第３の軸方向に沿った長さは、前記積層チップの前記第３の軸方向に沿った長さの３０％以上７０％以下である
    積層セラミック電子部品。

Images